JP2015225933A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】空隙の発生が抑制された半導体装置及びその製造方法を提供すること。【解決手段】半導体装置の製造方法は、半導体チップ領域及びスクライブ領域を備える半導体基板を準備する工程と、半導体基板の少なくとも一方の面上において、少なくとも半導体チップ領域に接着層を形成する工程と、スクライブ領域に沿って半導体基板を個片化して少なくとも１つの第１半導体チップを形成する工程と、第１要素を準備する工程と、第１半導体チップと第１要素とを接着層を介して接合する工程と、を含む。接着層を形成する工程において、半導体チップ領域の外縁に沿って延在する半導体チップ領域上の接着層の一部の厚さが、接着層の他の部分よりも薄くなるように又は存在しないように接着層を形成する。第１半導体チップと第１要素とを接合する工程において、第１半導体チップと第１要素との間の間隙を埋めるように、接着層を少なくとも第１半導体チップの端部まで拡張させる。【選択図】図１

Description

本発明は、接着層を備える半導体装置及びその製造方法に関する。
貫通電極（「ＴＳＶ（Through Silicon Via）」とも呼ばれる）を有する半導体チップを積層して、複数の半導体チップを３次元実装パッケージした半導体装置が知られている。この半導体装置においては、積層した半導体チップを接合すると共に、半導体チップ間の電気的接続を保護するために、半導体チップ間には絶縁性樹脂が設けられる（例えば、特許文献１参照）。
特許文献１には、第１の回路部材が有する第１の接続端子面と第２の回路部材が有する第２の接続端子面の少なくとも一方に、感光性接着剤組成物又は感光性接着性フィルムから形成される感光性接着剤組成物被膜を設け、パターニングにより所望の箇所を開口した後、加熱加圧により第１の回路部材と第２の回路部材を電気的に接続して得られる半導体装置であって、感光性接着剤組成物又は感光性接着剤フィルムの硬化物の端部が第１の回路部材及び第２の回路部材の端部よりも内側に存在する半導体装置が開示されている。
特許文献２には、多層構造の半導体装置に用いられる感光性樹脂組成物が開示されている。また、特許文献３には、ウェハを薄膜化及び個片化して半導体チップを製造する方法が開示されている。
国際公開第２０１２／００５０７９号 特許第５２４０３６３号公報 特開２０１１−１８１８２２号公報
以下の分析は、本発明の観点から与えられる。
図２７及び図２８に、背景技術に係る半導体装置の製造方法を説明するための概略工程図を示す。まず、少なくとも１つの半導体チップ領域が形成された半導体基板９０１を準備する（図２７（ａ））。半導体基板９０１の第１面９０１ａ上には第１電極９０２が形成され、反対側の第２面９０１ｂには第２電極９０３が形成されている。次に、半導体基板９０１の第１面９０１ａの全面にわたって絶縁性フィルム（「ＮＣＦ（Non Conductive Film）」とも呼ばれる）９０４を形成する（図２７（ｂ））。次に、半導体基板９０１を半導体チップ領域毎に個片化して、半導体チップ９１０を形成する（図２７（ｃ））。次に、複数の半導体チップ９１０を積層して、絶縁性フィルム９０４によって半導体チップ９１０同士を接合すると共に、一方の半導体チップ９１０の第１電極９０２と他方の半導体基板９０１の第２電極９０３とを電気的に接続する（図２８（ｄ））。このとき、半導体チップ９１０全面に絶縁性フィルム９０４が均一な厚さで形成されているので、半導体チップ９１０積層時の圧力によって、絶縁性フィルム９０４の一部９０４ａが半導体チップ９１０の端部から長く（大きく）はみ出してしまう。次に、半導体チップ９１０の積層体を配線基板９０５に実装した後、当該積層体を封止樹脂９０６で封止して半導体装置９１１を作製する（図２８（ｅ））。このとき、絶縁性フィルム９０４のはみ出し部分９０４ａが変形して、封止樹脂９０６内に空隙（ボイド）９０７が形成されてしまう。図２９に、図２７及び図２８に示す製造方法で製造した半導体装置の金属顕微鏡写真を示す。図２９に示すように、半導体基板１０１からの絶縁性フィルム９０４のはみ出し部分９０４ａが変形して空隙９０７が形成されてしまっている。
絶縁性フィルム９０４のはみ出し部分９０４ａは、加熱時等において半導体装置９１１内において予期しないストレスを与えるおそれがある。また、空隙９０７は、加熱時に水蒸気爆発を生じさせる恐れがある。このようなストレスや水蒸気爆発は、封止樹脂９０６や半導体チップ９１０等にクラックを生じさせて、耐湿性を低下させることになる。また、電極間の電気的接続や貫通電極（不図示）等の配線を破断して、電気的不具合を発生させることになる。
図３０に、別の背景技術に係る半導体装置の製造方法を説明するための概略工程図を示す。図３０においては、図２７及び図２８と同じ要素には同じ符号を付してある。図３０（ａ）は、図２８（ｄ）に示すように、半導体チップ９２０を積層した状態を示す。図３０（ａ）に示す半導体チップ９２０においては、特許文献１に開示されているように、半導体チップ９２０同士を接合する絶縁性フィルム９１４の端部９１４ａが、半導体基板９０１の端部９０１ｃよりも内側に位置している。このため、この半導体チップ９２０の積層体においては、半導体基板９０１間に、絶縁性フィルム９１４が存在しない間隙９１６が形成されることになる。このため、当該積層体を図２８（ｅ）に示すように樹脂封止すると、封止樹脂９０６が間隙９１６間に完全に侵入できずに、空隙９１８が形成されることになる。空隙９１８は、上述のように、水蒸気爆発の原因となり、耐湿性の低下及び電気的不具合を生じさせることになる。
本発明の第１視点によれば、少なくとも１つの半導体チップ領域、及び半導体チップ領域を区画するスクライブ領域を備える半導体基板を準備する工程と、半導体基板の少なくとも一方の面上において、少なくとも半導体チップ領域に接着層を形成する工程と、スクライブ領域に沿って半導体基板を個片化して少なくとも１つの第１半導体チップを形成する工程と、第１要素を準備する工程と、第１半導体チップと第１要素とを接着層を介して接合する工程と、を含む半導体装置の製造方法が提供される。接着層を形成する工程において、半導体チップ領域の外縁に沿って延在する半導体チップ領域上の接着層の一部が、接着層の他の部分よりも薄くなるように又は存在しないように接着層を形成する。第１半導体チップと第１要素とを接合する工程において、第１半導体チップと第１要素との間の間隙を埋めるように、接着層を少なくとも第１半導体チップの端部まで拡張させる。
本発明の第２視点によれば、第１半導体チップと、第１半導体チップに積層された第２半導体チップと、第１半導体チップと第２半導体チップとを接合する接着層と、を備える半導体装置が提供される。第１半導体チップと第２半導体チップとは、第１半導体チップの第１端部と第２半導体チップの第２端部とが揃うように積層される。接着層の第３端部は、第１半導体チップと第２半導体チップの間の間隙の範囲において、第１半導体チップの第１端部及び第２半導体チップの第２端部から外方へ突出する。第１半導体チップの第１端部から突出した接着層の突出長さは、第１半導体チップと第２半導体チップとの間隔よりも短い。
本発明によれば、接着部材のはみ出しに起因して半導体チップ近傍に形成される空隙の発生及びストレスの発生を抑制することができる。これにより、当該空隙及びストレスに起因する耐湿性の低下及び電気的不具合の発生を抑制することができる。
第１〜第３実施形態に係る半導体装置の概略断面図。 第１〜第３の半導体チップの端部の概略部分断面図。 第１実施形態に係る半導体装置の製造方法を説明するための概略工程図。 第１実施形態に係る半導体装置の製造方法を説明するための概略工程図。 第１実施形態に係る半導体装置の製造方法を説明するための概略工程図。 第１実施形態に係る半導体装置の製造方法を説明するための概略工程図。 第１実施形態に係る半導体装置の製造方法を説明するための概略工程図。 第１実施形態に係る半導体装置の製造方法を説明するための概略工程図。 第１実施形態に係る半導体装置の製造方法を説明するための概略工程図。 第１実施形態に係る半導体装置の製造方法を説明するための概略工程図。 第１実施形態に係る半導体装置の製造方法を説明するための概略工程図。 第１実施形態に係る半導体装置の製造方法を説明するための概略工程図。 第１実施形態に係る半導体装置の製造方法を説明するための概略工程図。 第１実施形態に係る半導体装置の製造方法を説明するための概略工程図。 第１実施形態に係る半導体装置の製造方法を説明するための概略工程図。 第１実施形態に係る半導体装置の製造方法を説明するための概略工程図。 第１実施形態に係る半導体装置の製造方法を説明するための概略工程図。 第１実施形態に係る半導体装置の製造方法を説明するための概略工程図。 第１実施形態に係る半導体装置の製造方法を説明するための概略工程図。 第１実施形態に係る半導体装置の製造方法を説明するための概略工程図。 第１実施形態に係る半導体装置の製造方法を説明するための概略工程図。 第１実施形態に係る半導体装置の製造方法を説明するための概略工程図。 第２実施形態に係る半導体装置の製造方法を説明するための概略工程図。 第２実施形態に係る半導体装置の製造方法を説明するための概略工程図。 第３実施形態に係る半導体装置の製造方法を説明するための概略工程図。 第３実施形態に係る半導体装置の製造方法を説明するための概略工程図。 背景技術に係る半導体装置の製造方法を説明するための概略工程図。 背景技術に係る半導体装置の製造方法を説明するための概略工程図。 背景技術に係る半導体装置の電子顕微鏡写真。 別の背景技術に係る半導体装置の製造方法を説明するための概略工程図。
以下の説明において、図面参照符号は発明の理解のために付記しているものであり、図示の態様に限定することを意図するものではない。各実施形態において、同じ要素には同じ符号を付してある。
上記各視点の好ましい形態を以下に記載する。
上記第１視点の好ましい形態によれば、接着層を形成する工程において、半導体チップ領域の外縁と接着層の外縁との間に間隔が存在するように接着層を形成する。
上記第１視点の好ましい形態によれば、接着層を形成する工程は、半導体チップ領域及びスクライブ領域を連続して覆う接着層の前駆層を形成する工程と、接着層の前駆層のうち、スクライブ領域上の接着層の前駆層、及びスクライブ領域上の接着層の前駆層と連続し、半導体チップ領域の外縁に沿って延在する半導体チップ領域上の接着層の前駆層の一部を除去する工程と、を含む。
上記第１視点の好ましい形態によれば、接着層の前駆層の一部を除去する工程において、スクライブ領域上の接着層の前駆層の一部を残存させてアライメントマーク部を形成する。
上記第１視点の好ましい形態によれば、アライメントマーク部の厚さは接着層の厚さよりも薄い。
上記第１視点の好ましい形態によれば、接着層を形成する工程において、スクライブ領域上及びスクライブ領域と連続する半導体チップ領域の外縁の一部上に底面が延在する凹部又は溝部を有する接着層を形成する。
上記第１視点の好ましい形態によれば、接着層を形成する工程は、半導体チップ領域及びスクライブ領域を連続して覆う接着層の前駆層を形成する工程と、接着層の前駆層のうち、スクライブ領域上の接着層の前駆層、及びスクライブ領域上の接着層の前駆層と連続し、半導体チップ領域の外縁に沿って延在する半導体チップ領域上の接着層の前駆層の一部が他の部分よりも薄くなるように、接着層の前駆層の一部を除去する工程と、を含む。
上記第１視点の好ましい形態によれば、接着層の前駆層は感光性材料である。接着層の前駆層の一部を除去する工程は、除去する形状に応じて接着層の前駆層を露光する工程と、接着層の前駆層を現像する工程と、を含む。
上記第１視点の好ましい形態によれば、接着層の前駆層を形成する工程において、テープ又はフィルム状材料を半導体基板面上に貼付して接着層の前駆層を形成する。
上記第１視点の好ましい形態によれば、接着層の前駆層を形成する工程において、液状材料を半導体基板面上に塗布して接着層の前駆層を形成する。
上記第１視点の好ましい形態によれば、接着層の前駆層は、絶縁材料から構成される。
上記第１視点の好ましい形態によれば、第１半導体チップと第１要素とを接合する工程において、接着層が、第１半導体チップと第１要素との間隙の範囲内において第１半導体チップの端部から外方へ突出するように、第１半導体チップと第１要素とを接合する。
上記第１視点の好ましい形態によれば、第１半導体チップの端部から突出した接着層の突出長さは、第１半導体チップと第１要素との間隔よりも短い。
上記第１視点の好ましい形態によれば、接着層は揺変性を有する。
上記第１視点の好ましい形態によれば、接着層はフィラーを含有する。
上記第１視点の好ましい形態によれば、半導体基板は、半導体チップ領域において、第１の面上に配された第１電極と、第１の面とは反対側の第２の面上に配された第２電極と、半導体基板を貫通し、第１の電極と第２の電極とを電気的に接続する第１貫通電極と、を備える。
上記第１視点の好ましい形態によれば、第１要素は第３の面上に配された第３電極を有する。接着層を形成する工程において、接着層は、第１電極を覆うように半導体基板の第１の面上に形成される。第１半導体チップと第１要素とを接合する工程において、第１電極と第３電極とが電気的に接続されるように第１半導体チップと第１要素とを接合する。
上記第１視点の好ましい形態によれば、第１要素は、第３の面とは反対側の第４の面上に配された第４電極と、半導体基板を貫通し、第３電極と第４電極とを電気的に接続する第２貫通電極と、をさらに備える第２半導体チップである。
上記第１視点の好ましい形態によれば、第１要素は、第３電極を有する回路基板である。
上記第１視点の好ましい形態によれば、第１半導体チップと第１要素とを接合する工程において、第１半導体チップの端部と第１要素の端部とが揃うように、第１半導体チップと第１要素とを接合する。
上記第１視点の好ましい形態によれば、半導体基板は、半導体チップ領域に形成された半導体素子を有する。
上記第２視点の好ましい形態によれば、第１半導体チップは、第１半導体基板と、第１半導体基板の第１の面上に配された第１電極と、第１の面とは反対側の第１半導体基板の第２の面上に配された第２電極と、第１半導体基板を貫通し、第１の電極と第２の電極とを電気的に接続する第１貫通電極と、を備える。第２半導体チップは、第２半導体基板と、第２半導体基板の第３の面上に配された第３電極と、第３の面とは反対側の第２半導体基板の第４の面上に配された第４電極と、第２半導体基板を貫通し、第３電極と第４電極とを電気的に接続する第２貫通電極と、を備える。第１半導体チップの第１電極と第２半導体チップの第３電極とは、接着層において電気的に接続される。
上記第２視点の好ましい形態によれば、接着層は揺変性を有する。
上記第２視点の好ましい形態によれば、接着層はフィラーを含有する。
本発明の第１実施形態に係る半導体装置について説明する。図１に、第１実施形態に係る半導体装置の概略断面図を示す。半導体装置１００は、配線基板１８０と、配線基板１８０に実装されたチップ積層体１２０と、チップ積層体１２０を封止する封止樹脂１９１と、チップ積層体１２０と配線基板１８０とを接合する第１接着部材１９２と、を備える。
チップ積層体１２０は、積層された複数の第１の半導体チップ１１０と、第１の半導体チップ１１０間を接合する第２接着部材１１１と、を備える。第１の半導体チップ１１０は、半導体基板１０１と、半導体基板１０１の一方の面に配された第１電極１０２と、半導体基板１０１の他方の面に配された第２電極１０４と、半導体基板１０１を貫通し、第１電極１０２と第２電極１０４とを電気的に接続する貫通電極１０３と、を備える。図１に示す形態においては、上側の第１の半導体チップ１１０の第１電極１０２と下側の第１の半導体チップ１１０の第２電極１０４とを電気的に接続するように、第１の半導体チップ１１０は積層されている。第１の半導体チップ１１０において、トランジスタ等の素子を形成する半導体素子領域１０５は、第２電極側１０４の面に形成することができる。
図２に、第１の半導体チップ１１０の端部の概略部分断面図を示す。半導体基板１０１間において、第２接着部材１１１は、半導体基板１０１の端部１０１ａ間に間隙が生じないように満たされていると好ましい。第２接着部材１１１の端部１１１ａは、樹脂封止時に空隙を生じさせない程度に、半導体基板１０１の端部１０１ａから突出していると好ましい。例えば、第２接着部材１１１の端部１１１ａの、半導体基板１０１の端部１０１ａからの突出長Ｌは、半導体基板１０１間の間隔Ｄよりも小さいと好ましい。このような形態であれば、半導体装置１００は、第２接着部材１１１が丸まって形成された空隙を有さないことができる。また、半導体装置１００は、半導体基板１０１間に封止樹脂１９１で満たされなかった空隙を有さないことができる。
配線基板１８０は、絶縁基材１８１と、電極を配するためのランド１８３と、チップ積層体１２０と電気的に接続するための第３電極１８２と、半導体装置１００を実装するための第４電極１８５と、絶縁基材１８１を被覆する絶縁保護膜１８４と、第３電極１８２を配するためのパッド１８６と、を備える。
第１実施形態に係る半導体装置の製造方法について説明する。図３〜図２２に、第１実施形態に係る半導体装置の製造方法を説明するための概略工程図を示す。
まず、１つの第１の半導体チップ１１０となる少なくとも１つの半導体チップ領域Ａと、半導体チップ領域Ａを区画するスクライブ領域Ｂと、を備える半導体基板１０１を準備する（図３）。スクライブ領域Ｂは、後述のダイシング処理によって除去される領域である。図３に示す形態においては、半導体チップ領域Ａにおいて、半導体基板１０１の第１面１０１ｂの反対側の第２面側１０１ｃに、半導体素子領域１０５が形成されている。貫通電極１０３が半導体基板１０１を貫通しない程度に半導体基板１０１に埋め込まれている。第２面側１０１ｃ上には貫通電極１０３と電気的に接続する第２電極１０４が形成されている。
次に、半導体基板１０１の第２面側１０１ｃ側に、後の工程において半導体基板１０１の取り扱いに寄与する支持基板１３１を第１仮接着層１３２によって貼付する（図４）。第２電極１０４は第１仮接着層１３２に埋め込むことができる。支持基板１３１としては、例えばガラス基板を使用することができる。第１仮接着層１３２は、後の工程で支持基板１３１と共に取り外すことができるものを選択すると好ましい。第１仮接着層１３２としては、例えば、特定の波長の照射により気化する又は接着力が低下する接着材、例えば紫外線硬化型アクリル系接着材を使用することができる。
次に、少なくとも半導体基板１０１の第１面１０１ｂから貫通電極１０３が露出するまで半導体基板１０１を薄化する（図５）。半導体基板１０１の薄化は、例えば裏面研削（ＢＧ；Back Grind）あるいは化学機械的研磨（ＣＭＰ；Chemical Mechanical Polishing）によって行うことができる。半導体基板１０１の厚さが例えば５０μｍとなるまで半導体基板１０１を薄化することができる。
次に、半導体基板１０１の第１面１０１ｂ上に、貫通電極１０３と電気的に接続された第１電極１０２を形成する（図６）。第１電極１０２は、半導体基板１０１の第１面１０１ｂから突出するように形成すると好ましい。
次に、半導体チップ領域Ａ及びスクライブ領域Ｂを連続して覆うように、半導体基板１０１の第１面１０１ｂの全面にわたって、第２接着部材１１１の前駆層１１１’を形成する（図７）。第２接着部材の前駆層１１１’は、絶縁性接着部材（ＮＣＦ）であると好ましい。第２接着部材の前駆層１１１’は、露光及び現像処理によって加工可能な感光性接着部材であると好ましい。第２接着部材の前駆層１１１’は、液状部材を例えばスピンナーを用いて塗布することができる。あるいは、フィルム状の第２接着部材の前駆層１１１’を貼付してもよい。第２接着部材１１１の前駆層１１１’（第２接着部材１１１の材料）は公知の材料を使用することができる。たとえば、第２接着部材１１１の材料としては、ポリイミド系樹脂を含有する材料を使用することができる。第２接着部材１１１の材料は、半導体チップ積層時に第２接着部材１１１が流動できるように、揺変性（チキソトロピー）を有すると好ましい。第２接着部材１１１の材料は充填材を含有すると好ましい。
以下の説明においては、第２接着部材の前駆層１１１’として感光性接着部材を用いた例について説明する（図８）。次に、所定のパターンを有するフォトマスク１３３をマスクとして、第２接着部材の前駆層１１１’を露光処理する。露光パターンは、後述するような形態の第２接着部材１１１が得られるようなものとする。
次に、第２接着部材の前駆層１１１’を現像処理することによって第２接着部材の前駆層１１１’の一部を除去して、第２接着部材１１１を形成する（図９）。このとき、スクライブ領域Ｂ上の第２接着部材の前駆層１１１’を除去する。また、半導体チップ領域Ａ上にある第２接着部材の前駆層１１１’のうち、スクライブ領域Ｂと連続すると共に半導体チップ素子領域Ａの外縁に沿って延在する部分を除去する。例えば、第２接着部材１１１の端部（外縁）１１１ａから半導体チップ領域Ａの外縁まで（すなわちスクライブ領域Ｂまで）の第１の幅Ｗ１は、４０μｍ〜１００μｍとすることができる。第１の幅Ｗ１は、半導体チップ積層時の第２接着部材のはみ出しの大きさによって適宜調節することができる。第２接着部材のはみ出しの大きさは実験的に求めてもよいし、チップサイズ、第２接着部材の厚さ、バンプ配置数等を考慮して決定してもよい。除去される第２接着部材の前駆層１１１’の部分の第２の幅Ｗ２を例えば１００μｍ、スクライブ領域Ｂの第３の幅Ｗ３を例えば２０μｍとした場合、隣接する半導体チップ領域Ａにおいて同じ幅Ｗ１の第２接着部材の前駆層１１１’を除去すると好ましい。すなわち、この場合、いずれの半導体チップ領域Ａにおいても、第１の幅Ｗ１が４０μｍとなると好ましい。
上記形態においては、第２接着部材の前駆層１１１’の一部を除去することによって第２接着部材１１１を形成したが、第２接着部材の前駆層１１１’を形成することなく、所定の形状及び大きさを有する接着フィルムを半導体チップ領域Ａに貼り付けることによって第２接着部材１１１を形成してもよい。
次に、第２接着部材１１１上に、第２仮接着層１３６を介してダイシングテープ１３５を貼付する（図１０）。第２仮接着層１３６は、特定の波長の照射により気化する又は接着力が低下する接着材とすることができる。ダイシングテープ１３５を枠状の治具に緊張状態で貼渡し、枠状治具の内側に、半導体基板１０１を貼り付けることができる。第１電極１０２は第２接着部材１１１に埋め込まれるように構成されるため、第２仮接着層１３６は薄いものでよい。尚、本実施形態においては、スクライブ領域Ｂに沿って第２接着部材があらかじめ除去されているため、ダイシングテープ１３５を貼り付ける際に半導体基板１０１とダイシングテープ１３５の間のボイドが発生しにくくなっている。
次に、支持基板１３１側から第１仮接着層１３２に特定の波長の光を照射して、第１仮接着層１３２を気化させるか、又はその接着力を低下させて、支持基板１３１及び第１仮接着層１３２を半導体基板１０１から取り外す（図１１）。
次に、ダイシング装置（不図示）のダイシングブレード１３７を用いて、スクライブ領域Ｂに沿って半導体基板１０１を個片化する。（図１２）。
次に、第２仮接着層１３６及びダイシングテープ１３５を取り外して、第１の半導体チップ１１０を形成する（図１３）。例えば、第２仮接着層１３６に所定の波長の光を照射し、第２仮接着層１３６の接着力を低下させた後、ダイシングテープ１３５側からピックアップする第１の半導体チップ１１０の裏面側を、突き上げ機構（不図示）により突き上げ、第１の半導体チップ１１０をダイシングテープ１３５からピックアップする。尚、第１の半導体チップ１１０の裏面には第２接着部材１１１が形成されているため、突き上げ機構により直接的に半導体基板１０１を突上げることがなくなり、突き上げ機構によって第１の半導体チップ１１０に損傷を負わせることを防止することができる。突上げ時の損傷によるチップクラック等の発生を低減させることができる。
第１の半導体チップ１１０において、第２接着部材１１１の端部（外縁）１１１ａは、半導体基板１０１の端部（外縁）１０１ａよりも第１の幅Ｗ１内側に位置することになる。
次に、フリップチップボンディング装置（不図示）のステージ１３８に第２の半導体チップ１１２を搭載する。第２の半導体チップ１１２は、例えば、ステージ１３８に形成された吸着孔から真空吸着することで保持固定することができる。第２の半導体チップ１１２は例えばメモリチップであり、一方の面に第５電極１１３を有する。図１４に示す第２の半導体チップ１１２は、第１の半導体チップ１１０の貫通電極及び第１バンプに相当するものを有していない。第２の半導体チップ１１２のチップ厚は、第１の半導体チップ１１０のチップ厚よりも厚くする（例えば１００μｍ）ことができる。それ以外の第２の半導体チップ１１２の構成は、第１の半導体チップ１１０と同様とすることができる。また、第１の半導体チップ１１０は、ボンディングツール１３９により第２面１０１ｃ側を吸着保持する（図１４）。第２電極１０４は、電極逃げ溝１４０に配することができる。第１の半導体チップ１１０は、第１電極１０２が第２の半導体チップ１１２の第５電極１１３と電気的に接続できるように、低温、例えば１５０℃程度で第２の半導体チップ１１２上に仮積層される。
次に、図１４と同様な手順で、第１電極１０２が第２電極１０４と電気的に接続できるように、複数の第１の半導体チップ１１０を第１の半導体チップ１１０上に順次仮積層する（図１５）。図１５に示す形態においては、合計４つの半導体チップを仮積層してある。仮積層の時点では、半導体チップ１１０，１１２の端部間には、第２接着部材１１１が存在していない間隙１１５が存在している。
次に、ボンディングツール１３９で最上位にある第１の半導体チップ１１０の第２面１０１ｃ側から積層体を所定の温度、例えば２６０℃、に加熱する。そして、積層体に対して荷重をかけて、半導体チップ１１０，１１２同士を本圧着する。この本圧着工程により、対向する第１の半導体基板１０１の第１電極１０２と第２の半導体チップ１１２の第５電極１１３、及び対向する第１の半導体基板１０１の第１電極１０２と第２電極１０４とが電気的に接続される。これと共に、半導体チップ間に配置された第２接着部材１１１を軟化させて、半導体チップ端部に向かって流動させる（図１６）。第２接着部材１１１は、少なくとも半導体チップ１１０，１１２間の間隙１１５が消失するまで拡張させると好ましい。特に、第２接着部材１１１が、半導体チップ間の間隙の範囲内において半導体チップの端部から外方へ突出すると好ましい。例えば、図２に示すように、第２接着部材１１１の端部１１１ａの、半導体基板１０１の端部１０１ａからの突出長Ｌが、半導体基板１０１間の間隔Ｄよりも小さくなるように、第２接着部材１１１の端部１１１ａを半導体チップの端部からわずかに突出させた凸形状の突出部を形成するとより好ましい。
次に、所定の温度、例えば１５０℃、で加熱することによって第２接着部材１１１を硬化させて、チップ積層体１２０を作製する（図１７）。
上記方法によれば、第２接着部材１１１をチップ積層体１２０の半導体チップ１１０，１１２の側面に付着させないことができる。これにより、第２接着部材１１１の硬化収縮によってチップ積層体１２０に加わる無用な応力を低減して、チップクラックの発生を抑制することができる。また、後述の樹脂封止時に、半導体チップ間からはみ出した第２接着部材１１１が丸まって空隙が形成されることを抑制することができる。また、樹脂封止後に半導体基板１０１間に、封止樹脂が充填されない空隙が形成されることを抑制することができる。
次に、チップ積層体１２０を実装するための配線基板１８０を準備する（図１８）。図１８に示す配線基板１８０は、絶縁基材１８１と、電極を配するためのランド１８３と、チップ積層体１２０と電気的に接続するための第３電極１８２と、半導体装置１００を実装するための第４電極１８５と、絶縁基材１８１を被覆する絶縁保護膜１８４と、第３電極１８２を配するためのパッド１８６と、を備える。
次に、半導体チップの第２電極１０４と配線基板１８０の第３電極１８２とが電気的に接続するように、チップ積層体１２０を配線基板１８０に実装する（図１９）。
次に、チップ積層体１２０を封止樹脂１９１で封止する（図２０）。このとき、上述のように、第２接着部材１１１のはみ出しに伴う空隙の発生を抑制することができる。
次に、ランド１８３に第４電極１８５を形成する（図２１）。第４電極１８５は、例えば金属ボールとすることができる。
次に、封止樹脂１９１及び配線基板１８０をダイシング処理して個片化することによって、半導体装置１００を製造することができる（図２２）。
第１実施形態によれば、半導体装置において、第２接着部材のはみ出しに起因するストレスの発生及び空隙の発生を抑制することができる。これにより、ストレス及び空隙に起因する耐湿性の低下及び電気的不具合の発生を抑制することができる。
上記形態においては、半導体チップ同士の接合を例にして説明したが、半導体チップと他の要素との接合であっても本発明を適用することができる。例えば、半導体チップと接合する他の要素としては、配線基板が挙げられる。配線基板と半導体チップとの接合については、上記説明と同様であるので省略する。
本発明の第２実施形態に係る半導体装置及びその製造方法について説明する。第２実施形態に係る半導体装置は、図１及び図２に示す第１実施形態に係る半導体装置と同様である。
本発明の第２実施形態に係る半導体装置の製造方法について説明する。第１実施形態と異なる点を中心に説明する。図３〜図８に示す工程までは第１実施形態と同様である。ただし、図８に示す露光処理における露光量は第１実施形態と異なる。
図８に示す工程後、第２接着部材の前駆層を現像処理することによって第２接着部材の前駆層の一部を除去して、第２接着部材２１１を形成する（図２３）。第１実施形態においては、半導体チップ領域Ａの外縁部及びスクライブ領域Ｂ上にある第２接着部材の前駆層を半導体基板が露出するように除去したが、第２実施形態においては、半導体チップ領域Ａの外縁部及びスクライブ領域Ｂ上に第２接着部材の前駆層を一部残存させる。すなわち、第２接着部材２１１は、半導体チップ領域Ａの外縁部及びスクライブ領域Ｂ上に、凹部又は溝部２１１ａを有する。すなわち、第２接着部材２１１のうち、凹部又は溝部２１１ａの底面部分は他の部分よりも薄くなっている。凹部又は溝部２１１ａの底面は、スクライブ領域Ｂ上及びスクライブ領域Ｂと連続し、半導体チップ領域Ａの外縁部上にわたって延在する。例えば、第２接着部材２１１の凹又は溝部部２１１ａの側壁２１１ｂから半導体チップ領域Ａの外縁まで（すなわちスクライブ領域Ｂまで）の第４の幅Ｗ４は、１２０μｍ〜１８０μｍとすることができる。第４の幅Ｗ４は、第１実施形態と同様にして、半導体チップ積層時の第２接着部材のはみ出しの大きさによって適宜調節することができる。また、第４の幅Ｗ４は、凹部又は溝部２１１ａにおける第２接着部材２１１の厚さに応じて適宜調節することができる。除去される第２接着部材の前駆層の部分の第５の幅Ｗ５を例えば２６０μｍ、スクライブ領域Ｂの第３の幅Ｗ３を例えば２０μｍとした場合、隣接する半導体チップ領域Ａにおいて同じ幅Ｗ４の第２接着部材の前駆層を除去すると好ましい。すなわち、この場合、いずれの半導体チップ領域Ａにおいても、第４の幅Ｗ４が１２０μｍとなると好ましい。凹又は溝部部２１１ａにおける第２接着部材２１１の厚さは、例えば、アライメントマーク部（不図示）の認識性を高めることができるような厚さとすることができる。
図１０〜図１２に示す工程までは、第２接着部材の形態が異なる以外は第１実施形態と同様である。図１２に示す工程後、第１実施形態と同様にして、第２仮接着層及びダイシングテープを取り外して、第１の半導体チップ２１０を形成する（図１３）。第１の半導体チップ２１０においては、第２接着部材２１１は、半導体チップ２１０の外縁に沿って切欠部２１１ｃを有する。すなわち、第２接着部材２１１において、切欠部２１１ｃが形成された部分は、他の部分よりも薄くなっている。第２接着部材２１１の端部（外縁）２１１ｄは、半導体基板１０１の端部（外縁）１０１ａと同一面を形成している。第２接着部材２１１の凹部２１１ａの側壁に対応する切欠部２１１ｃの側壁２１１ｂは、半導体基板１０１の端部（外縁）１０１ａよりも第４の幅Ｗ４内側に位置することになる。
図１４〜図２２に示す工程までは、第２接着部材の形態が異なる以外は第１実施形態と同様である。図１６に対応する工程においては、第２接着部材２１１のうち、切欠部２１１ｃ以外の部分、すなわち厚い部分、が押圧される。しかし、切欠部２１１ｃは押圧されないので、第２接着部材２１１のはみ出しを抑制することができる。押圧された第２接着部材２１１の一部が端部方向へ拡張し、切欠部２１１ｃを埋めることができる。これによって、半導体基板間に間隙のない図１及び図２に示すような半導体装置を製造することができる。
第２実施形態における上記以外の形態は第１実施形態と同様である。
第２実施形態によれば、第１実施形態と同様の効果を得ることができる。また、スクライブ領域に第２接着部材が残存しているので、半導体基板のダイシング処理時において半導体基板のチッピングの発生を抑制することができる。さらに、スクライブ領域における第２接着部材は薄くなっているので、アライメントマーク部の認識性を高めることができる。
本発明の第３実施形態に係る半導体装置及びその製造方法について説明する。第３実施形態に係る半導体装置は、図１及び図２に示す第１実施形態に係る半導体装置と同様である。
本発明の第３実施形態に係る半導体装置の製造方法について説明する。第１実施形態と異なる点を中心に説明する。図３〜図８に示す工程までは第１実施形態と同様である。図３〜図８に示す工程までは第１実施形態と同様である。ただし、図８に示す露光処理については第１実施形態と一部異なる。
図８に示す工程後、第２接着部材の前駆層を現像処理することによって第２接着部材の前駆層の一部を除去して、第２接着部材１１１を形成する。第２接着部材１１１の形態は第１実施形態と同様である。第１実施形態と異なる点は、第３実施形態においては、少なくとも半導体チップ領域Ａの外縁部に、第２接着部材の前駆層の一部を残存させて、アライメントマーク部３０１を形成する（図２５）。アライメントマーク部３０１は、スクライブ領域Ｂを横断して、隣接する半導体チップ領域Ａを橋渡すような形態であると好ましい。アライメントマーク部３０１の厚さは、第２接着部材１１１の厚さよりも薄いと好ましい。アライメントマーク部３０１と第２接着部材１１１の端部との間には間隙が存在すると好ましい。
図２５に示す形態においては、アライメントマーク部３０１は半導体チップ領域Ａにも形成されたが、半導体チップ領域Ａ上に配されない形態にしてもよい。この場合、アライメントマーク部の大きさは、スクライブ領域Ｂ内に配することが可能な大きさであると好ましい。例えば、アライメントマーク部の幅はスクライブ領域Ｂよりも狭いと好ましい。また、アライメントマーク部の幅は、半導体基板の切断幅（例えばダイシングブレード幅）よりも大きいと好ましい。
図１０〜図１２に示す工程までは、アライメントマーク部３０１が存在する以外は第１実施形態と同様である。図１２に示す工程後、第１実施形態と同様にして、第２仮接着層及びダイシングテープを取り外して、第１の半導体チップ３１０を形成する（図２６）。第１の半導体チップ３１０は、半導体基板１０１の第１面１０１ｂ側の外縁部に、アライメントマーク部３０１をさらに備えると好ましい。アライメントマーク部３０１は、第２接着部材１１１の端部（外縁）１１１ａの外側に位置し、第２接着部材１１１と連続してない（非一体的である）と好ましい。
図１４〜図２２に示す工程までは、アライメントマーク部３０１が存在する以外は第１実施形態と同様である。図１６に対応する工程においては、第２接着部材１１１が押圧される。しかし、アライメントマーク部３０１は押圧されないので、第２接着部材１１１のはみ出しを抑制することができる。押圧された第２接着部材１１１の一部が端部方向へ拡張し、アライメントマーク部３０１の周囲を埋めることができる。これによって、半導体基板間に間隙のない図１及び図２に示すような半導体装置を製造することができる。
第３実施形態における上記以外の形態は第１実施形態と同様である。
第３実施形態によれば、第１実施形態と同様の効果を得ることができる。また、スクライブ領域にアライメントマーク部が残存しているので、半導体基板のダイシング処理時において半導体基板のチッピングの発生を抑制することができる。また、半導体基板にダメージを与えることなくアライメントマーク部を形成しているので、アライメントマーク部におけるクラックの発生を防止することができる。さらに、半導体基板の外縁部にアライメントマーク部が露出しているので、アライメントマーク部の認識性を高めることができる。
上記の特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の半導体装置の製造方法は、上記実施形態に基づいて説明されているが、上記実施形態に限定されることなく、本発明の全開示に枠内において、かつ本発明の基本的技術思想に基づいて、種々の開示要素（各の各要素、各実施形態ないし実施例の各要素、各図面の各要素等を含む）に対し種々の変形、変更及び改良を含むことができることはいうまでもない。また、本発明の全開示の枠内において、種々の開示要素（各の各要素、各実施形態ないし実施例の各要素、各図面の各要素等を含む）の多様な組み合わせ・置換ないし選択が可能である。
本発明のさらなる課題、目的及び展開形態は、請求の範囲を含む本発明の全開示事項からも明らかにされる。
本書に記載した数値範囲については、当該範囲内に含まれる任意の数値ないし小範囲が、別段の記載のない場合でも具体的に記載されているものと解釈されるべきである。
１００ 半導体装置
１０１ 半導体基板
１０１ａ 端部
１０１ｂ 第１面
１０１ｃ 第２面
１０２ 第１電極
１０３ 貫通電極
１０４ 第２電極
１０５ 半導体素子領域
１１０，２１０，３１０ 第１の半導体チップ
１１１ 第２接着部材
１１１ａ 端部
１１１’ 第２接着部材の前駆層
１１２ 第２の半導体チップ
１１３ 第５電極
１１５ 間隙
１２０ チップ積層体
１３１ 支持基板
１３２ 第１仮接着層
１３３ フォトマスク
１３５ ダイシングテープ
１３６ 第２仮接着層
１３７ ダイシングブレード
１３８ ステージ
１３９ ボンディングツール
１４０ 電極逃げ溝
１８０ 配線基板
１８１ 絶縁基材
１８２ 第３電極
１８３ ランド
１８４ 絶縁保護膜
１８５ 第４電極
１８６ パッド
１９１ 封止樹脂
１９２ 第１接着部材
２１０ 第１の半導体チップ
２１１ 第２接着部材
２１１ａ 凹部又は溝部
２１１ｂ 側壁
２１１ｃ 切欠部
２１１ｄ 端部
３０１ アライメントマーク部
９０１ 半導体基板
９０１ａ 第１面
９０１ｂ 第２面
９０１ｃ 端部
９０２ 第１電極
９０３ 第２電極
９０４，９１４ 絶縁性フィルム
９０４ａ，９１４ａ はみ出し部分
９０５ 配線基板
９０６ 封止樹脂
９０７，９１８ 空隙
９１０，９２０ 半導体チップ
９１１ 半導体装置
９１６ 間隙

Claims (25)

  1. 少なくとも１つの半導体チップ領域、及び前記半導体チップ領域を区画するスクライブ領域を備える半導体基板を準備する工程と、
    前記半導体基板の少なくとも一方の面上において、少なくとも前記半導体チップ領域に接着層を形成する工程と、
    前記スクライブ領域に沿って前記半導体基板を個片化して少なくとも１つの第１半導体チップを形成する工程と、
    第１要素を準備する工程と、
    前記第１半導体チップと第１要素とを前記接着層を介して接合する工程と、
    を含み、
    前記接着層を形成する工程において、前記半導体チップ領域の外縁に沿って延在する前記半導体チップ領域上の前記接着層の一部が、前記接着層の他の部分よりも薄くなるように又は存在しないように前記接着層を形成し、
    前記第１半導体チップと第１要素とを接合する工程において、前記第１半導体チップと第１要素との間の間隙を埋めるように、前記接着層を少なくとも前記第１半導体チップの端部まで拡張させる、半導体装置の製造方法。
  2. 前記接着層を形成する工程において、前記半導体チップ領域の外縁と前記接着層の外縁との間に間隔が存在するように前記接着層を形成する、請求項１に記載の半導体装置の製造方法。
  3. 前記接着層を形成する工程は、
    前記半導体チップ領域及びスクライブ領域を連続して覆う前記接着層の前駆層を形成する工程と、
    前記接着層の前駆層のうち、前記スクライブ領域上の前記接着層の前駆層、及び前記スクライブ領域上の前記接着層の前駆層と連続し、前記半導体チップ領域の外縁に沿って延在する前記半導体チップ領域上の前記接着層の前駆層の一部を除去する工程と、を含む請求項１又は２に記載の半導体装置の製造方法。
  4. 前記接着層の前駆層の一部を除去する工程において、
    前記スクライブ領域上の前記接着層の前駆層の一部を残存させてアライメントマーク部を形成する、請求項３に記載の半導体装置の製造方法。
  5. 前記アライメントマーク部の厚さは前記接着層の厚さよりも薄い、請求項４に記載の半導体装置の製造方法。
  6. 前記接着層を形成する工程において、前記スクライブ領域上及び前記スクライブ領域と連続する前記半導体チップ領域の外縁の一部上に底面が延在する凹部又は溝部を有する前記接着層を形成する、請求項１に記載の半導体装置の製造方法。
  7. 前記接着層を形成する工程は、
    前記半導体チップ領域及びスクライブ領域を連続して覆う前記接着層の前駆層を形成する工程と、
    前記接着層の前駆層のうち、前記スクライブ領域上の前記接着層の前駆層、及び前記スクライブ領域上の前記接着層の前駆層と連続し、前記半導体チップ領域の外縁に沿って延在する前記半導体チップ領域上の前記接着層の前駆層の一部が他の部分よりも薄くなるように、前記接着層の前駆層の一部を除去する工程と、を含む請求項６に記載の半導体装置の製造方法。
  8. 前記接着層の前駆層は感光性材料であり、
    前記接着層の前駆層の一部を除去する工程は、除去する形状に応じて前記接着層の前駆層を露光する工程と、前記接着層の前駆層を現像する工程と、を含む請求項３〜５及び７のいずれか一項に記載の半導体装置の製造方法。
  9. 前記接着層の前駆層を形成する工程において、テープ又はフィルム状材料を前記半導体基板面上に貼付して前記接着層の前駆層を形成する、請求項３〜５及び７〜８のいずれか一項に記載の半導体装置の製造方法。
  10. 前記接着層の前駆層を形成する工程において、液状材料を前記半導体基板面上に塗布して前記接着層の前駆層を形成する、請求項３〜５及び７〜８のいずれか一項に記載の半導体装置の製造方法。
  11. 前記接着層の前駆層は、絶縁材料から構成される、請求項１〜１０のいずれか一項に記載の半導体装置の製造方法。
  12. 前記第１半導体チップと前記第１要素とを接合する工程において、前記接着層が、前記第１半導体チップと前記第１要素との間隙の範囲内において前記第１半導体チップの端部から外方へ突出するように、前記第１半導体チップと前記第１要素とを接合する、請求項１〜１１のいずれか一項に記載の半導体装置の製造方法。
  13. 前記第１半導体チップの前記端部から突出した前記接着層の突出長さは、前記第１半導体チップと前記第１要素との間隔よりも短い、請求項１２に記載の半導体装置の製造方法。
  14. 前記接着層は揺変性を有する、請求項１〜１３のいずれか一項に記載の半導体装置の製造方法。
  15. 前記接着層はフィラーを含有する、請求項１〜１４のいずれか一項に記載の半導体装置の製造方法。
  16. 前記半導体基板は、前記半導体チップ領域において、第１の面上に配された第１電極と、前記第１の面とは反対側の第２の面上に配された第２電極と、前記半導体基板を貫通し、前記第１の電極と前記第２の電極とを電気的に接続する第１貫通電極と、を備える、請求項１〜１５のいずれか一項に記載の半導体装置の製造方法。
  17. 前記第１要素は第３の面上に配された第３電極を有し、
    前記接着層を形成する工程において、前記接着層は、前記第１電極を覆うように前記半導体基板の前記第１の面上に形成され、
    前記第１半導体チップと第１要素とを接合する工程において、前記第１電極と前記第３電極とが電気的に接続されるように前記第１半導体チップと第１要素とを接合する、請求項１６に記載の半導体装置の製造方法。
  18. 前記第１要素は、前記第３の面とは反対側の第４の面上に配された第４電極と、前記半導体基板を貫通し、前記第３電極と前記第４電極とを電気的に接続する第２貫通電極と、をさらに備える第２半導体チップである、請求項１７に記載の半導体装置の製造方法。
  19. 前記第１要素は、前記第３電極を有する回路基板である、請求項１７に記載の半導体装置の製造方法。
  20. 前記第１半導体チップと第１要素とを接合する工程において、前記第１半導体チップの端部と前記第１要素の端部とが揃うように、前記第１半導体チップと第１要素とを接合する、請求項１〜１９のいずれか一項に記載の半導体装置の製造方法。
  21. 前記半導体基板は、前記半導体チップ領域に形成された半導体素子を有する、請求項１〜２０のいずれか一項に記載の半導体装置の製造方法。
  22. 第１半導体チップと、
    前記第１半導体チップに積層された第２半導体チップと、
    前記第１半導体チップと前記第２半導体チップとを接合する接着層と、を備え、
    前記第１半導体チップと前記第２半導体チップとは、前記第１半導体チップの第１端部と前記第２半導体チップの第２端部とが揃うように積層され、
    前記接着層の第３端部は、前記第１半導体チップと前記第２半導体チップの間の間隙の範囲において、前記第１半導体チップの前記第１端部及び前記第２半導体チップの前記第２端部から外方へ突出し、
    前記第１半導体チップの前記第１端部から突出した前記接着層の突出長さは、前記第１半導体チップと前記第２半導体チップとの間隔よりも短い、半導体装置。
  23. 前記第１半導体チップは、第１半導体基板と、前記第１半導体基板の第１の面上に配された第１電極と、前記第１の面とは反対側の前記第１半導体基板の第２の面上に配された第２電極と、前記第１半導体基板を貫通し、前記第１の電極と前記第２の電極とを電気的に接続する第１貫通電極と、を備え、
    前記第２半導体チップは、第２半導体基板と、前記第２半導体基板の第３の面上に配された第３電極と、前記第３の面とは反対側の前記第２半導体基板の第４の面上に配された第４電極と、前記第２半導体基板を貫通し、前記第３電極と前記第４電極とを電気的に接続する第２貫通電極と、を備え、
    前記第１半導体チップの前記第１電極と前記第２半導体チップの前記第３電極とは、前記接着層において電気的に接続される、請求項２２に記載の半導体装置。
  24. 前記接着層は揺変性を有する、請求項２２又は２３に記載の半導体装置。
  25. 前記接着層はフィラーを含有する、請求項２２〜２４のいずれか一項に記載の半導体装置。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106098625A (zh) * 2016-08-08 2016-11-09 华天科技（昆山）电子有限公司 等离子划片的芯片包封结构及制作方法
CN107527885A (zh) * 2016-06-15 2017-12-29 三星电子株式会社 制造半导体装置的方法
US9941252B2 (en) 2016-06-14 2018-04-10 Samsung Electronics Co., Ltd. Semiconductor package
JP2018101685A (ja) * 2016-12-20 2018-06-28 新光電気工業株式会社 半導体装置及びその製造方法
CN116207182A (zh) * 2023-01-29 2023-06-02 北京智创芯源科技有限公司 芯片制备方法及电子器件

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9941252B2 (en) 2016-06-14 2018-04-10 Samsung Electronics Co., Ltd. Semiconductor package
US10256215B2 (en) 2016-06-14 2019-04-09 Samsung Electronics Co., Ltd. Semiconductor package
US10665571B2 (en) 2016-06-14 2020-05-26 Samsung Electronics Co., Ltd. Semiconductor package
CN107527885A (zh) * 2016-06-15 2017-12-29 三星电子株式会社 制造半导体装置的方法
CN107527885B (zh) * 2016-06-15 2022-08-09 三星电子株式会社 制造半导体装置的方法
CN106098625A (zh) * 2016-08-08 2016-11-09 华天科技（昆山）电子有限公司 等离子划片的芯片包封结构及制作方法
JP2018101685A (ja) * 2016-12-20 2018-06-28 新光電気工業株式会社 半導体装置及びその製造方法
US10340200B2 (en) 2016-12-20 2019-07-02 Shinko Electric Industries Co., Ltd. Semiconductor device
CN116207182A (zh) * 2023-01-29 2023-06-02 北京智创芯源科技有限公司 芯片制备方法及电子器件
CN116207182B (zh) * 2023-01-29 2024-03-12 北京智创芯源科技有限公司 芯片制备方法及电子器件

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