JP2018101685A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】生産効率よく製造できると共に、放熱経路を確保できる新規な構造の半導体装置を提供する。【解決手段】一方の面に電極パッドＰを備えた第１の半導体チップ５ａと、一方の面上に配置され、電極パッドＰに接続されたチップ積層体７と、一方の面上のチップ積層体７が配置された領域の外に配置された柱状スペーサ５０とを備え、チップ積層体７は、接続端子４４を有する第２の半導体チップ４０ａ〜４０ｄが接続端子４４を介して複数積層されると共に、最下層の第２の半導体チップ４０ａが接続端子４４を介して電極パッドＰに接続され、第１の半導体チップ５ａと第２の半導体チップ４０ａとの間、及び第２の半導体チップ４０ａ〜４０ｄ同士の間に接続端子４４を覆うように充填されたアンダーフィル樹脂４６を含む。【選択図】図２９

Description

本発明は、半導体装置及びその製造方法に関する。
従来、複数の半導体チップが積層された積層型の半導体装置がある。そのような半導体装置では、複数の積層された半導体チップは、各半導体チップに形成された貫通電極を介して相互接続される。
特開２０１２−４４３２号公報 特開２０１５−２２５９３３号公報 特開２０１６−７６７２２号公報
後述する予備的事項で説明するように、積層型の半導体装置の製造方法では、半導体デバイスウェハの各チップ領域にメモリチップを一つずつリフローはんだ付けしてチップ積層体を形成する。次いで、チップ積層体をモールド樹脂で封止した後に、半導体デバイスウェハとモールド樹脂とを切断して個々の半導体装置を得る。
予備的事項の半導体装置では、メモリチップのトータルの搭載時間がかなり長く、生産効率が悪い課題がある。また、チップ積層体の側方がモールド樹脂で封止されるため十分な放熱性が得られないおそれがある。
生産効率よく製造できると共に、放熱経路を確保できる新規な構造の半導体装置及びその製造方法を提供することを目的とする。
以下の開示の一観点によれば、一方の面に電極パッドを備えた第１の半導体チップと、前記一方の面上に配置され、前記電極パッドに接続されたチップ積層体と、前記一方の面上の前記チップ積層体が配置された領域の外に配置された柱状スペーサとを有し、前記チップ積層体は、接続端子を有する第２の半導体チップが前記接続端子を介して複数積層されると共に、最下層の前記第２の半導体チップが前記接続端子を介して前記電極パッドに接続され、前記第１の半導体チップと前記第２の半導体チップとの間、及び前記第２の半導体チップ同士の間に前記接続端子を覆うように充填されたアンダーフィル樹脂を有する半導体装置が提供される。
また、その開示の他の観点によれば、複数のチップ領域が区画され、前記チップ領域に第１電極パッドを備えた半導体デバイスウェハと、下面側に接続端子と前記接続端子を埋設する樹脂層とを備えた半導体チップとを用意する工程と、前記半導体デバイスウェハの複数のチップ領域の周縁部に柱状スペーサをそれぞれ形成する工程と、前記半導体デバイスウェハの複数のチップ領域に、前記半導体チップの樹脂層を仮接着して複数の前記半導体チップを積層することにより、前記柱状スペーサの内側にチップ積層体をそれぞれ配置する工程と、前記複数のチップ領域のチップ積層体を、前記柱状スペーサをストッパにして加熱ツールで押圧した状態でリフロー加熱することにより、前記半導体デバイスウェハの第１電極パッドと前記半導体チップ、及び前記チップ積層体の半導体チップ同士を前記接続端子で接続すると共に、前記半導体チップの樹脂層からアンダーフィル樹脂を形成する工程とを有する半導体装置の製造方法が提供される。
以下の開示によれば、半導体装置では、第１の半導体チップの一方の面に形成された電極パッドに第２の半導体チップの接続端子が接続され、複数の第２の半導体チップが接続端子を介して積層されている。このようにして、第１の半導体チップの一方の面上に第２の半導体チップが積層されたチップ積層体が配置されている。
また、第１の半導体チップの一方の面上のチップ積層体が配置された領域の外に柱状スペーサが配置されている。さらに、積層された第２の半導体チップの各ギャップ間にアンダーフィル樹脂が充填されている。
半導体装置は、半導体デバイスウェハ内の各チップ領域にチップ積層体を仮接着して搭載した後に、一括して同時に押圧しながらリフロー加熱する手法に基づいて製造される。
半導体装置の柱状スペーサは、半導体デバイスウェハ内に並んだ複数のチップ積層体を一括でリフロー加熱する際に、均一性よく押圧するために、加熱ツールの高さ位置を決めるストッパとして使用される。
そのような半導体装置では、第２の半導体チップを積層して搭載する際のトータルの搭載時間を短縮できるため、生産効率を向上させることができ、低コスト化を図ることができる。また、半導体装置内で積層された半導体チップが信頼性よく電気的に接続され、高い信頼性が得られる。
また、一つの好適な態様では、積層された半導体チップの各ギャップ間に充填されたアンダーフィル樹脂の外縁部が柱状スペーサに接している。これにより、半導体チップから発する熱がアンダーフィル樹脂及び柱状スペーサを通して外部に放熱されるため、放熱性を向上させることができる。
図１（ａ）〜（ｃ）は予備的事項の半導体装置の製造方法を示す断面図（その１）である。 図２は予備的事項の半導体装置の製造方法を示す断面図（その２）である。 図３は予備的事項の半導体装置の製造方法を示す断面図（その３）である。 図４は予備的事項の半導体装置の製造方法を示す断面図（その４）である。 図５は予備的事項の半導体装置の製造方法を示す断面図（その５）である。 図６は予備的事項の半導体装置の製造方法を示す断面図（その６）である。 図７は予備的事項の半導体装置を示す断面図である。 図８は実施形態の半導体装置の製造方法を示す断面図（その１）である。 図９は実施形態の半導体装置の製造方法を示す断面図（その２）である。 図１０は実施形態の半導体装置の製造方法を示す断面図（その３）である。 図１１は実施形態の半導体装置の製造方法を示す断面図（その４）である。 図１２（ａ）〜（ｄ）は実施形態の半導体装置の製造方法を示す断面図（その５）である。 図１３（ａ）及び（ｂ）は実施形態の半導体装置の製造方法を示す断面図及び平面図（その６）である。 図１４（ａ）及び（ｂ）は実施形態の半導体装置の製造方法を示す断面図及び平面図（その７）である。 図１５（ａ）〜（ｃ）は実施形態の半導体装置の製造方法を示す断面図（その８）である。 図１６（ａ）〜（ｃ）は実施形態の半導体装置の製造方法を示す断面図（その９）である。 図１７（ａ）及び（ｂ）は実施形態の半導体装置の製造方法を示す断面図（その１０）である。 図１８は実施形態の半導体装置の製造方法を示す断面図（その１１）である。 図１９は実施形態の半導体装置の製造方法を示す断面図（その１２）である。 図２０は実施形態の半導体装置の製造方法を示す断面図（その１３）である。 図２１（ａ）及び（ｂ）は実施形態の半導体装置の製造方法を示す断面図及び平面図（その１４）である。 図２２は実施形態の半導体装置の製造方法を示す断面図（その１５）である。 図２３（ａ）及び（ｂ）は実施形態の半導体装置の製造方法を示す断面図及び平面図（その１６）である。 図２４は実施形態の半導体装置の製造方法を示す平面図（その１７）である。 図２５は実施形態の半導体装置の製造方法を示す断面図（その１８）である。 図２６は実施形態の半導体装置の製造方法を示す断面図（その１９）である。 図２７は実施形態の半導体装置の製造方法を示す断面図（その２０）である。 図２８は実施形態の半導体装置の製造方法を示す断面図（その２１）である。 図２９は実施形態の半導体装置を示す断面図である。 図３０は実施形態の半導体装置を示す平面図である。
以下、実施の形態について、添付の図面を参照して説明する。
本実施形態の説明の前に、基礎となる予備的事項について説明する。予備的事項の記載は、発明者の個人的な検討内容であり、公知技術ではない新規な技術内容を含む。
図１〜図７は予備的事項の半導体装置の製造方法を説明するための図である。
まず、図１（ａ）に示すような半導体部材１００を用意する。半導体部材１００は、支持体２００の上に接着層３００を介して半導体デバイスウェハ４００が配置されている。半導体デバイスウェハ４００にはその厚み方向に貫通する貫通電極ＴＥが形成されている。
半導体デバイスウェハ４００に形成された貫通電ＴＥの上面には電極パッドＰが形成され、貫通電極ＴＥの下面には接続端子４２０が形成されている。半導体デバイスウェハ４００の下面には、トランジスタや配線などが形成されて電気回路が構築されており、電気回路が貫通電極ＴＥに電気的に接続されている。
半導体デバイスウェハ４００には後に個々の半導体チップに分割される複数のチップ領域Ｒが区画されており、図１（ａ）では２つのチップ領域Ｒが部分的に示されている。
半導体デバイスウェハ４００は、接続端子４２０が接着層３００の中に埋設された状態で、接着層３００によって支持体２００に接着されている。
次いで、図１（ｂ）に示すように、メモリチップ５００を用意する。メモリチップ５００では、記憶素子が形成されたシリコン基板５２０に貫通電極ＴＥが形成されており、貫通電極ＴＥの上面に電極パッドＰＸが形成され、貫通電極ＴＥの下面に接続端子５４０が形成されている。
さらに、メモリチップ５００は、下面に未硬化の樹脂層５６０ａを備え、樹脂層５６０ａの内に接続端子５４０が埋設されている。
続いて、図１（ｃ）に示すように、チップ搭載用のボンディングツール５８０を用意し、ボンディングツール５８０にメモリチップ５００の背面を吸着させる。さらに、ボンディングツール５８０に吸着されたメモリチップ５００の接続端子５４０を半導体デバイスウェハ４００の電極パッドＰの上に押圧して接触させる。
この状態で、ボンディングツール５８０の加熱手段によってリフロー加熱することにより、メモリチップ５００の接続端子５４０のはんだを半導体デバイスウェハ４００の電極パッドＰに接合する。
このとき、リフロー加熱によってメモリチップ５００の下の未硬化の樹脂層５６０ａが同時に硬化して、半導体デバイスウェハ４００とメモリチップ５００との間にアンダーフィル樹脂５６０が形成される。
さらに、同様な方法により、ボンディングツール５８０によって、他のメモリチップ５００の接続端子５４０を搭載済のメモリチップ５００の電極パッドＰＸに接合する。
図２に示すように、このようなメモリチップ５００の搭載を繰り返すことにより、まず、半導体デバイスウェハ４００の一つのチップ領域Ｒに４つのメモリチップ５００を積層する。
次いで、同様な方法により、半導体デバイスウェハ４００の他のチップ領域Ｒに４つのメモリチップ５００をそれぞれ積層する。これにより、半導体デバイスウェハ４００の多数のチップ領域Ｒに４つのメモリチップ５００がそれぞれ積層された状態となる。
予備的事項の半導体装置の第１の課題としては、メモリチップ５００を一つずつ半導体デバイスウェハ４００のチップ領域Ｒにリフロー加熱してはんだ接合する手法のため、一つのメモリチップ５００の搭載時間が長くかかる。
例えば、一つのメモリチップ５００リフローはんだ付けは、１５０℃、３０秒の条件でプリヒートを行った後に、ピーク温度を２３０〜２６０℃に設定して、１０秒の条件で本加熱を行う。
しかも、かなりの個数のメモリチップ５００を一つずつ搭載していくため、トータルではかなりの時間を要することになる。
次いで、図３に示すように、最上のメモリチップ５００の背面が露出するように、メモリチップ５００の積層体の側面をモールド樹脂６００で封止する。
続いて、図４に示すように、図３の構造体を上下反転させ、図３の最上のメモリチップ５００の背面をダイシングテープ６２０の上に配置する。さらに、支持板２００を接着層３００から剥離する。その後に、図５に示すように、半導体デバイスウェハ４００から接着層３００を剥離する。これにより、半導体デバイスウェハ４００の接続端子４２０が上面側に露出した状態となる。
さらに、図６に示すように、半導体デバイスウェハ４００の各チップ領域Ｒが得られるように、半導体デバイスウェハ４００及びモールド樹脂６００を切断する。さらに、図７に示すように、図６の個々の構造体を上下反転させる。
これにより、半導体デバイスウェハ４００から個々の半導体チップ４１０が得られ、半導体チップ４１０の上に４つのメモリチップ５００が積層された積層型の半導体装置が得られる。
予備的事項の半導体装置の第２の課題としては、図７の半導体装置では、半導体チップ４１０及びメモリチップ５００の側方が熱伝導性の低いモールド樹脂６００で封止されているため、十分な放熱性が得られず、信頼性が懸念される。
以上のように、予備的事項の半導体装置では、メモリチップを積層して搭載する際に処理時間が長くかかり生産効率が悪いと共に、十分な放熱性が得られない課題がある。
以下に説明する実施形態の半導体装置及びその製造方法では、前述した不具合を解消することができる。
（実施形態）
図８〜図２８は実施形態の半導体装置の製造方法を説明するための図、図２９及び図３０は実施形態の半導体装置を示す図である。以下、半導体装置の製造方法を説明しながら、半導体装置の構造を説明する。
実施形態の半導体装置の製造方法では、まず、図８に示すような半導体デバイスウェハ５を用意する。半導体デバイスウェハ５は半導体基板１０を備えている。半導体基板１０としては、シリコンウェハが好適に使用される。半導体基板１０の下面側から厚みの途中までホールＨが形成されており、ホールＨ内に柱状電極１２ａが充填されている。柱状電極１２ａの下面には接続端子１４が形成されている。
図８の部分拡大断面図を参照して詳しく説明する。半導体基板１０の下面からホールＨの内面に絶縁層１６が形成されており、柱状電極１２ａは絶縁層１６によって半導体基板１０と絶縁されている。
また、柱状電極１２ａの下面にはアルミニウム（Ａｌ）パッド１４ａが形成されている。さらに、半導体基板１０の下面にＡｌパッド１４ａを露出させる開口部２０ａが設けられた保護絶縁層２０が形成されている。
また、Ａｌパッド１４ａの下に銅（Ｃｕ）バンプ１４ｂが形成され、Ｃｕバンプ１４ｂの下にはんだ１４ｃが形成されている。
Ａｌパッド１４ａ、Ｃｕバンプ１４ｂ及びはんだ１４ｃによって接続端子１４が構築される。
半導体基板１０の下面には、トランジスタや配線などが形成されて電気回路が構築されており、電気回路がＡｌパッド１４ａを介して柱状電極１２ａに電気的に接続されている。
半導体デバイスウェハ５には、後に個々の半導体チップに分割される複数のチップ領域Ｒが区画されており、図８では２つのチップ領域Ｒが部分的に示されている。半導体デバイスウェハ５の半導体基板１０の厚みは、例えば７７５μｍ程度である。
次いで、図９に示すように、支持体３０と接着層３２とを用意する。支持体３０としては、半導体デバイスウェハ５に対応するサイズのシリコン基板又はガラス基板などが使用される。また、接着層３２として、未硬化の接着フィルム、または、紫外線（ＵＶ）照射によって接着力が弱まる粘着テープなどが使用される。そして、支持体３０の上に接着層３２を介して半導体デバイスウェハ５を配置する。
さらに、図１０に示すように、半導体デバイスウェハ５の接続端子１４を接着層３２に押し込んで埋設させた状態で、接着層３２によって半導体デバイスウェハ５を支持体３０に接着する。
次いで、図１１に示すように、半導体デバイスウェハ５の半導体基板１０の背面を柱状電極１２ａの上面が露出するまでＣＭＰ（Chemical Mechanical Polishing）などで研磨する。これにより、柱状電極１２ａの上面が露出して、柱状電極１２ａが半導体基板１０の厚み方向に貫通する貫通電極１２となる。また、半導体基板１０が薄型化されて、その厚みが例えば５０μｍ程度になる。
図１２（ａ）は、図１１の一つの貫通電極１２の領域を拡大した部分拡大図である。図１２（ａ）に示すように、図１１の状態では、貫通電極１２の上端が半導体基板１０の研磨面から上側に多少突出した状態となる。
次いで、図１２（ｂ）に示すように、半導体基板１０の背面にＣＶＤ（Chemical Vapor Deposition）法などにより絶縁層２２を形成する。その後に、図１２（ｃ）に示すように、フォトリソグラフィ及びエッチングにより、絶縁層２２に貫通電極１２の上面が露出するように開口部２２ａを形成する。
さらに、図１２（ｄ）に示すように、無電解めっきにより、貫通電極１２の上面に下から順にニッケル（Ｎｉ）層Ｐ１と金（Ａｕ）層Ｐ２とを形成して電極パッドＰを得る。このようにして、半導体基板１０の背面に、貫通電極１２に接続される電極パッドＰが配置される。
以上により、図１３（ａ）に示すように、支持体３０の上に接着層３２を介して半導体デバイスウェハ５が配置された半導体部材６が得られる。半導体デバイスウェハ５では、厚み方向に貫通する貫通電極１２が形成され、貫通電極１２の下面に接続端子１４が接続され、貫通電極１２の上面に電極パッドＰが接続されている。
半導体デバイスウェハ５の接続端子１４が接着層３２に埋設された状態で、半導体デバイスウェハ５が接着層３２で支持体３０に接着されている。
図１３（ｂ）の縮小平面図に示すように、半導体デバイスウェハ５は、ダイシングラインＤによって複数のチップ領域Ｒに区画されている。図１３（ａ）の断面図は、図１３（ｂ）の半導体部材６の２つのチップ領域Ｒの断面に相当する。
次いで、図１４（ａ）に示すように、図１３（ａ）及び（ｂ）の半導体デバイスウェハ５の各チップ領域Ｒの周縁部に柱状スペーサ５０を形成する。
図１４（ｂ）は、図１４（ａ）の一つのチップ領域Ｒを平面からみた平面図である。図１４（ｂ）に示すように、柱状スペーサ５０は、半導体デバイスウェハ５の四角状のチップ領域Ｒの中央部を取り囲むようにして分割して配置される。柱状スペーサ５０の本数や配列は任意に設定することができる。
また、図１４（ｂ）の例では、柱状スペーサ５０の形状は、平面視で円形で形成されているが、楕円形、正方形又は長方形などの各種の形状を採用することができ、板状の柱を使用してもよい。
後述するように、本実施形態では、半導体デバイスウェハ５の複数のチップ領域Ｒにメモリチップを積層してチップ積層体を形成した後に、複数のチップ積層体を同時に加熱ツールで押圧した状態でリフロー加熱する。このとき、柱状スペーサ５０は、半導体デバイスウェハ５内の各チップ領域Ｒのチップ積層体を均等な圧力で押圧するために、加熱ツールの高さ位置を決めるストッパとして機能する。
また、後述するように、チップ積層体は、最終的にチップ間のギャップに充填される樹脂層（アンダーフィル樹脂）が柱状スペーサ５０に接するように形成され、柱状スペーサ５０が放熱体として利用される。
このため、柱状スペーサ５０は熱伝導性の高い銅などの金属から形成される。高い放熱性を必要としない場合は、柱状スペーサ５０を樹脂などの絶縁物から形成してもよい。
柱状スペーサ５０の直径は、例えば、２００μｍ〜３００μｍである。柱状スペーサ５０の高さは、後述するチップ積層体の全体の厚みより多少低くなるように調整され、例えば４００μｍ〜５００μｍに設定される
次に、柱状スペーサ５０を金属から形成する場合の柱状スペーサ５０の形成方法について説明する。
図１５（ａ）〜（ｃ）には、柱状スペーサの第１の形成方法が示されている。柱状スペーサの第１の形成方法では、図１５（ａ）に示すように、まず、半導体デバイスウェハ５の背面の絶縁層２２の上に銅からなるシード層５２を形成する。
次いで、図１５（ｂ）に示すように、柱状スペーサの直径に対応する開口部５３ａを備えためっきレジスト層５３をフォトリソグラフィによって形成する。
続いて、図１５（ｂ）に示すように、シード層５２をめっき給電経路に利用する電解めっきにより、めっきレジスト層５３の開口部５３ａに銅ポスト５４を形成する。さらに、図１５（ｃ）に示すように、めっきレジスト層５３を除去した後に、銅ポスト５４をマスクにしてシード層５２をエッチングして除去する。
これにより、シード層５２と銅ポスト５４とにより柱状スペーサ５０が形成される。
図１６（ａ）〜（ｃ）には、柱状スペーサの第２の形成方法が示されている。柱状スペーサの第２の形成方法では、図１６（ａ）に示すように、まず、半導体デバイスウェハ５の背面の絶縁層２２の上に銀ペースト５６を形成する。
次いで、図１６（ｂ）に示すように、柱状スペーサ５０の配列に対応して配置された開口部５７ａを備えた振込冶具５７を用意する。振込冶具５７の上に多数の銅ピン５８を配置し、銅ピン５８を振込冶具５７各の開口部５７ａを通して銀ペースト５６の上に配置する。さらに、銀ペースト５６を８０℃〜１００℃の温度で加熱して硬化させる。
これにより、図１６（ｃ）に示すように、銀ペースト５６と銅ピン５８とによって柱状スペーサ５０が形成される。
また、柱状スペーサの他の形成方法としては、半導体デバイスウェハ５の背面の絶縁層２２上の柱状スペーサ５０が配置される箇所に金属パッドを形成し、金属パッドの上にはんだによって銅ピンを固定してもよい。
続いて、図１７（ａ）に示すように、メモリチップ４０を用意する。メモリチップ４０では、記憶素子が形成されたシリコン基板４２に貫通電極ＴＥが形成されており、貫通電極ＴＥの上面に電極パッドＰＸが接続され、貫通電極ＴＥの下面に接続端子４４が接続されている。
さらに、メモリチップ４０は、下面に未硬化の樹脂層４６ａを備え、樹脂層４６ａの内に接続端子４４が埋設されている。未硬化の樹脂層４６ａとして、例えば、エポキシ樹脂が使用される。
メモリチップ４０の接続端子４４の高さが２０μｍの場合は、樹脂層４６ａの厚みは４０μｍ〜５０μｍに設定される。
メモリチップ４０の接続端子４４は、半導体デバイスウェハ５の一つのチップ領域Ｒ内の電極パッドＰの配列に対応して配置されている。メモリチップ４０は半導体チップの一例であり、各種のＬＳＩチップを使用することができる。
図１７（ｂ）は、図１７（ａ）の一つの貫通電極ＴＥの領域を拡大した部分拡大図である。図１７（ｂ）に示すように、シリコン基板４２の両面及び貫通電極ＴＥの外周面に絶縁層４１が形成されている。貫通電極ＴＥの下面にはアルミニウム（Ａｌ）パッド４４ａが形成されている。シリコン基板４２の下面にはＡｌパッド４４ａを露出させる開口部４３ａが設けられた保護絶縁層４３が形成されている。
さらに、Ａｌパッド４４ａの下に銅バンプ４４ｂとはんだ４４ｃとが形成されて、接続端子４４が構築されている。
また、貫通電極ＴＥの上面に形成された電極パッドＰＸは、下から順にニッケル（Ｎｉ）層Ｐ１と金（Ａｕ）層Ｐ２から形成される。
そして、図１８に示すように、チップ搭載用のボンディングツール６０を用意し、ボンディングツール６０の下面にメモリチップ４０の背面を吸着させる。そして、図１９に示すように、半導体部材６の半導体デバイスウェハ５の一つのチップ領域Ｒに、ボンディングツール６０に吸着されたメモリチップ４０を低い圧力で押圧しながら配置する。
このとき同時に、ボンディングツール６０の加熱手段により、メモリチップ４０を５０℃〜６０℃の低い温度で加熱する。
これにより、メモリチップ４０の樹脂層４６ａが軟化して、半導体デバイスウェハ５の上にメモリチップ４０が樹脂層４６ａによって仮接着される。半導体デバイスウェハ５の電極パッドＰの上にメモリチップ４０の接続端子４４が対応して配置される。
このとき、メモリチップ４０は低い圧力で配置されるだけなので、メモリチップ４０の接続端子４４と半導体デバイスウェハ５の電極パッドＰとの間に樹脂層４６ａが介在している。
後述するように、半導体デバイスウェハ５の各チップ領域Ｒにチップ積層体を仮接着した後に一括して同時にリフローはんだ付けを行う。このため、この段階ではメモリチップ４０の接続端子４４を半導体デバイスウェハ５の電極パッドＰに接触させる必要はない。
この工程では、メモリチップ４０の樹脂層４６ａを半導体デバイスウェハ５に仮接着するだけなので、一つのメモリチップ４０の搭載時間をリフローはんだ付けする場合の半分程度の時間に短縮することができる。
例えば、前述した予備的事項の図１（ｃ）でのメモリチップのリフローはんだ付けの搭載時間を４０秒程度とすると、図１９でのメモリチップ４０を仮接着する際の搭載時間は２０秒程度に短縮される。
次いで、図２０に示すように、ボンディングツール６０を使用して同様な搭載方法により、半導体デバイスウェハ５の一つのチップ領域Ｒに４つのメモリチップ４０を積層してチップ積層体７を得る。
２層目〜４層目のメモリチップ４０の接続端子４４は、その下に配置されたメモリチップ４０の背面の電極パッドＰＸに対応する位置に配置される。
また、最上の４層目のメモリチップ４０は、貫通電極と電極パッドを備えておらず、下面側に接続端子４４を備えている。
さらに、図２１（ａ）に示すように、半導体デバイスウェハ５の他のチップ領域Ｒに４つのメモリチップ４０を搭載して、チップ積層体７を得る。
このようなボンディングツール６０によるメモリチップ４０の搭載を繰り返すことにより、前述した図１３（ｂ）の平面図の半導体デバイスチップ５の全てのチップ領域Ｒにチップ積層体７を順次形成する。
図２１（ｂ）の平面図に示すように、図２０（ａ）の半導体デバイスチップ５の一つのチップ領域Ｒをみると、チップ積層体７が柱状スペーサ５０で取り囲まれた状態となる。
上記したように、メモリチップ４０を仮接着する際の搭載時間は、リフローはんだ付けする際の半分程度に短縮することができる。図２１（ａ）では、多数のメモリチップ４０が一つずつ搭載されるため、トータルの搭載時間は予備的事項での搭載時間に比べて大幅に短縮され、生産効率を向上させることができる。
次いで、図２２に示すように、加熱ツール６２を用意する。加熱ツール６２はパルスヒータなどの加熱手段６２ａを有し、ワークに対して急速加熱を行うことができる。また、加熱ツール６２には、ワークを下側に押圧するための押圧機構（不図示）が取り付けられている。
そして、図２３（ａ）に示すように、加熱ツール６２で半導体デバイスウェハ５の上に並んだ複数のチップ積層体７を一括で下側に押圧しながら、リフロー加熱する。このとき、柱状スペーサ５０の上端に加熱ツール６２の下面が当接して、柱状スペーサ５０が加熱ツール６２のストッパとなる。
これにより、半導体デバイスウェハ５内の各チップ領域Ｒのチップ積層体７に所望の押圧力を均等にかけることができる。各チップ積層体７に所望の押圧力をかけられるように、加熱ツール６２で押圧する前の段階（図２１）で、柱状スペーサ５０の高さがチップ積層体７の高さよりも低くなるように調整されている。
本実施形態と違って、柱状スペーサ５０が存在しない状態で加熱ツール６２で押圧すると、半導体デバイスウェハ５内で押圧力がばらつくため、チップ領域Ｒ間での接続の良否がばらつき、製造歩留りの低下を招く。
このようにして、半導体デバイスウェハ５内の全てのチップ領域Ｒにおいて、メモリチップ４０の接続端子４４が樹脂層４６ａを突き破って半導体デバイスウェハ５の電極パッドＰに適度な圧力で当接した状態となる。また同様に、上側のメモリチップ４０の接続端子４４が下側の電極パッドＰＸに適度な圧力で当接した状態となる。
この状態で、加熱ツール６２によって、半導体デバイスウェハ５の全体を一括で同時にリフロー加熱する。これにより、半導体デバイスウェハ５内の全てのチップ領域Ｒのメモリチップ４０の接続端子４４の先端のはんだ４４ｃ（図１７）が半導体デバイスウェハ５の電極パッドＰに信頼性よく接合される。
また同様に、上側のメモリチップ４０の接続端子４４の先端のはんだ４４ｃ（図１７）が下側のメモリチップ４０の電極パッドＰＸに信頼性よく接合される。
また同時に、リフロー加熱によってメモリチップ４０の下の未硬化の樹脂層４６ａが加熱ツール６２の押圧力によって横方向に流動した状態で硬化して、アンダーフィル樹脂４６となる。
このようにして、最下のメモリチップ４０と半導体デバイスウェハ５との間、及びチップ積層体７のメモリチップ４０同士の間にアンダーフィル樹脂４６が充填された状態となる。
例えば、錫（Ｓｎ）・銀（Ａｇ）・銅（Ｃｕ）はんだなどの鉛フリーはんだを使用する場合は、リフロー温度：２３０℃〜２６０℃、処理時間：１０秒の条件でリフロー加熱が行われる。
リフロー加熱は、半導体デバイスウェハ５内の多数のチップ領域Ｒに配置されたチップ積層体７に対して処理時間が１０秒程度で同時に行われる。このため、リフロー加熱の処理時間が生産効率の低下に影響することはない。
本実施形態では、半導体デバイスウェハ５内の各チップ領域Ｒにチップ積層体７を搭載するためのトータルの処理時間は、図１９の仮接着の処理時間（２０秒×メモリチップの搭載個数）＋図２３（ａ）のリフロー加熱の処理時間（１０秒）となる。
これに対して、前述した予備的事項のチップ積層体を搭載するためのトータルの搭載時間は、図１（ｃ）のリフローはんだ付けの処理時間（４０秒×メモリチップの搭載個数）となる。
このように、本実施形態のメモリチップ４０の搭載方法を採用することにより、メモリチップ４０のリフローはんだ付けに係るトータルの処理時間を大幅に短縮することができ、生産効率を向上させることができる。
またこのとき、図２２（ｂ）の部分拡大平面図を加えて参照すると、メモリチップ４０の下の未硬化の樹脂層４６ａは加熱ツール６２で押圧されることで横方向に流動した状態で硬化する。このため、アンダーフィル樹脂４６の外縁部が柱状スペーサ５０に接した状態となる。
これにより、メモリチップ４０などから発する熱をアンダーフィル樹脂４６及び柱状スペーサ５０を通して外部に放熱することができる。このように、アンダーフィル樹脂４６を柱状スペーサ５０に接続することにより、柱状スペーサ５０放熱材として利用することができる。
以上のように、チップ積層体７の周囲に柱状スペーサ５０を配置することにより、放熱経路を確保することができる。
一方、この段階では、積層された４つのメモリチップ４０の各側面との柱状スペーサ５０と間は空洞になっている。
例えば、メモリチップ４０の接続端子４４の高さ（ギャップ間）が２０μｍ、樹脂層４６ａの厚みが４０μｍ〜５０μｍに設定される場合、チップ積層体７の側面と柱状スペーサ５０の間隔が２００μｍｍ程度に設定される。
このような位置関係に設定することにより、メモリチップ４０の下の樹脂層４６ａからアンダーフィル樹脂４６を形成する際に、アンダーフィル樹脂４６の外縁部を安定して柱状スペーサ５０に接触させることができる。
樹脂層４６ａは、四角形のメモリチップ４０の四隅からはほとんど流動せず、メモリチップ４０の４辺から外側に流動しながらアンダーフィル樹脂４６となる。
このように、四角形のメモリチップ４０の四隅の外側に柱状スペーサ５０を配置しても、アンダーフィル樹脂４６が接触しないため、四隅の外側には柱状スペーサ５０を配置しない配列としている。
図２４には、図２３（ａ）の半導体デバイスウェハ５の全体の様子が示されている。図２４では、半導体デバイスウェハ５に区画されたチップ領域Ｒのみが描かれており、チップ領域Ｒ内のチップ積層体７や柱状スペーサ５０が省略されている。
前述した図２３（ａ）の工程において、上記したように、半導体デバイスウェハ５と同等以上の平面サイズの加熱ツール６２を使用して、図２４の半導体デバイスウェハ５の全てのチップ領域Ｒのチップ積層体７を一括して同時にリフロー加熱してもよい。
あるいは、半導体デバイスウェハ５の平面サイズよりも小さい加熱ツール６２を使用して、半導体デバイスウェハ５内を任意の数のチップ領域Ｒからなるユニット領域に分割して区画し、ユニット領域ごとに分けて加熱ツール６２でリフロー加熱してもよい。
例えば、図２４の例のように、半導体デバイスウェハ５の全てのチップ領域Ｒを２つのユニット領域に分割して区画する。そして、太線で囲まれたチップ領域Ｒからなるユニット領域ＵＲのみを加熱ツール６２でリフロー加熱し、その後に、残りのユニット領域を加熱ツール６２でリフロー加熱する。
加熱ツール６２で多数のチップ領域Ｒのチップ積層体７を同時に押圧する場合、個々のチップ積層体７にかかる押圧力が分散されるため、加熱ツール６２のスペックによっては所望の圧力で押圧できない場合がある。
このため、特に大口径の半導体デバイスウェハ５を使用して、大きな押圧力をかける必要がある場合は、半導体デバイスウェハ５内をユニット領域ＵＲに分割して区画し、ユニット領域ＵＲごとに分けてリフロー加熱してもよい。
次いで、図２５に示すように、図２３（ａ）の構造体から加熱ツール６２を取り外す。さらに、半導体デバイスウェハ５の各チップ領域Ｒに配置されたチップ積層体７の側方の領域及び柱状スペーサ５０の外周面をモールド樹脂７０で封止する。モールド樹脂７０は、柱状スペーサ５０の上端面及び最上のメモリチップ４０の背面が露出するように形成される。
柱状スペーサ５０及び最上のメモリチップ４０の上にもモールド樹脂７０が形成される場合は、モールド樹脂７０を研磨などで除去して柱状スペーサ５０の上端面及び最上のメモリチップ４０の背面を露出させる。柱状スペーサ５０の上端面及び最上のメモリチップ４０の背面を露出させることにより、放熱しやすい構造になる。
続いて、図２６に示すように、図２５の構造体を上下反転させ、チップ積層体７のメモリチップ４０の背面側の面をダイシングテープ８０の上に配置する。そして、半導体部材６の支持体３０を接着層３２から剥離する。
さらに、図２７に示すように、接着層３２を半導体デバイスウェハ５から剥離する。これにより、半導体デバイスウェハ５の接続端子１４が露出する。
接着層３２として、紫外線（ＵＶ）を照射すると接着力が弱まる粘着テープを使用する場合は、前述した図２６の工程で支持体３０を剥離する前に、支持体３０を通して接着層３２に紫外線（ＵＶ）を照射する。この場合は、支持体３０として透明なガラス基板が使用される。
これにより、接着層３２の接着力が弱まるため、支持体３０と接着層３２とを容易に剥離することができる。
接着層３２として、一般的な接着フィルムを使用する場合は、支持体３０及び接着層３２を物理的に引き剥がす際に容易になるように、剥離界面に離型剤を形成してもよい。
次いで、図２８に示すように、前述した図２４の半導体デバイスウェハ５の各チップ領域Ｒが得られるように、図２７の構造体の半導体デバイスウェハ５の上面から封止樹７０の下面まで切断する。これにより、半導体デバイスウェハ５が個片化されて半導体チップ５ａとなり、個々の半導体装置１が得られる。
その後に、図２９に示すように、図２８の半導体装置１をダイシングテープ８０から取り外し、上下反転させる。これにより、実施形態の半導体装置１が得られる。
図２９に示すように、実施形態の半導体装置１では、最下に半導体チップ５ａを備えている。半導体チップ５ａは、例えば、メモリチップをコントロールするコントロールデバイスである。半導体チップ５ａは、前述した図１３の半導体デバイスウェハ５が各チップ領域Ｒに個片化されて得られる。半導体チップ５ａは、第１の半導体チップの一例であり、各種のＬＳＩチップを使用することができる。
半導体チップ５ａは、厚み方向に貫通する貫通電極１２を備えている。貫通電極１２の上面に電極パッドＰが接続され、貫通電極１２の下面に接続端子１４が接続されている。半導体チップ５ａのその他の詳細な構造は、前述した図１２（ｄ）と同じである。
半導体チップ５ａは一方の面（図２９の例では背面）に電極パッドＰを備えている。
半導体チップ５ａの背面の中央部に配置された電極パッドＰに第１メモリチップ４０ａの接続端子４４がフリップチップ接続されている。第１メモリチップ４０ａは、厚み方向に貫通する貫通電ＴＥを備え、貫通電極ＴＥの下面に接続端子４４が接続され、貫通電極ＴＥの上面に電極パッドＰＸが接続されている。半導体チップ５ａと第１メモリチップ４０ａとの間にアンダーフィル樹脂４６が充填されている。
また、第１メモリチップ４０ａの背面の電極パッドＰＸに第２メモリチップ４０ｂの接続端子４４がフリップチップ接続されている。第１メモリチップ４０ａと第２メモリチップ４０ｂとの間にアンダーフィル樹脂４６が充填されている。
さらに、第２メモリチップ４０ｂの背面の電極パッドＰＸに第３メモリチップ４０ｃの接続端子４４がフリップチップ接続されている。第２メモリチップ４０ｂと第３メモリチップ４０ｃとの間にアンダーフィル樹脂４６が充填されている。
第２、第３メモリチップ４０ｂ，４０ｃは、第１メモリチップ４０ａと同じ構造を有する。
また、第３メモリチップ４０ｃの背面の電極パッドＰＸに第４メモリチップ４０ｄの接続端子４４がフリップチップ接続されている。第３メモリチップ４０ｃと第４メモリチップ４０ｄとの間にアンダーフィル樹脂４６が充填されている。
アンダーフィル樹脂４６は、第１〜第４メモリチップ４０ａ〜４０ｄの各接続端子４４を覆うように充填される。
最上の第４メモリチップ４０ｄは貫通電極及び電極パッドを備えておらず、下面に接続端子４４を備えている。
第１〜第４メモリチップ４０ａ〜４０ｄが第２の半導体チップの一例である。
このように、半導体チップ５ａの電極パッドＰに第１メモリチップ４０の接続端子４４が接続され、複数の第１〜第４メモリチップ４０ａ〜４０ｄが接続端子４４を介して積層されて、チップ積層体７が形成されている。
このようにして、半導体チップ５ａは一方の面（背面）上に、電極パッドＰに接続されたチップ積層体７が配置されている。
また、チップ積層体７は、第１〜第４メモリチップ４０ａ〜４０ｄが接続端子４４を介して複数積層されると共に、最下層の第１メモリチップ４０ａが接続端子４４を介して半導体チップ５ａの電極パッドに接続されている。
また、半導体チップ５ａの一方の面（背面）上のチップ積層体７が配置された領域の外に柱状スペーサ５０が配置されている。
図３０の平面図を加えて参照すると、柱状スペーサ５０は、半導体チップ５ａの中央部に配置されたチップ積層体７を取り囲むように、半導体チップ５ａの周縁部に分割されて並んで配置されている。
そして、第１〜第４メモリチップ４０ａ〜４０ｄの各ギャップ間に充填された各アンダーフィル樹脂４６の外縁部が柱状スペーサ５０の外面にそれぞれ接している。また同様に、半導体チップ５ａと第１メモリチップ４０ａとの間に充填されたアンダーフィル樹脂４６の外縁部が柱状スペーサ５０の外面に接している。
また、チップ積層体７の側面及び柱状スペーサ５０がモールド樹脂７０で封止されている。第１〜第４メモリチップ４０ａ〜４０ｄの各側面との柱状スペーサ５０と間にもモールド樹脂７０が充填されている。
そして、チップ積層体７の最上の第４メモリチップ４０ｄの背面及び柱状スペーサ５０の上端面がモールド樹脂７０から露出している。
このように、半導体チップ５ａの一方の面（背面）上に、チップ積層体７と柱状スペーサ５０とを覆うモールド樹脂７０を備え、チップ積層体７の上面と柱状スペーサ５０の上面とがモールド樹脂７０から露出している。
半導体チップ５ａ及び第１〜第４メモリチップ４０ａ〜４０ｄから発する熱は、それらのギャップ間に充填されたアンダーフィル樹脂４６を介して柱状スペーサ５０を通って外部に放熱される。
このように、柱状スペーサ５０が放熱材として機能するため、十分な放熱性が得られる。
柱状スペーサ５０は熱伝導性の高い銅などの金属から形成される。高い放熱性を必要としない場合は、柱状スペーサ５０を樹脂などの絶縁物から形成してもよい。
また、前述した製造方法で説明したように、柱状スペーサ５０は、半導体デバイスウェハ５内の各チップ領域に配置されたチップ積層体７をリフロー加熱する際に均一性よく押圧するために、加熱ツールの高さ位置を決めるストッパとして使用される。
このため、本実施形態の半導体装置１は、大口径の半導体デバイスウェハ５を使用して製造される場合であっても、歩留りよく製造できると共に、積層されたチップ間の電気接続の信頼性を向上させることができる。
また、前述した製造方法で説明したように、半導体デバイスウェハ５内の各チップ領域にチップ積層体７を形成する際のトータルの処理時間を短縮できるため、生産効率よく製造することができ、低コスト化を図ることができる。
１…半導体装置、５…半導体デバイスウェハ、６…半導体部材、７…チップ積層体、１０…半導体基板、１２ａ…柱状電極、１２，ＴＥ…貫通電極、１４，４４…接続端子、１４ａ，４４ａ…Ａｌパッド、１４ｂ，４４ｂ…Ｃｕバンプ、１４ｃ，４４ｃ…はんだ、１６，４１…絶縁層、２０，４３…保護絶縁層、２０ａ，４３ａ，５３ａ，５７ａ…開口部、３０…支持体、３２…接着層、４０，４０ａ〜４０ｄ…メモリチップ、４２…シリコン基板、４６…アンダーフィル樹脂、４６ａ…樹脂層、５０…柱状スペーサ、５２…シード層、５３…めっきレジスト層、５４…銅ポスト、５６…銀ペースト、５７…振込治具、５８…銅ピン、６０…ボンディングツール、６２…加熱ツール、６２ａ…加熱手段、Ｐ，ＰＸ…電極パッド、Ｒ…チップ領域、ＵＲ…ユニット領域。

Claims (14)

  1. 一方の面に電極パッドを備えた第１の半導体チップと、
    前記一方の面上に配置され、前記電極パッドに接続されたチップ積層体と、
    前記一方の面上の前記チップ積層体が配置された領域の外に配置された柱状スペーサと
    を有し、
    前記チップ積層体は、
    接続端子を有する第２の半導体チップが前記接続端子を介して複数積層されると共に、最下層の前記第２の半導体チップが前記接続端子を介して前記電極パッドに接続され、
    前記第１の半導体チップと前記第２の半導体チップとの間、及び前記第２の半導体チップ同士の間に前記接続端子を覆うように充填されたアンダーフィル樹脂を有することを特徴とする半導体装置。
  2. 前記アンダーフィル樹脂の外縁部が前記柱状スペーサに接していることを特徴とする請求項１に記載の半導体装置。
  3. 前記柱状スペーサは、金属から形成されることを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記柱状スペーサは、前記第２の半導体チップを取り囲むように分割されて配置されていることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
  5. 前記第２の半導体チップは平面視で四角形で形成され、前記第２の半導体チップの四隅の外側には前記柱状スペーサが配置されていないことを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
  6. 前記第２の半導体チップは、貫通電極と、前記貫通電極に上面に接続された電極パッドと備え、前記接続端子が前記貫通電極の下面に接続されており、
    前記チップ積層体では、上側の前記第２の半導体チップの接続端子が下側の前記第２の半導体チップの電極パッドに接続されていることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
  7. 前記一方の面上に形成され、前記チップ積層体と前記柱状スペーサとを覆うモールド樹脂を有し、
    前記チップ積層体の上面と前記柱状スぺーサの上面とが前記モールド樹脂から露出していることを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
  8. 複数のチップ領域が区画され、前記チップ領域に第１電極パッドを備えた半導体デバイスウェハと、
    下面側に接続端子と前記接続端子を埋設する樹脂層とを備えた半導体チップと
    を用意する工程と、
    前記半導体デバイスウェハの複数のチップ領域の周縁部に柱状スペーサをそれぞれ形成する工程と、
    前記半導体デバイスウェハの複数のチップ領域に、前記半導体チップの樹脂層を仮接着して複数の前記半導体チップを積層することにより、前記柱状スペーサの内側にチップ積層体をそれぞれ配置する工程と、
    前記複数のチップ領域のチップ積層体を、前記柱状スペーサをストッパにして加熱ツールで押圧した状態でリフロー加熱することにより、前記半導体デバイスウェハの第１電極パッドと前記半導体チップ、及び前記チップ積層体の半導体チップ同士を前記接続端子で接続すると共に、
    前記半導体チップの樹脂層からアンダーフィル樹脂を形成する工程とを有することを特徴とする半導体装置の製造方法。
  9. 前記アンダーフィル樹脂を形成する工程において、
    前記アンダーフィル樹脂が前記半導体チップの外側に流動して前記柱状スペーサに接することを特徴とする請求項８に記載の半導体装置の製造方法。
  10. 前記柱状スペーサを形成する工程において、
    前記柱状スペーサは、金属から形成されることを特徴とする請求項８又は９に記載の半導体装置の製造方法。
  11. 前記柱状スペーサを形成する工程において、
    前記半導体デバイスウェハのチップ領域の中央部を取り囲むように分割されて配置されることを特徴とする請求項８乃至１０のいずれか一項に記載の半導体装置の製造方法。
  12. 前記半導体チップは平面視で四角形で形成され、
    前記柱状スペーサを形成する工程において、
    前記半導体チップの四隅の外側に前記柱状スペーサを配置しないことを特徴とする請求項８乃至１１のいずれか一項に記載の半導体装置の製造方法。
  13. 前記半導体デバイスウェハと、前記半導体チップとを用意する工程において、
    前記半導体チップは、貫通電極と、前記貫通電極の上面に接続された第２電極パッドとを備え、前記接続端子は前記貫通電極の下面に接続されており、
    前記半導体デバイスウェハと前記半導体チップ、及び前記チップ積層体内の半導体チップ同士を電気的に接続する工程において、
    前記チップ積層体内の上側の前記半導体ウェハの接続端子を下側の半導体チップの第２電極パッドに接続することを特徴とする請求項８乃至１２のいずれか一項に記載の半導体装置の製造方法。
  14. 前記半導体デバイスウェハと前記半導体チップ、及び前記チップ積層体内の半導体チップ同士を電気的に接続する工程において、
    前記半導体デバイスウェハ内を任意の数の前記チップ領域からなるユニット領域に分割して区画し、前記ユニット領域ごとに分けて前記加熱ツールでリフロー加熱することを特徴とする請求項８乃至１３のいずれか一項に記載の半導体装置の製造方法。
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