TWI387086B - 晶片以及提升晶片良率的方法 - Google Patents

晶片以及提升晶片良率的方法 Download PDF

Info

Publication number
TWI387086B
TWI387086B TW098120486A TW98120486A TWI387086B TW I387086 B TWI387086 B TW I387086B TW 098120486 A TW098120486 A TW 098120486A TW 98120486 A TW98120486 A TW 98120486A TW I387086 B TWI387086 B TW I387086B
Authority
TW
Taiwan
Prior art keywords
wafer
hole
spare
holes
circuit unit
Prior art date
Application number
TW098120486A
Other languages
English (en)
Other versions
TW201101447A (en
Inventor
Ting Sheng Chen
Yung Fa Chou
Ding Ming Kwai
Original Assignee
Ind Tech Res Inst
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ind Tech Res Inst filed Critical Ind Tech Res Inst
Priority to TW098120486A priority Critical patent/TWI387086B/zh
Priority to US12/566,632 priority patent/US8384201B2/en
Publication of TW201101447A publication Critical patent/TW201101447A/zh
Application granted granted Critical
Publication of TWI387086B publication Critical patent/TWI387086B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5252—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising anti-fuses, i.e. connections having their state changed from non-conductive to conductive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • H01L22/22—Connection or disconnection of sub-entities or redundant parts of a device in response to a measurement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Description

晶片以及提升晶片良率的方法
本發明是有關於一種晶片，且特別是有關於一種具有共享備用穿矽孔(Through Silicon Via,TSV)的晶片以及提升晶片良率的方法。
穿矽孔(Through Silicon Via,TSV)技術是在晶片(Wafer)上先以蝕刻或雷射的方式鑽孔，接著再將導電材料填入孔中內部接合線路，之後再將晶片或晶粒薄化加以堆疊(Stacking)和打線，以作為晶片間傳遞訊號用之堆疊技術。
圖1繪示為習知晶片之穿矽孔的示意圖。請參照圖1，從剖面的角度來看，晶片100內部的電路單元101會透過晶片100之正面上的金屬(Front Metal)，以與穿矽孔102與銲墊(Pad)105耦接。此外，電路單元101亦會透過晶片100之正面上的金屬、穿矽孔102以及晶片100之背面上的金屬(Back Metal)，以與銲墊104耦接。電路單元101藉由穿矽孔102以及銲墊104與105即可與上、下層之晶片內部的電路單元(未繪示)進行訊號傳遞。因此，利用穿矽孔技術能達到堆疊晶片(die stack)的效果。
然而，使用穿矽孔技術作為三維整合的堆疊晶片，在接合(Bonding)的方案中，晶片對晶片(Wafer to Wafer)製程相較於其它製程提供較高的產出率(Throughput)。但 堆疊晶片的成敗，除了取決於晶片本身的素質，亦與穿矽孔技術息息相關。即便運用各種技巧，例如改善製程上的系統缺陷或挑選良好晶粒(Known Good Die,KGD)位置差異較小的方式，將堆疊晶片的良率乘積提高，最終的瓶頸仍在於穿矽孔技術的良率。
與晶片內連接各金屬層的通孔相比，因為穿矽孔必須穿透晶片的基底(Substrate)，因此其深度較深，失效率(Failure Rate)也較高。
另外，穿矽孔的功能大致上可分為訊號傳遞(Signal Transmission)、電源傳送(Power Delivery)、熱傳導(Thermal Conduction)與輸出/輸入埠腳位連接(Input/Output Port Connection)等四種。後三者在固有的設計要求上採用一個以上的複數連結或傾向使用較大孔徑的穿矽孔，對於良率與可靠度的影響較小，但是用來傳遞訊號的穿矽孔則不然。用來傳遞訊號的穿矽孔有較高的互聯密度(Interconnection Density)，晶片堆疊的良率容易受到其良率的好壞影響。須藉由備用穿矽孔的佈建加以改善。
值得一提的是，穿矽孔的孔徑尺寸小至數微米，大至數十微米，將其孔徑尺寸與奈米等級的半導體製程技術相比，穿矽孔的孔徑尺寸顯然龐大許多。由於失效可能任意出現，讓每一個平常的穿矽孔都可以找到備用有其必要。雖然可以提高良率並增加可靠度，但是也使得晶片的面積隨之增加。不過，繁多的穿矽孔中僅有少數會失效而需要修補。當備用穿矽孔不被使用時，它們只是耗費晶片面積 的冗餘。若只針對部分穿矽孔搭配備用，整體良率仍舊受到部份未搭配備用的穿矽孔的失效率影響。
圖2繪示為習知另一晶片之穿矽孔的示意圖。請參照圖2，晶片200採用一對一備用方式，藉以於每一個正常的穿矽孔202旁增加一個備用穿矽孔203。電路單元201透過晶片200之正面上的金屬，以與穿矽孔202和備用穿矽孔203耦接。此外，電路單元201亦透過晶片200之正面上的金屬以及穿矽孔202和備用穿矽孔203，而與晶片200之背面上的金屬耦接。
根據本實施範例提供一種晶片，其包括第一與第二電路單元、第一與第二穿矽孔，以及第一備用穿矽孔。第一與第二電路單元皆位於晶片內部。第一穿矽孔貫穿晶片，並透過晶片之正面上的金屬以與第一電路單元耦接。第二穿矽孔貫穿晶片，並透過晶片之正面上的金屬以與第二電路單元耦接。第一備用穿矽孔，貫穿晶片，用以當第一或第二穿矽孔失效時，取代已失效的穿矽孔。
另根據一實施範例提供一種提升晶片良率的方法，其中晶片內部具有第一與第二電路單元，且該方法包括下列步驟：提供第一穿矽孔以貫穿晶片，且第一穿矽孔透過晶片之正面上的金屬以與第一電路單元耦接；提供第二穿矽孔以貫穿晶片，其中第二穿矽孔透過晶片之正面上的金屬以與第二電路單元耦接；提供第一備用穿矽孔以貫穿晶 片；以及當第一或第二穿矽孔失效時，利用第一備用穿矽孔取代已失效的穿矽孔。
應瞭解的是，上述一般描述及以下具體實施方式僅為例示性及闡釋性的，其並不能限制本實施範例所欲主張之範圍。
現將詳細參考幾個示範性實施例，在附圖中說明所述幾個示範性實施例之實例。另外，凡可能之處，在圖式及實施方式中使用相同標號的元件/構件代表相同或類似部分。
圖3繪示為一示範性實施例之晶片的示意圖。請參照圖3，晶片300包括電路單元301與302、穿矽孔303與305、備用穿矽孔304，以及反熔絲306~309。其中，電路單元301與302位於晶片300內部。穿矽孔303垂直貫穿晶片300，並透過晶片300之正面上的金屬，以與電路單元301耦接。穿矽孔305垂直貫穿晶片300，並透過晶片300之正面上的金屬，以與電路單元302耦接。如此一來，電路單元301與302即可各別透過穿矽孔303與305，以與上、下層晶片內部的電路單元(未繪示)進行訊號傳遞。
於本示範性實施例中，於晶片300之正面上，備用穿矽孔304各別與穿矽孔303以及305之間具有反熔絲308與309。另外，於晶片300之背面上，備用穿矽孔304各別與穿矽孔303以及305之間具有反熔絲306與307。反 熔絲306~309可以是金屬對金屬反熔絲(Metal-to-Metal anti-fuse，但並不限制於此)，亦即在兩金屬層之間添加例如單晶矽材料來實現之。反熔絲306~309初始為開路(Open)的狀態，並可藉由施加電壓至兩金屬層使其永久改變為短路(Short)的狀態。
於本示範性實施例中，備用穿矽孔304垂直貫穿晶片300，用以當穿矽孔303或305失效時，取代已失效的穿矽孔303或305。圖4繪示為本示範性實施例之共享備用穿矽孔304的範例。請合併參照圖3與圖4，當晶片300於製作完成後經檢測發現穿矽孔303與305皆未失效時，則反熔絲306~309持續維持在開路的狀態，以使備用穿矽孔304不會起任何作用。如此一來，電路單元301與302即可各別透過穿矽孔303與305，以與上、下層晶片內部的電路單元進行訊號傳遞。
然而，當晶片300於製作完成後經檢測發現穿矽孔305已失效時，則本示範性實施例即可各別施加電壓於反熔絲307與309的兩金屬層上，藉以致使反熔絲307與309由原先的開路狀態轉為短路狀態。如此一來，備用穿矽孔304將會取代已失效的穿矽孔305，以至於電路單元301與302還是可各別透過穿矽孔303與備用穿矽孔304，以與上、下層晶片內部的電路單元進行訊號傳遞。
另外，圖5繪示為另一示範性實施例之共享備用穿矽孔304的範例。請合併參照圖3與圖5，當晶片300於製作完成後經檢測發現穿矽孔303已失效時，則本示範性實 施例即可各別施加電壓於反熔絲306與308的兩金屬層上，藉以致使反熔絲306與308由原先的開路狀態轉為短路狀態。如此一來，備用穿矽孔304將會取代已失效的穿矽孔303，以至於電路單元301與302還是可各別透過備用穿矽孔304與穿矽孔305，以與上、下層晶片內部的電路單元進行訊號傳遞。
圖6繪示為再另一示範性實施例之晶片的示意圖。請參照圖6，晶片600包括電路單元601與602、穿矽孔603與605、備用穿矽孔604、反熔絲606與607，以及開關單元608與609。其中，電路單元601與602位於晶片600內部。穿矽孔603垂直貫穿晶片600，並透過晶片600之正面上的金屬，以與電路單元601耦接。穿矽孔605垂直貫穿晶片600，並透過晶片600之正面上的金屬，以與電路單元602耦接。如此一來，電路單元601與602即可各別透過穿矽孔603與605，以與上、下層晶片內部的電路單元(未繪示)進行訊號傳遞。
開關單元608位於晶片600內部，且與電路單元601耦接，並透過晶片600之正面上的金屬以各別與穿矽孔603以及備用穿矽孔604耦接。開關單元609位於晶片600內部，且與電路單元602耦接，並透過晶片600之正面上的金屬以各別與穿矽孔605以及備用穿矽孔604耦接。其中，開關單元608與609例如可以一次可程式(One-time Programmable,OTP)元件來實現之，但並不限制於此。
於本示範性實施例中，於晶片600之背面上，備用穿 矽孔604各別與穿矽孔603以及605之間具有反熔絲606與607。反熔絲606與607可以是金屬對金屬反熔絲(Metal-to-Metal anti-fuse，但並不限制於此)，亦即在兩金屬層之間添加例如單晶矽材料來實現之。反熔絲606與607初始為開路的狀態，並可藉由施加電壓至兩金屬層使其永久改變為短路的狀態。
於本示範性實施例中，備用穿矽孔604垂直貫穿晶片600，用以當穿矽孔603或605失效時，取代已失效的穿矽孔603或605。更清楚來說，當晶片600於製作完成後經檢測發現穿矽孔603與605皆未失效時，則開關單元608與609以及反熔絲606與607持續維持在開路的狀態，以使備用穿矽孔604不會起任何作用。如此一來，電路單元601與602即可各別透過穿矽孔603與605，以與上、下層晶片內部的電路單元進行訊號傳遞。
然而，當晶片600於製作完成後經檢測發現穿矽孔605已失效時，則本示範性實施例即可施加電壓於反熔絲607的兩金屬層上，藉以致使反熔絲607由原先的開路狀態轉為短路狀態，並且對開關單元609進行編程以致使開關單元609導通。如此一來，備用穿矽孔604將會取代已失效的穿矽孔605，以至於電路單元601與602還是可各別透過穿矽孔603與備用穿矽孔604，以與上、下層晶片內部的電路單元進行訊號傳遞。
另外，當晶片600於製作完成後經檢測發現穿矽孔603已失效時，則本示範性實施例即可施加電壓於反熔絲606 的兩金屬層上，藉以致使反熔絲606由原先的開路狀態轉為短路狀態，並且對開關單元608進行編程以致使開關單元608導通。如此一來，備用穿矽孔604將會取代已失效的穿矽孔603，以至於電路單元601與602還是可各別透過備用穿矽孔604與穿矽孔605，以與上、下層晶片內部的電路單元進行訊號傳遞。
圖7繪示為另一示範性實施例之晶片的示意圖。請參照圖7，晶片700包括電路單元701~703、穿矽孔704~706、反熔絲707~712，以及備用穿矽孔713。其中，電路單元701~703位於晶片700內部。穿矽孔704垂直貫穿晶片700，並透過晶片700之正面上的金屬，以與電路單元701耦接。穿矽孔705垂直貫穿晶片700，並透過晶片700之正面上的金屬，以與電路單元702耦接。穿矽孔706垂直貫穿晶片700，並透過晶片700之正面上的金屬，以與電路單元703耦接。如此一來，電路單元701~703即可各別透過穿矽孔704、705與706，以與上、下層晶片內部的電路單元(未繪示)進行訊號傳遞。
於本示範性實施例中，於晶片700之正面上，備用穿矽孔713各別與穿矽孔704~706之間具有反熔絲707~709。另外，於晶片700之背面上，備用穿矽孔713各別與穿矽孔704~706之間具有反熔絲710~712。反熔絲707~712可以是金屬對金屬反熔絲(Metal-to-Metal anti-fuse，但並不限制於此)，亦即在兩金屬層之間添加例如單晶矽材料來實現之。反熔絲707~712初始為開路的狀 態，並可藉由施加電壓至兩金屬層使其永久改變為短路的狀態。
於本示範性實施例中，備用穿矽孔713垂直貫穿晶片700，用以當穿矽孔704、705或706失效時，取代已失效的穿矽孔704、705或706。更清楚來說，當晶片700於製作完成後經檢測發現穿矽孔704~706皆未失效時，則反熔絲707~712持續維持在開路的狀態，以使備用穿矽孔713不會起任何作用。如此一來，電路單元701~703即可各別透過穿矽孔704、705與706，以與上、下層晶片內部的電路單元進行訊號傳遞。
然而，當晶片700於製作完成後經檢測發現穿矽孔704已失效時，則本示範性實施例即可各別施加電壓於反熔絲707與710的兩金屬層上，藉以致使反熔絲707與710由原先的開路狀態轉為短路狀態。如此一來，備用穿矽孔713將會取代已失效的穿矽孔704，以至於電路單元701~703即可各別透過備用穿矽孔713、穿矽孔705與穿矽孔706，以與上、下層晶片內部的電路單元進行訊號傳遞。
另外，當晶片700於製作完成後經檢測發現穿矽孔705已失效時，則本示範性實施例即可各別施加電壓於反熔絲708與711的兩金屬層上，藉以致使反熔絲708與711由原先的開路狀態轉為短路狀態。如此一來，備用穿矽孔713將會取代已失效的穿矽孔705，以至於電路單元701~703即可各別透過穿矽孔704、備用穿矽孔713與穿矽孔706，以與上、下層晶片內部的電路單元進行訊號傳遞。
再者，當晶片700於製作完成後經檢測發現穿矽孔706已失效時，則本示範性實施例即可各別施加電壓於反熔絲709與712的兩金屬層上，藉以致使反熔絲709與712由原先的開路狀態轉為短路狀態。如此一來，備用穿矽孔713將會取代已失效的穿矽孔706，以至於電路單元701~703即可各別透過穿矽孔704、穿矽孔705與備用穿矽孔713，以與上、下層晶片內部的電路單元進行訊號傳遞。
於其他示範性實施例中，可以於晶片700內部製作例如一次可程式(OTP)元件來各別替代反熔絲707~709，而該等變形的實施方式亦屬本示範性實施例所欲保護的範疇之一。
基於上述可知，晶片300與600皆以兩個電路單元所各別耦接的穿矽孔共享一個備用穿矽孔為例來做說明，而晶片700是以三個電路單元所各別耦接的穿矽孔共享一個備用穿矽孔為例來做說明。然而，於其他示範性實施例中，亦可為三個以上電路單元所各別耦接的穿矽孔來共享一個備用穿矽孔，而該等變形的實施方式亦屬本示範性實施例所欲保護的範疇之一。
圖8繪示為另一示範性實施例之晶片的示意圖。請參照圖8，晶片800包括電路單元801~803、穿矽孔804~806、反熔絲807~818，以及備用穿矽孔819與820。其中，電路單元801~803位於晶片800內部。穿矽孔804垂直貫穿晶片800，並透過晶片800之正面上的金屬，以與電路單元801耦接。穿矽孔805垂直貫穿晶片800，並透過晶片 800之正面上的金屬，以與電路單元802耦接。穿矽孔806垂直貫穿晶片800，並透過晶片800之正面上的金屬，以與電路單元803耦接。如此一來，電路單元801~803即可各別透過穿矽孔804、805與806，以與上、下層晶片內部的電路單元(未繪示)進行訊號傳遞。
於本示範性實施例中，於晶片800之正面上，備用穿矽孔819各別與穿矽孔804~806之間具有反熔絲807~809，而於晶片800之背面上，備用穿矽孔819各別與穿矽孔804~806之間具有反熔絲813~815。另外，於晶片800之正面上，備用穿矽孔820各別與穿矽孔804~806之間具有反熔絲810~812，而於晶片800之背面上，備用穿矽孔820各別與穿矽孔804~806之間具有反熔絲816~818。反熔絲807~818可以是金屬對金屬反熔絲(Metal-to-Metal anti-fuse，但並不限制於此)，亦即在兩金屬層之間添加例如單晶矽材料來實現之。反熔絲807~818初始為開路的狀態，並可藉由施加電壓至兩金屬層使其永久改變為短路的狀態。
於本示範性實施例中，備用穿矽孔819與820分別垂直貫穿晶片800。備用穿矽孔819用以當穿矽孔804、805與806其中之二失效時，連同備用穿矽孔820取代該二者已失效的穿矽孔，例如：穿矽孔804與805、穿矽孔805與806、或者穿矽孔806與804。更清楚來說，當晶片800於製作完成後經檢測發現穿矽孔804~806皆未失效時，則反熔絲807~818持續維持在開路的狀態，以使備用穿矽孔 819與820不會起任何作用。如此一來，電路單元801~803即可各別透過穿矽孔804、805與806，以與上、下層晶片內部的電路單元進行訊號傳遞。
然而，當晶片800於製作完成後經檢測發現穿矽孔804與805已失效時，則本示範性實施例即可各別施加電壓於反熔絲807、811、813與817的兩金屬層上，藉以致使反熔絲807、811、813與817由原先的開路狀態轉為短路狀態。如此一來，備用穿矽孔819與820將會各別取代已失效的穿矽孔804與805，以至於電路單元801~803即可各別透過備用穿矽孔819、備用穿矽孔820與穿矽孔806，以與上、下層晶片內部的電路單元進行訊號傳遞。
另外，當晶片800於製作完成後經檢測發現穿矽孔805與806已失效時，則本示範性實施例即可各別施加電壓於反熔絲808、812、814與818的兩金屬層上，藉以致使反熔絲808、812、814與818由原先的開路狀態轉為短路狀態。如此一來，備用穿矽孔819與820將會各別取代已失效的穿矽孔805與806，以至於電路單元801~803即可各別透過穿矽孔804、備用穿矽孔819與備用穿矽孔820，以與上、下層晶片內部的電路單元進行訊號傳遞。
再者，當晶片800於製作完成後經檢測發現穿矽孔806與804已失效時，則本示範性實施例即可各別施加電壓於反熔絲809、810、815與816的兩金屬層上，藉以致使反熔絲809、810、815與816由原先的開路狀態轉為短路狀態。如此一來，備用穿矽孔819與820將會各別取代已失 效的穿矽孔806與804，以至於電路單元801~803即可各別透過備用穿矽孔820、穿矽孔805與備用穿矽孔819，以與上、下層晶片內部的電路單元進行訊號傳遞。
於其他示範性實施例中，可以於晶片800內部製作例如一次可程式(OTP)元件來各別替代反熔絲807~812，而該等變形的實施方式亦屬本示範性實施例所欲保護的範疇之一。
基於上述可知，晶片700是以三個電路單元所各別耦接的穿矽孔共享一個備用穿矽孔為例來做說明，而晶片800是以三個電路單元所各別耦接的穿矽孔共享兩個備用穿矽孔為例來做說明。然而，於其他示範性實施例中，亦可為三個以上電路單元所各別耦接的穿矽孔來共享二個備用穿矽孔，例如：五個電路單元所各別耦接的穿矽孔來共享二個備用穿矽孔，但並不限制於此，而該等變形的實施方式亦屬本示範性實施例所欲保護的範疇之一。
於本示範性實施例中，電路單元801~803係位於晶片800內部的某一區域，且依據電路單元801~803於此區域內的走線狀態，可以決定備用穿矽孔819與820可否同時或單一配置於此區域內。
舉例來說，當電路單元801~803於此區域內的走線空間足夠時，備用穿矽孔819與820可同時配置於此區域內，藉以讓電路單元801~803所各別耦接的穿矽孔共享備用穿矽孔819與820(例如晶片800)。另外，當電路單元801~803於此區域內的走線空間不足夠時，備用穿矽孔819與820 可擇其一來配置於此區域內，藉以讓電路單元801~803所各別耦接的穿矽孔共享所選擇的備用穿矽孔(例如晶片700)。
除此之外，於其他示範性實施例中，亦可為M個電路單元所各別耦接的穿矽孔來共享N個備用穿矽孔(M、N為正整數，且M大於N)，例如：七個電路單元所各別耦接的穿矽孔共享三個備用穿矽孔，或者十個電路單元所各別耦接的穿矽孔共享四個備用穿矽孔，但皆並不限制於此，而該等變形的實施方式亦屬本示範性實施例所欲保護的範疇之一。
圖9繪示為本示範性實施例之提升晶片良率的方法流程圖。請參照圖9，一般來說，晶片內部至少具有第一與第二電路單元，而本示範性實施例之提升晶片良率的方法包括：提供第一穿矽孔以垂直貫穿晶片，其中第一穿矽孔透過晶片之正面上的金屬以與第一電路單元耦接(步驟S901)；接著，提供第二穿矽孔以垂直貫穿晶片，其中第二穿矽孔透過晶片之正面上的金屬以與第二電路單元耦接(步驟S902)；之後，提供第一備用穿矽孔以垂直貫穿晶片(步驟S903)；最後，當第一或第二穿矽孔失效時，利用第一備用穿矽孔取代已失效的穿矽孔(步驟S904)。
於本示範性實施例中，提升晶片良率的方法更包括：於晶片之正面上，各別配置反熔絲於第一備用穿矽孔與第一及第二穿矽孔之間；以及於晶片之背面上，各別配置反熔絲於第一備用穿矽孔與第一及第二穿矽孔之間。
於其他示範性實施例中，提升晶片良率的方法更包括：配置第一開關單元於晶片內部，以與第一電路單元耦接，並透過晶片之正面上的金屬以與第一穿矽孔以及第一備用穿矽孔耦接；配置第二開關單元於晶片內部，以與第二電路單元耦接，並透過晶片之正面上的金屬以各別與第一穿矽孔以及第一備用穿矽孔耦接；以及於晶片之背面上，各別配置反熔絲於第一備用穿矽孔與第一及第二穿矽孔之間。
於其他示範性實施例中，晶片內部更具有第三電路單元，而提升晶片良率的方法則更包括：提供第三穿矽孔以垂直貫穿晶片，其中第三穿矽孔透過晶片之正面上的金屬以與第三電路單元耦接；於晶片之正面上，各別配置反熔絲於第一備用穿矽孔與第一、第二以及第三穿矽孔之間；以及於晶片之背面上，各別配置反熔絲於第一備用穿矽孔與第一、第二以及第三穿矽孔之間。如此一來，第一備用穿矽孔更用以當第一、第二以及第三穿矽孔其中之一失效時，取代已失效的穿矽孔。
於其他示範性實施例中，在晶片內部更具有第三電路單元的情況下，提升晶片良率的方法更包括：提供第二備用穿矽孔以垂直貫穿晶片；於晶片之正面上，各別配置反熔絲於第二備用穿矽孔與第一、第二以及第三穿矽孔之間；以及於晶片之背面上，各別配置反熔絲於第二備用穿矽孔與第一、第二以及第三穿矽孔之間。如此一來，第一備用穿矽孔更用以當第一、第二以及第三穿矽孔其中之二 失效時，連同第二備用穿矽孔以各別取代這二者已失效的穿矽孔，本示範性實施例之穿矽孔並不限於垂直貫穿晶片。
於其他示範性實施例中，在第一、第二以及第三電路單元皆位於晶片內部之某一區域的情況下，而提升晶片良率的方法則更包括：依據第一、第二以及第三電路單元於此區域內的走線狀態，以決定第一與第二備用穿矽孔是否同時或單一配置於此區域內。
綜上所述，上述各示範性實施例係以晶片內多個電路單元所各別耦接的穿矽孔來共享至少一個備用穿矽孔，藉以在晶片製作完成後經檢測發現有穿矽孔失效時，利用備用穿矽孔來取代已失效的穿矽孔。如此一來，即可大幅地提升晶片的良率。另外，由於晶片內多個電路單元所各別耦接的穿矽孔可以共享至少一個備用穿矽孔，從而可以避免顯著地增加晶片面積。
除此之外，上述各示範性實施例已教示了可以在晶片之背面上製作反熔絲的技藝，且得以與穿矽孔技術搭配使用，但是在晶片之背面上所製作的反熔絲並不限定只能與穿矽孔技術搭配而已。換言之，只要透過在晶片之背面上製作反熔絲的相關應用，就屬本示範性實施例所欲保護的範疇之一。
雖然本發明已以實施例揭露如上，然其並非用以限定本示範性實施例，任何所屬技術領域中具有通常知識者，在不脫離本示範性實施例之精神和範圍內，當可作些許之更動與潤飾，故本示範性實施例之保護範圍當視後附之申請專利範圍所界定者為準。
100、300、600、700、800‧‧‧晶片
101、201、301、302、601、602、701~703、801~803‧‧‧電路單元
102、202、303、305、603、605、704~706、804~806‧‧‧穿矽孔
104、105‧‧‧銲墊
203、304、604、713、819、820‧‧‧備用穿矽孔
306~309、606、607、707~712、807~818‧‧‧反熔絲
608、609‧‧‧開關單元
S901~S904‧‧‧本示範性實施例之提升晶片良率的方法流程圖各步驟
圖1繪示為習知晶片之穿矽孔的示意圖。
圖2繪示為習知另一晶片之穿矽孔的示意圖。
圖3繪示為本示範性實施例之晶片的示意圖。
圖4繪示為本示範性實施例之共享備用穿矽孔的範例。
圖5繪示為本另一示範性實施例之共享備用穿矽孔的範例。
圖6繪示為本另一示範性實施例之晶片的示意圖。
圖7繪示為本明另一示範性實施例之晶片的示意圖。
圖8繪示為本另一示範性實施例之晶片的示意圖。
圖9繪示為本一示範性實施例之提升晶片良率的方法流程圖。
301、302‧‧‧電路單元
303、305‧‧‧穿矽孔
304‧‧‧備用穿矽孔
306~309‧‧‧反熔絲

Claims (18)

  1. 一種晶片，包括：一第一與一第二電路單元，位於該晶片內部；一第一穿矽孔，貫穿該晶片，並透過該晶片之正面上的金屬以與該第一電路單元耦接；一第二穿矽孔，貫穿該晶片，並透過該晶片之正面上的金屬以與該第二電路單元耦接；以及一第一備用穿矽孔，貫穿該晶片，用以當該第一或該第二穿矽孔失效時，取代該已失效的穿矽孔，其中，於該晶片之背面上，該第一備用穿矽孔各別與該第一及該第二穿矽孔之間具有一反熔絲。
  2. 如申請專利範圍第1項所述之晶片，其中於該晶片之正面上，該第一備用穿矽孔各別與該第一及該第二穿矽孔之間具有該反熔絲。
  3. 如申請專利範圍第2項所述之晶片，其中該反熔絲為一金屬對金屬反熔絲。
  4. 如申請專利範圍第1項所述之晶片，更包括：一第一開關單元，位於該晶片內部，且與該第一電路單元耦接，並透過該晶片之正面上的金屬以各別與該第一穿矽孔以及該第一備用穿矽孔耦接；以及一第二開關單元，位於該晶片內部，且與該第二電路單元耦接，並透過該晶片之正面上的金屬以各別與該第二穿矽孔以及該第一備用穿矽孔耦接。
  5. 如申請專利範圍第4項所述之晶片，其中該反熔絲為一金屬對金屬反熔絲，而該第一與該第二開關單元包含一次可程式元件。
  6. 如申請專利範圍第3項所述之晶片，更包括：一第三電路單元，位於該晶片內部；以及一第三穿矽孔，垂直貫穿該晶片，且透過該晶片之正面上的金屬以與該第三電路單元耦接，其中，於該晶片之正面上，該第一備用穿矽孔與該第三穿矽孔之間更具有該反熔絲；以及於該晶片之背面上，該第一備用穿矽孔與該第三穿矽孔之間更具有該反熔絲。
  7. 如申請專利範圍第6項所述之晶片，其中該第一備用穿矽孔更用以當該第一、該第二以及該第三穿矽孔其中之一失效時，取代該已失效的穿矽孔。
  8. 如申請專利範圍第6項所述之晶片，更包括：一第二備用穿矽孔，貫穿該晶片，其中，於該晶片之正面上，該第二備用穿矽孔各別與該第一、該第二以及該第三穿矽孔之間更具有該反熔絲；以及於該晶片之背面上，該第二備用穿矽孔各別與該第一、該第二以及該第三穿矽孔之間更具有該反熔絲。
  9. 如申請專利範圍第8項所述之晶片，其中該第一備用穿矽孔更用以當該第一、該第二以及該第三穿矽孔其中 之二失效時，連同該第二備用穿矽孔以各別取代該些已失效的穿矽孔。
  10. 如申請專利範圍第8項所述之晶片，其中該第一、該第二以及該第三電路單元係位於該晶片內部的一區域，且依據該第一、該第二以及該第三電路單元於該區域內的走線狀態，以決定該第一與該第二備用穿矽孔是否同時或單一配置於該區域內。
  11. 一種提升晶片良率的方法，其中該晶片內部具有一第一與一第二電路單元，該方法包括：提供一第一穿矽孔以貫穿該晶片，其中該第一穿矽孔透過該晶片之正面上的金屬以與該第一電路單元耦接；提供一第二穿矽孔以貫穿該晶片，其中該第二穿矽孔透過該晶片之正面上的金屬以與該第二電路單元耦接；提供一第一備用穿矽孔以貫穿該晶片；當該第一或該第二穿矽孔失效時，利用該第一備用穿矽孔取代該已失效的穿矽孔；以及於該晶片之背面上，各別配置一反熔絲於該第一備用穿矽孔與該第一及該第二穿矽孔之間。
  12. 如申請專利範圍第11項所述之提升晶片良率的方法，更包括：於該晶片之正面上，各別配置該反熔絲於該第一備用穿矽孔與該第一及該第二穿矽孔之間。
  13. 如申請專利範圍第11項所述之提升晶片良率的方法，更包括： 配置一第一開關單元於該晶片內部，以與該第一電路單元耦接，並透過該晶片之正面上的金屬以與該第一穿矽孔以及該第一備用穿矽孔耦接；以及配置一第二開關單元於該晶片內部，以與該第二電路單元耦接，並透過該晶片之正面上的金屬以各別與該第一穿矽孔以及該第一備用穿矽孔耦接。
  14. 如申請專利範圍第11項所述之提升晶片良率的方法，其中該晶片內部更具有一第三電路單元，而該方法更包括：提供一第三穿矽孔以貫穿該晶片，其中該第三穿矽孔透過該晶片之正面上的金屬以與該第三電路單元耦接；於該晶片之正面上，各別配置該反熔絲於該第一備用穿矽孔與該第一、該第二以及該第三穿矽孔之間；以及於該晶片之背面上，配置該反熔絲於該第一備用穿矽孔與該第三穿矽孔之間。
  15. 如申請專利範圍第14項所述之提升晶片良率的方法，其中該第一備用穿矽孔更用以當該第一、該第二以及該第三穿矽孔其中之一失效時，取代該已失效的穿矽孔。
  16. 如申請專利範圍第14項所述之提升晶片良率的方法，更包括：提供一第二備用穿矽孔以貫穿該晶片；於該晶片之正面上，各別配置該反熔絲於該第二備用穿矽孔與該第一、該第二以及該第三穿矽孔之間；以及於該晶片之背面上，各別配置該反熔絲於該第二備用 穿矽孔與該第一、該第二以及該第三穿矽孔之間。
  17. 如申請專利範圍第16項所述之提升晶片良率的方法，其中該第一備用穿矽孔更用以當該第一、該第二以及該第三穿矽孔其中之二失效時，連同該第二備用穿矽孔以各別取代該些已失效的穿矽孔。
  18. 如申請專利範圍第16項所述之提升晶片良率的方法，其中該第一、該第二以及該第三電路單元係位於該晶片內部的一區域，而該方法更包括：依據該第一、該第二以及該第三電路單元於該區域內的走線狀態，以決定該第一與該第二備用穿矽孔是否同時或單一配置於該區域內。
TW098120486A 2009-06-18 2009-06-18 晶片以及提升晶片良率的方法 TWI387086B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW098120486A TWI387086B (zh) 2009-06-18 2009-06-18 晶片以及提升晶片良率的方法
US12/566,632 US8384201B2 (en) 2009-06-18 2009-09-24 Wafer and method for improving yield rate of wafer

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW098120486A TWI387086B (zh) 2009-06-18 2009-06-18 晶片以及提升晶片良率的方法

Publications (2)

Publication Number Publication Date
TW201101447A TW201101447A (en) 2011-01-01
TWI387086B true TWI387086B (zh) 2013-02-21

Family

ID=43353530

Family Applications (1)

Application Number Title Priority Date Filing Date
TW098120486A TWI387086B (zh) 2009-06-18 2009-06-18 晶片以及提升晶片良率的方法

Country Status (2)

Country Link
US (1) US8384201B2 (zh)
TW (1) TWI387086B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101242614B1 (ko) * 2010-12-17 2013-03-19 에스케이하이닉스 주식회사 반도체 집적회로
US9040406B2 (en) 2013-03-14 2015-05-26 International Business Machines Corporation Semiconductor chip with power gating through silicon vias
US8754499B1 (en) 2013-03-14 2014-06-17 International Business Machines Corporation Semiconductor chip with power gating through silicon vias
US9263157B2 (en) 2013-12-23 2016-02-16 International Business Machines Corporation Detecting defective connections in stacked memory devices
US9501603B2 (en) 2014-09-05 2016-11-22 International Business Machines Corporation Integrated circuit design changes using through-silicon vias

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020137255A1 (en) * 2001-03-23 2002-09-26 Hsing-Seng Wang One-step semiconductor stack packaging method
TWI254425B (en) * 2004-10-26 2006-05-01 Advanced Semiconductor Eng Chip package structure, chip packaging process, chip carrier and manufacturing process thereof
TWI299901B (en) * 2004-06-30 2008-08-11 Elpida Memory Inc Stacked semiconductor device

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5741720A (en) * 1995-10-04 1998-04-21 Actel Corporation Method of programming an improved metal-to-metal via-type antifuse
US6800930B2 (en) * 2002-07-31 2004-10-05 Micron Technology, Inc. Semiconductor dice having back side redistribution layer accessed using through-silicon vias, and assemblies
US8384417B2 (en) * 2008-09-10 2013-02-26 Qualcomm Incorporated Systems and methods utilizing redundancy in semiconductor chip interconnects

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020137255A1 (en) * 2001-03-23 2002-09-26 Hsing-Seng Wang One-step semiconductor stack packaging method
TWI299901B (en) * 2004-06-30 2008-08-11 Elpida Memory Inc Stacked semiconductor device
TWI254425B (en) * 2004-10-26 2006-05-01 Advanced Semiconductor Eng Chip package structure, chip packaging process, chip carrier and manufacturing process thereof

Also Published As

Publication number Publication date
TW201101447A (en) 2011-01-01
US8384201B2 (en) 2013-02-26
US20100320565A1 (en) 2010-12-23

Similar Documents

Publication Publication Date Title
US11721653B2 (en) Circuitry for electrical redundancy in bonded structures
JP4063796B2 (ja) 積層型半導体装置
US10591544B2 (en) Programmable integrated circuits with in-operation reconfiguration capability
US9030024B2 (en) Semiconductor device with through-silicon vias
CN107004672B (zh) 半导体装置、制造方法及电子设备
TWI387086B (zh) 晶片以及提升晶片良率的方法
JP4708176B2 (ja) 半導体装置
WO2012140810A1 (ja) チップ接合部分の冗長救済構造を有する三次元集積回路
KR101737264B1 (ko) 3차원 집적회로
JP5646758B2 (ja) 半導体装置の製造方法、半導体装置及び配線形成用治具
JP2013004601A (ja) 半導体装置
TWM583622U (zh) 3d堆疊裝置
JP6428210B2 (ja) 半導体装置および半導体装置の試験方法
JP2014071932A (ja) マルチチップメモリモジュール
US20130168674A1 (en) Methods and Systems for Repairing Interior Device Layers in Three-Dimensional Integrated Circuits
KR20150026002A (ko) 반도체 집적회로
JP5775787B2 (ja) 半導体装置
JP2010016122A (ja) 半導体集積回路
CN110620097A (zh) 一种3d芯片冗余硅通孔的容错结构和方法
US20190393204A1 (en) Eliminating defects in stacks
US8786308B1 (en) Method and apparatus for providing signal routing control
US20110291229A1 (en) Semiconductor integrated circuit and method for fabricating the same
JP6385817B2 (ja) 半導体装置
KR20230118347A (ko) 적층형 반도체 장치 및 그것의 테스트 방법
JP5908545B2 (ja) 高性能サブシステムの設計および組立体