JP5775787B2 - 半導体装置 - Google Patents
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Description
Claims (5)
- 半導体で形成される第1及び第2のチップと、
前記第1のチップを貫通し、前記第2のチップと電気的に接続される第1の貫通ビアと、
前記第1のチップ内において前記第1の貫通ビアの外壁を覆うように形成された絶縁体と、
前記第1のチップ内において前記絶縁体の外壁を覆うように形成され、前記半導体よりも低インピーダンスである導電体とを有し、
前記第1のチップは、複数の前記第1の貫通ビアと第1及び第2のバッファと信号入力端子を有し、
前記第2のチップは、OR論理回路と信号出力端子とを有し、
前記信号入力端子は前記第1及び第2のバッファの入力と接続され、
前記第1のバッファの出力は複数の前記第1の貫通ビアのうち1つと電気的に接続され、
前記第2のバッファの出力は複数の前記第1の貫通ビアのうち他の1つと電気的に接続され、
前記OR論理回路の第1の入力は前記第1のバッファの出力が接続された前記第1の貫通ビアの他端と電気的に接続され、
前記OR論理回路の第2の入力は前記第2のバッファの出力が接続された前記第1の貫通ビアの他端と電気的に接続され、
前記OR論理回路の出力は前記信号出力端子と接続されることを特徴とする半導体装置。 - 請求項1において、
前記導電体は前記第1のチップの配線層において電源電位又は接地電位に接続されることを特徴とする半導体装置。 - 請求項2において、
前記第1のチップはMOSFETを有し、
前記MOSFETのドレインは前記配線層を経由して前記第1の貫通ビアと接続され、
前記MOSFETのソースは前記配線層を経由して前記電源電位又は接地電位と接続され、
前記MOSFETのゲートはゲート動作電位もしくは前記基準電位と接続されることを特徴とする半導体装置。 - 請求項1において、
前記導電体は、前記半導体よりも高濃度のイオンが注入され、前記半導体よりも低インピーダンスに形成される
ことを特徴とする半導体装置。 - 請求項1において、
前記第1のチップは、前記第1の貫通ビアと、電源電位又は接地電位に接続される第2の貫通ビアと、をそれぞれ複数有し、
前記第1のチップにおいて、前記第1の貫通ビアと前記第2の貫通ビアとが交互にかつ格子状に配置されることを特徴とする半導体装置。
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