TWI590421B - 多晶胞晶片 - Google Patents

Description

多晶胞晶片

本發明是有關於一種可被切割的多晶胞晶片。

隨著電子科技的不斷演進，更人性化、功能性更複雜之電子產品不斷地推陳出新，人們對於電子產品的資料處理能力的要求也愈來愈高。在現行的電子技術當中，通常可在電子產品中配置多個處理晶片，並將所要處理的資料透過此些處理晶片進行分散處理，以提昇電子產品的資料處理能力。

當單一存取裝置需要針對多個處理器進行資訊傳輸時，常會因硬體所能提供的頻寬限制，而降低了資訊的傳輸效率。這種情況，在當需要進行大量的資料傳輸動作時，存取裝置就無法即時的完成資料存取的動作，造成系統效率的下降。

此外，在提升晶片工作效能的同時，產品價格也成為電子裝置是否具有市場競爭力的重要因素。因此，如何提供高效能且具有合理價格的電子產品，是現今設計者的重要課題。

本發明提供一種多晶胞晶片，在所提供的可切割空間中提供輔助電路，以提升多晶胞晶片的效能。

本發明的多晶胞晶片接上所需電源及信號後是可使用的。其中，多晶胞晶片包括半導體基底、多數個晶胞、多數個多信號傳輸線組、多數個輔助電路以及多數條操作電壓傳輸導線。此些晶胞可配置在半導體基底上。此些晶胞中的任二相鄰晶胞間可具有相隔空間。此些信號傳輸線可分別配置在至少部份此些相隔空間上，並分別用以進行至少部份相鄰晶胞間的信號傳輸。上述的多晶胞晶片可透過部份此些相隔空間進行切割以切斷部份此些信號傳輸線，致使多晶胞晶片可被分割為多個子晶片，其中切割後的部份此些子晶片接上所需電源及信號後仍可使用。輔助電路設置在半導體基底上並分別被信號傳輸線組覆蓋。操作電壓傳輸導線配置在相隔空間中，且各操作電壓傳輸導線的兩端分別耦接至相鄰的二晶胞。其中，各輔助電路耦接至對應的操作電壓傳輸導線，並透過對應的操作電壓傳輸導線接收操作電壓。

在本發明的一實施例中，其中當上述的相隔空間中的多個被切割相隔空間提供作為一切割通道以進行切割時，被切割相隔空間上的操作電壓傳輸導線對應被切斷。

在本發明的一實施例中，多晶胞晶片更包括至少一輔助週邊電路。輔助週邊電路形成在多個相鄰的相隔空間之間，輔助週邊電路耦接至相鄰的相隔空間中的輔助電路。

在本發明的一實施例中，當上述的相隔空間中的多個被切割相隔空間提供作為切割通道以進行切割時，耦接被切割相隔空間中的輔助電路的輔助週邊電路對應被切斷。

在本發明的一實施例中，上述的輔助週邊電路包括耦接至相鄰的相隔空間中的輔助電路的至少一傳輸導線。

在本發明的一實施例中，多晶胞晶片更包括多數條接地電壓傳輸導線。接地電壓傳輸導線配置在相隔空間中，且各操作電壓傳輸導線的兩端分別耦接至相鄰的二晶胞。其中，各輔助電路耦接至對應的接地電壓傳輸導線，並透過對應的接地電壓傳輸導線接收參考接地電壓。

在本發明的一實施例中，上述的晶胞的尺寸不完全相同。

在本發明的一實施例中，上述的各晶胞包括多數個介面電路。介面電路分別耦接至對應的輔助電路，以作為各晶胞與對應的輔助電路的資訊信號傳輸線組。其中，各介面電路偵測對應的輔助電路是否被切斷，並在當對應的輔助電路被切斷時停止工作。

在本發明的一實施例中，上述的各晶胞包括處理器電路及記憶體電路中的至少其中之一。

在本發明的一實施例中，上述的信號傳輸線組由可切割的多晶胞晶片中的多個金屬層來建構，輔助電路由金屬層下的多數個半導體層來建構。

基於上述，本發明利用相隔空間，並在相隔空間中信號 傳輸線組下方設計輔助電路。透過輔助電路可增加各晶胞的工作能力，在不增加晶片面積的條件下，有效提升可切割的多晶胞晶片的工作效能。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

100、200、300、400、500‧‧‧可切割的多晶胞晶片

SUB‧‧‧半導體基底

CELL、201~204、301~304、401~404、501~504‧‧‧晶胞

OCI、OCI1~OC14‧‧‧信號傳輸線組

211~214、311~314、411~414、511~514、701、702‧‧‧輔助電路

VL1~VL4‧‧‧操作電壓傳輸導線

SL2、SL1‧‧‧切割通道

GL1~GL4‧‧‧接地電壓傳輸導線

INT11、INT12、INT21、INT22、INT31、INT32、INT41、INT42‧‧‧介面電路

520、700‧‧‧輔助週邊電路

WIR1、WIR2‧‧‧傳輸導線

圖1繪示本發明一實施例的多晶胞晶片的示意圖。

圖2繪示本發明實施例的多晶胞晶片的細部結構示意圖。

圖3繪示本發明實施例的可切割的多晶胞晶片的一實施方式的示意圖。

圖4繪示本發明另一實施例的可切割的多晶胞晶片的示意圖。

圖5繪示本發明再一實施例的可切割的多晶胞晶片的示意圖。

圖6繪示本發明實施例的可切割的多晶胞晶片的一實施方式的示意圖。

圖7繪示本發明實施例的輔助週邊電路的實施方式示意圖。

請參照圖1，圖1繪示本發明一實施例的可切割的多晶胞晶片的示意圖。可切割的多晶胞晶片100包括半導體基底SUB、多個晶胞CELL以及多個信號傳輸線組OCI。晶胞CELL排列在半 導體基底SUB上，晶胞CELL中相鄰晶胞間分別具有多數個相隔空間。信號傳輸線組OCI分別配置在相隔空間中，用以進行相鄰晶胞間的資料傳輸動作。各晶胞CELL包括處理器電路及記憶體電路中的至少其中之一。

接著請參照圖2，圖2繪示本發明實施例的多晶胞晶片的細部結構示意圖。在圖2中，在可切割的多晶胞晶片200中，晶胞201~204相臨排列在相同的半導體基板上。其中，晶胞201與202相鄰的側邊間具有相隔空間，信號傳輸線組OCI2配置在晶胞201與202間的相隔空間上，並且，值得注意的，多晶胞晶片200更包括輔助電路212配置在晶胞201與202間的相隔空間中。其中，信號傳輸線組OCI2覆蓋在輔助電路212上方。同理，晶胞201與203、晶胞202與204、晶胞203與204相鄰的側邊間亦可分別具有相隔空間。這些相隔空間中被可分別配置輔助電路211、213以及214，及分別覆蓋輔助電路211、213以及214的信號傳輸線組OCI1、OCI3以及OCI4。在此，信號傳輸線組OCI1、OCI2、OCI3以及OCI4分別用來進行晶胞201與203間、晶胞201與202間、晶胞202與204間以及晶胞203與204間的資料傳輸動作。而輔助電路211、212、213以及214則可分別耦接至晶胞201與203、晶胞201與202、晶胞202與204以及晶胞203與204以輔助晶胞所進行的電路操作。

值得注意的是，可切割的多晶胞晶片200上更包括多條操作電壓傳輸導線VL1~VL4。其中，操作電壓傳輸導線VL1配置 在晶胞201及203的相隔空間中，且其兩端分別耦接至晶胞201及203；操作電壓傳輸導線VL2配置在晶胞201及202的相隔空間中，且其兩端分別耦接至晶胞201及202；操作電壓傳輸導線VL3配置在晶胞202及204的相隔空間中，且其兩端分別耦接至晶胞202及204；以及，操作電壓傳輸導線VL4配置在晶胞203及204的相隔空間中，且其兩端分別耦接至晶胞203及204。操作電壓傳輸導線VL1~VL4用來傳輸操作電壓，並且，輔助電路211、212、213以及214分別耦接至操作電壓傳輸導線VL1~VL4以接收所需要的操作電壓。

在本發明一實施例中，操作電壓傳輸導線VL1~VL4上所傳輸的操作電壓，可以來自於其所耦接的晶胞的至少其中之一。

在本發明一實施例中，信號傳輸線組OCI1、OCI3以及OCI4可以藉由多晶胞晶片200所提供的圖案化金屬層來形成的多條傳輸導線來建構，而輔助電路211、212、213以及214則可由圖案化金屬層下多個半導體層來建構。輔助電路211、212、213以及214並可透過連接層及/或圖案化金屬層來分別耦接至操作電壓傳輸導線VL1~VL4。

接著請參照圖3，圖3繪示本發明實施例的可切割的多晶胞晶片的一實施方式的示意圖。在圖3中，可切割的多晶胞晶片300包括晶胞301~304、輔助電路311~314以及操作電壓傳輸導線VL1~VL4。當多晶胞晶片300要進行切割時，晶胞301及302以及晶胞303及304間的相隔空間被選擇為被切割相隔空間，且這 兩個被切割相隔空間組合成切割通道SL1以進行切割。在切割過程中，配置在被切割相隔空間的輔助電路312及314可被切除，且重點在於，操作電壓傳輸導線VL2以及VL4與對應連接的輔助電路312、314的耦接路徑會有效的被切斷。如此一來，就算在切割動作完成後，輔助電路312及314未被完全移除而有殘餘的電路留存時，由於提供操作電壓的操作電壓傳輸導線VL2以及VL4被有效的切斷，這些殘餘的電路也不會因接收到操作電壓而生漏電的現象。

以下請參照圖4，圖4繪示本發明另一實施例的可切割的多晶胞晶片的示意圖。在圖4中，可切割的多晶胞晶片400包括晶胞401~404、輔助電路411~414、操作電壓傳輸導線VL1~VL4以及接地電壓傳輸導線GL1~GL4。與前述實施例不相同的，本實施例中更包括接地電壓傳輸導線GL1~GL4。其中，接地電壓傳輸導線GL1~GL4分別配置在晶胞401、403間、晶胞401、402間、晶胞401、404間以及晶胞403、404間的相隔空間中。其中，接地電壓傳輸導線GL1可耦接至晶胞401以及403，接地電壓傳輸導線GL2可耦接至晶胞401以及402，接地電壓傳輸導線GL3可耦接至晶胞402以及404，接地電壓傳輸導線GL4可耦接至晶胞403以及404。並且，輔助電路411~414分別耦接至接地電壓傳輸導線GL1~GL4以接收接地電壓傳輸導線GL1~GL4所傳輸的參考接地電壓。

以下請參照圖5，圖5繪示本發明再一實施例的可切割的 多晶胞晶片的示意圖。在圖5中，可切割的多晶胞晶片500包括晶胞501~504、輔助電路511~514、操作電壓傳輸導線VL1~VL4、接地電壓傳輸導線GL1~GL4以及輔助週邊電路520。此外，在本實施例中，晶胞501並包括介面電路INT11、INT12，晶胞502並包括介面電路INT21、INT22，晶胞503並包括介面電路INT31、INT32，且晶胞504並包括介面電路INT41、INT42。

在本實施例中，晶胞501中的介面電路INT11及INT12分別耦接至輔助電路511及512，晶胞502中的介面電路INT21及INT22分別耦接至輔助電路512及513，晶胞503中的介面電路INT31及INT32分別耦接至輔助電路511及514，而晶胞504中的介面電路INT41及INT42則分別耦接至輔助電路513及514。上述的各介面電路INT11、INT12、INT21、INT22、INT31、INT32、INT41以及INT42用以偵測對應連接的輔助電路是否被切斷，並且，在當各介面電路INT11、INT12、INT21、INT22、INT31、INT32、INT41以及INT42對應的輔助電路被切斷時各介面電路INT11、INT12、INT21、INT22、INT31、INT32、INT41以及INT42停止其所進行的工作。

進一步來說明，在本發明一實施例中，以介面電路INT21以及輔助電路512為範例，在當輔助電路512被切斷後，介面電路INT21連接至輔助電路512的信號接收點上所接收到的信號成為一個無用且不可預期的信號，因此，在當輔助電路512被切斷後，介面電路INT21由輔助電路512接收信號的動作需要被停止。 另外，同樣的，由於輔助電路512被切斷後可能留下殘存的電路元件，若介面電路1NT21持續傳送輸出信號至輔助電路512，有可能產生漏電現象。因此，介面電路INT21的信號輸出動作也需要被停止。

關於介面電路所進行的輔助電路是否被切斷的偵測動作中，在本發明一實施例中，輔助電路例如可以內建拉高電路，而介面電路可以提供偵測導線連接至這個拉高電路。在當輔助電路被切除時，介面電路可以針對偵測導線進行開路短路(open/short)測試，以獲知偵測導線是否仍接收拉高電路所提供的拉高電壓，並進而得知對應輔助電路是否被切斷。當然，關於開路短路測試的作法可採用本領域具通常知識者所熟知的測試方式來進行。而上述的拉高電路也可以被置換為其他可提供參考電壓的任意電路，例如拉低電路。

值得注意的是，本發明實施例中，可切割的多晶胞晶片500並在相鄰的相隔空間之間設置輔助週邊電路520。輔助週邊電路520耦接至相鄰的相隔空間中的輔助電路511~514，並作為執行與輔助電路511~514中至少其一所執行的功能相關聯的電路。在本發明某些實施例中，輔助週邊電路520可以包括執行數位運算的數位電路，或也可以包括多個傳輸導線。

接著請參照圖6，圖6繪示本發明實施例的可切割的多晶胞晶片的一實施方式的示意圖。在圖6中，當晶胞501及502間的相隔空間以及晶胞503及504間的相隔空間被提供以作為切割 通道SL2時，在進行切割動作後，操作電壓傳輸導線VL2及VL4會對應被切斷。並且，輔助電路512及514以及輔助週邊電路520也會被切除。在此要注意的，在本發明實施例中，當輔助週邊電路520所連接的輔助電路511~514中至少其一被切除時，輔助週邊電路520也可對應被切除。

附帶一提的，在本實施例中，接地電壓傳輸導線GL2及GL4在切割通道SL2的切割動作中，也可對應被切斷。

請參照圖7，圖7繪示本發明實施例的輔助週邊電路的實施方式示意圖。在圖7中，輔助週邊電路700耦接相鄰的輔助電路701及702。輔助週邊電路700除可包括具有邏輯運算能力的邏輯電路外，還可包括一條或多條的傳輸導線WIR1及WIR2。其中，傳輸導線WIR1及WIR2用以使輔助電路701及702的輸出輸入節點間以一對一、多對一或一對多的形式相互連接，並使輔助電路701及702間進行資料傳輸動作。

綜上所述，本發明所提供的可切割的多晶胞晶片中，透過在晶胞的相隔空間中配置重疊的信號傳輸線組以及輔助電路。藉此，在有限的空間上增加輔助電路的配置來輔助晶胞的運算能力，在不提升成本的原則下，有效提升可切割的多晶胞晶片的工作效能。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍 當視後附的申請專利範圍所界定者為準。

200：多晶胞晶片 201~204：晶胞 OCI1~OCI4：信號傳輸線組 211、212、213、214：輔助電路 VL1~VL4：操作電壓傳輸導線

Claims (9)

1. 一種多晶胞晶片，包括： 一半導體基底； 多數個晶胞，排列在該半導體基底上，該些晶胞中相鄰晶胞間分別具有多數個相隔空間； 多數個信號傳輸線組，配置在至少部份該些相隔空間中，並分別用以進行至少部份相鄰晶胞間的信號傳輸； 多數個輔助電路，設置在該半導體基底上並分別被該些信號傳輸線組覆蓋；以及 多數條操作電壓傳輸導線，分別配置在該些相隔空間中，且各該操作電壓傳輸導線的兩端分別耦接至相鄰的二晶胞， 其中，其中該多晶胞晶片是可使用的，且該多晶胞晶片透過部份該些相隔空間進行切割以切斷部份該些信號傳輸線，致使該多晶胞晶片被分割為多個子晶片，其中切割後的部份該些子晶片仍可使用，且各該輔助電路耦接至對應的操作電壓傳輸導線，並透過對應的操作電壓傳輸導線接收一操作電壓。
2. 如申請專利範圍第1項所述的多晶胞晶片，其中當該些相隔空間中的多個被切割相隔空間提供作為一切割通道以進行切割時，該些被切割相隔空間上的操作電壓傳輸導線與對應連接的輔助電路的耦接路徑對應被切斷。
3. 如申請專利範圍第1項所述的多晶胞晶片，其中更包括： 至少一輔助週邊電路，形成在多個相鄰的相隔空間之間，該輔助週邊電路耦接至該些相鄰的相隔空間中的輔助電路。
4. 如申請專利範圍第3項所述的多晶胞晶片，其中當該些相隔空間中的多個被切割相隔空間提供作為一切割通道以進行切割時，耦接該些被切割相隔空間中的輔助電路的輔助週邊電路對應被切斷。
5. 如申請專利範圍第3項所述的多晶胞晶片，其中該輔助週邊電路包括耦接至該些相鄰的相隔空間中的輔助電路的至少一傳輸導線。
6. 如申請專利範圍第1項所述的多晶胞晶片，其中更包括 多數條接地電壓傳輸導線，配置在該些相隔空間中，且各該接地電壓傳輸導線的兩端分別耦接至相鄰的二晶胞， 其中，各該輔助電路耦接至對應的接地電壓傳輸導線，並透過對應的接地電壓傳輸導線接收一參考接地電壓。
7. 如申請專利範圍第1項所述的多晶胞晶片，其中各該晶胞包括： 多數個介面電路，分別耦接至對應的輔助電路，以作為各該晶胞與對應的輔助電路的資訊信號傳輸線組， 其中，各該介面電路偵測對應的輔助電路是否被切斷，並在當對應的輔助電路被切斷時停止工作。
8. 如申請專利範圍第1項所述的多晶胞晶片，其中各該晶胞包括處理器電路及記憶體電路中的至少其中之一。
9. 如申請專利範圍第1項所述的多晶胞晶片，其中該些信號傳輸線組由該可切割的多晶胞晶片中的多個金屬層來建構，該些輔助電路由該些金屬層下的多數個半導體層來建構。