JP2003218960A - データインタフェース回路 - Google Patents

データインタフェース回路

Info

Publication number
JP2003218960A
JP2003218960A JP2002009281A JP2002009281A JP2003218960A JP 2003218960 A JP2003218960 A JP 2003218960A JP 2002009281 A JP2002009281 A JP 2002009281A JP 2002009281 A JP2002009281 A JP 2002009281A JP 2003218960 A JP2003218960 A JP 2003218960A
Authority
JP
Japan
Prior art keywords
current
data interface
voltage
interface circuit
transmission lines
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2002009281A
Other languages
English (en)
Other versions
JP3676736B2 (ja
Inventor
Tetsuro Fujimoto
鉄郎 藤本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Electronics Corp
Original Assignee
NEC Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Electronics Corp filed Critical NEC Electronics Corp
Priority to JP2002009281A priority Critical patent/JP3676736B2/ja
Priority to US10/345,579 priority patent/US7304524B2/en
Priority to KR10-2003-0002950A priority patent/KR100469513B1/ko
Priority to TW092101135A priority patent/TWI279983B/zh
Publication of JP2003218960A publication Critical patent/JP2003218960A/ja
Application granted granted Critical
Publication of JP3676736B2 publication Critical patent/JP3676736B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/01—Input arrangements or combined input and output arrangements for interaction between user and computer
    • G06F3/02—Input arrangements using manually operated switches, e.g. using keyboards or dials
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0264—Arrangements for coupling to transmission lines
    • H04L25/0292—Arrangements specific to the receiver end
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0264—Arrangements for coupling to transmission lines
    • H04L25/028—Arrangements specific to the transmitter end
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0264—Arrangements for coupling to transmission lines
    • H04L25/028—Arrangements specific to the transmitter end
    • H04L25/0282—Provision for current-mode coupling
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0264—Arrangements for coupling to transmission lines
    • H04L25/0292—Arrangements specific to the receiver end
    • H04L25/0294—Provision for current-mode coupling

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • General Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Human Computer Interaction (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Dc Digital Transmission (AREA)
  • Logic Circuits (AREA)

Abstract

(57)【要約】 【課題】 単位のデータインタフェース回路を任意数、
集合してなるデータインタフェース回路において、電磁
妨害を防止する。 【解決手段】 開示されるデータインタフェース回路
は、正相，逆相の第１の入力信号に応じて電源から電流
を流すＰｃｈＭＯＳトランジスタ１Ａ，１Ｂと、正相，
逆相の第２の入力信号に応じて接地へ電流を流すＮｃｈ
ＭＯＳトランジスタ４Ａ，４Ｂとを備えた送信部１０
と、ＰｃｈＭＯＳトランジスタ１Ａ，１Ｂからの入力電
流に応じて出力電圧を発生する電流電圧変換回路２と、
ＮｃｈＭＯＳトランジスタ４Ａ，４Ｂへの出力電流に応
じて出力電圧を発生する電流電圧変換回路５とを備えた
受信部２０と、ＰｃｈＭＯＳトランジスタ１Ａ，１Ｂと
電流電圧変換回路２とを接続する伝送路３Ａ，３Ｂと、
ＮｃｈＭＯＳトランジスタ４Ａ，４Ｂと、電流電圧変換
回路５とを接続する伝送路６Ａ，６Ｂとを備えている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、電磁妨害（Elec
tro Magnetic Interference ：ＥＭＩ）を低減したデー
タインタフェース回路に関する。
【０００２】
【従来の技術】電子機器を構成する信号処理回路やデー
タ伝送回路等においては、信号処理を行う中央処理装置
（Central Processing Unit ：ＣＰＵ）の高速化や、伝
送データの高速化，大容量化等に伴って、電子機器を構
成する各回路相互間、又は各電子機器相互間等におい
て、伝送路を介して高速に信号伝送を行うことが必要に
なった。このように、伝送路を介して高速に信号を伝送
する場合には、各伝送路間において、又は伝送路と各電
子機器間あるいは各回路間において、ＥＭＩを発生して
電子機器の正常な動作が妨げられることになる恐れがあ
る。
【０００３】これに対して、伝送路におけるＥＭＩの発
生を防止するために有効な方法として、差動伝送方式が
知られている。差動伝送方式においては、単一の電圧信
号を電圧電流変換回路を介して、正相信号と逆相信号と
からなる２相の電流信号に変換して、それぞれ異なる伝
送路を介して伝送することによって、ＥＭＩを低減する
とともに、高速伝送を可能にする。
【０００４】従来の、差動伝送方式によってデータ伝送
を行うデータインタフェース回路としては、単一の信号
から生成した正相及び逆相の入力信号によって、交互に
オンして接地へ電流を流入させる第１及び第２のスイッ
チング手段を備えた送信部と、第１及び第２のスイッチ
ング手段とそれぞれ伝送路を介して接続され、第１及び
第２のスイッチング手段に対する出力電流を変換して単
一の出力信号を発生する受信部とを備えたものがある
（特開２００１−５３３５９８号公報参照）。
【０００５】この従来のデータインタフェース回路にお
いては、第１及び第２のスイッチング手段としてＮｃｈ
差動ペアを使用して、それぞれのゲートを単一の信号か
ら生成した正相及び逆相の入力信号によって駆動して、
相互に低電圧の電流信号をそれぞれの伝送路に発生する
ことによって、外部との間のＥＭＩによる相互の妨害を
低減するようにしている。
【０００６】さらに、複数の信号の伝送を行う場合に
は、同一の単位のデータインタフェース回路を、複数
個、例えば同一基板上に搭載して、それぞれに、差動伝
送方式によるデータ伝送を行わせるようにすることが考
えられる。
【０００７】図２は、複数信号の伝送を行う従来のデー
タインタフェース回路の構成例を示したものであって、
２信号の伝送を行う場合を例示している。この従来のデ
ータインタフェース回路は、図２に示すように、Ｎｃｈ
ＭＯＳトランジスタ１１Ａ，１１Ｂ及び１１Ｃ，１１Ｄ
を有する送信部１００と、電流電圧変換回路１２，１３
を有する受信部２００と、ＮｃｈＭＯＳトランジスタ１
１Ａ，１１Ｂと電流電圧変換回路１２とを結ぶ伝送路１
４Ａ，１４Ｂと、ＮｃｈＭＯＳトランジスタ１１Ｃ，１
１Ｄと電流電圧変換回路１３とを結ぶ伝送路１４Ｃ，１
４Ｄとから概略構成されている。
【０００８】ＮｃｈＭＯＳトランジスタ１１Ａ，１１Ｂ
は差動ペアを構成し、単一信号から生成された正相信号
と逆相信号とからなる電圧信号入力によって交互にオン
になって、それそれ伝送路１４Ａ，１４Ｂを接地に接続
することによって、電流電圧変換回路１２から、それぞ
れ伝送路１４Ａ，１４Ｂを経て接地へ電流を流す。伝送
路１４Ａ，１４Ｂには交互に電流が流れるが、電流電圧
変換回路１２は、伝送路１４Ａ，１４Ｂの電流信号を変
換して、単一信号からなる電圧信号を出力する。
【０００９】また、ＮｃｈＭＯＳトランジスタ１１Ｃ，
１１Ｄは差動ペアを構成し、単一信号から生成された正
相信号と逆相信号とからなる電圧信号入力によって交互
にオンになって、それそれ伝送路１４Ｃ，１４Ｄを接地
に接続することによって、電流電圧変換回路１３から、
それぞれ伝送路１４Ｃ，１４Ｄを経て接地へ電流を流
す。伝送路１４Ｃ，１４Ｄには交互に電流が流れるが、
電流電圧変換回路１３は、伝送路１４Ｃ，１４Ｄの電流
信号を変換して、単一信号からなる電圧信号を出力す
る。
【００１０】このように、図２に示されたデータインタ
フェース回路によれば、単位のデータインタフェース回
路を２個使用して、差動伝送方式によって、２つのデー
タ信号の伝送を行うことができる。
【００１１】
【発明が解決しようとする課題】多数の回路を搭載した
信号処理回路やデータ伝送回路等においては、その各部
が同一のクロックに同期して動作して出力信号を発生す
る機会が多いが、このような場合に、図２に示されたよ
うなデータインタフェース回路を用いて送信側から受信
側に信号の伝送を行うことが考えられる。しかしなが
ら、図２に示された従来のデータインタフェース回路で
は、各伝送路の電流は同一方向であるため、例えば、伝
送路１４Ａ，１４Ｂの電流と、伝送路１４Ｃ，１４Ｄの
電流とが同期していた場合には、外部に対するＥＭＩが
増大するという問題がある。
【００１２】この発明は上述の事情に鑑みてなされたも
のであって、単位のデータインタフェース回路を任意
数、集合して使用する場合に、ＥＭＩを確実に防止する
ことが可能な、データインタフェース回路を提供するこ
とを目的としている。
【００１３】
【課題を解決するための手段】上記課題を解決するた
め、請求項１記載の発明は、データインタフェース回路
に係り、正相及び逆相の第１の入力信号に応じて電源か
ら電流を流出させる第１及び第２の電圧電流変換素子
と、正相及び逆相の第２の入力信号に応じて接地へ電流
を流入させる第３及び第４の電圧電流変換素子とを備え
た送信手段と、上記第１及び第２の電圧電流変換素子か
らの入力電流に応じて出力電圧を発生する第１の電流電
圧変換手段と、上記第３及び第４の電流電圧変換素子へ
の出力電流に応じて出力電圧を発生する第２の電流電圧
変換手段とを備えた受信手段と、上記第１及び第２の電
圧電流変換素子と上記第１の電流電圧変換手段とを接続
する第１及び第２の伝送路と、上記第３及び第４の電圧
電流変換素子と上記第２の電流電圧変換手段とを接続す
る第３及び第４の伝送路とを備えたことを特徴としてい
る。
【００１４】また請求項２記載の発明は、請求項１記載
のデータインタフェース回路に係り、上記第１及び第２
の伝送路と第３及び第４の伝送路とが平行にかつ接近し
て配置されていることを特徴としている。
【００１５】また請求項３記載の発明は、請求項１又は
２記載のデータインタフェース回路に係り、請求項１又
は２記載のデータインタフェース回路を、上記各伝送路
が平行になるように、任意数、順次接近して配列してな
ることを特徴としている。
【００１６】また請求項４記載の発明は、請求項１乃至
３のいずれか一記載のデータインタフェース回路に係
り、上記第１及び第２の電圧電流変換素子がＰｃｈＭＯ
Ｓトランジスタからなり、上記第３及び第４の電圧電流
変換素子がＮｃｈＭＯＳトランジスタからなることを特
徴としている。
【００１７】また、請求項５記載の発明は、請求項１乃
至４のいずれか一記載のデータインタフェース回路に係
り、上記第１及び第２の伝送路と、第３及び第４の伝送
路とが、同一基板面上に形成されていることを特徴とし
ている。
【００１８】また、請求項６記載の発明は、請求項１乃
至４のいずれか一記載のデータインタフェース回路に係
り、上記第１及び第２の伝送路と、第３及び第４の伝送
路とが、複数の配線層を有する基板における、互いに隣
接する配線層上にそれぞれ配置されていることを特徴と
している。
【００１９】また、請求項７記載の発明は、請求項１乃
至４のいずれか一記載のデータインタフェース回路に係
り、上記送信手段と受信手段とが別の基板上に形成され
ているとともに、上記第１及び第２の伝送路と、第３及
び第４の伝送路とが、上記両基板間を結ぶケーブルから
なることを特徴としている。
【００２０】また、請求項８記載の発明は、請求項７記
載のデータインタフェース回路に係り、上記ケーブル
が、平行線路を形成するものであることを特徴としてい
る。
【００２１】また、請求項９記載の発明は、請求項７記
載のデータインタフェース回路に係り、上記ケーブル
が、同軸線路からなるものであることを特徴としてい
る。
【００２２】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態について説明する。説明は、実施例を用い
て具体的に行う。図１は、この発明の一実施例であるデ
ータインタフェース回路の構成を示す図であって、２信
号の伝送を行う場合を例示している。この例のデータイ
ンタフェース回路は、図１に示すように、ＰｃｈＭＯＳ
トランジスタ１Ａ，１Ｂと、ＮｃｈＭＯＳトランジスタ
４Ａ，４Ｂとを有する送信部１０と、電流電圧変換回路
２，３を有する受信部２０と、ＰｃｈＭＯＳトランジス
タ１Ａ，１Ｂと電流電圧変換回路２とを結ぶ伝送路３
Ａ，３Ｂと、ＮｃｈＭＯＳトランジスタ４Ａ，４Ｂと電
流電圧変換回路３とを結ぶ伝送路６Ａ，６Ｂとから概略
構成されている。
【００２３】ＰｃｈＭＯＳトランジスタ１Ａ，１Ｂは差
動ペアを構成し、第１の単一信号から生成された正相信
号と逆相信号とからなる電圧信号入力によって交互にオ
ンになって、電源ＶDDをそれぞれ伝送路３Ａ，３Ｂに接
続することによって、電源ＶDDから、それぞれ伝送路３
Ａ，３Ｂを経て電流電圧変換回路２へ電流を流す。伝送
路３Ａ，３Ｂには交互に電流が流れるが、電流電圧変換
回路２は、伝送路３Ａ，３Ｂの電流信号を変換して、単
一信号からなる電圧信号を出力する。
【００２４】また、ＮｃｈＭＯＳトランジスタ４Ａ，４
Ｂは差動ペアを構成し、第２の単一信号から生成された
正相信号と逆相信号とからなる電圧信号入力によって交
互にオンになって、それぞれ伝送路６Ａ，６Ｂを接地に
接続することによって、電流電圧変換回路５から、それ
ぞれ伝送路６Ａ，６Ｂを経て接地へ電流を流す。伝送路
６Ａ，６Ｂには交互に電流が流れるが、電流電圧変換回
路５は、伝送路６Ａ，６Ｂの電流信号を変換して、単一
信号からなる電圧信号を出力する。
【００２５】このように、図１に示されたデータインタ
フェース回路によれば、単位のデータインタフェース回
路を２個使用して、差動伝送方式によって、２つのデー
タ信号の伝送を行うことができる。この際、伝送路３
Ａ，３Ｂの電流と、伝送路６Ａ，６Ｂの電流とは方向が
逆であるため、伝送路３Ａ，３Ｂの電流と、伝送路６
Ａ，６Ｂの電流とが同期している場合には、外部に対す
るＥＭＩは打ち消し合って減少する。
【００２６】このような効果を助長するためには、信号
を伝送する伝送路とその帰路の信号を伝送する伝送路と
の結合を強化することが有効である。そこで、基板上等
において、伝送路３Ａ，３Ｂと伝送路６Ａ，６Ｂとが平
行になるようにするとともに、伝送路３Ａ，３Ｂと伝送
路６Ａ，６Ｂとを、なるべく接近して配置することが望
ましい。
【００２７】図１に示されたデータインタフェース回路
は、例えば基板上等に、任意の複数組集合して、順次配
置することによって、多数の信号を伝送することが必要
な装置の場合に対応することができる。この場合は、送
信部を構成するＰｃｈ差動ペアトランジスタと、Ｎｃｈ
差動ペアトランジスタとを基板上に交互に配置するとと
もに、Ｐｃｈ差動ペアトランジスタとＮｃｈ差動ペアト
ランジスタとを電流電圧変換回路に接続する伝送路も交
互に配置することによって、いずれかの伝送路対の電流
と、他の伝送路対の逆方向の電流とが同期している場合
に、外部に対するＥＭＩを減少させることができる。
【００２８】なお、この場合も、このような効果を助長
するためには、基板上等において、各伝送路どうし、特
に、電流方向が逆になる伝送路どうしが平行になるよう
にするとともに、電流方向が逆の伝送路どうしを、なる
べく接近して配置することが望ましい。
【００２９】以上、この発明の実施例を図面により詳述
してきたが、具体的な構成はこの実施例に限られたもの
ではなく、この発明の要旨を逸脱しない範囲の設計の変
更等があってもこの発明に含まれる。例えば、第１及び
第２の電圧電流変換素子と、第３及び第４の電圧電流変
換素子とは、ＭＯＳトランジスタに限らず、バイポーラ
トランジスタであってもよい。また、送信部と受信部を
接続する電流方向を異にする伝送路は、同一基板面上に
形成されている場合に限らず、複数の配線層を有する基
板における、互いに隣接する配線層上にそれぞれ配置さ
れている場合であってもよい。また、送信部と受信部及
び両者を接続する伝送路は、同一の基板上に形成されて
いる場合に限らず、送信部と受信部がそれぞれ別の基板
上に形成されていて、両基板間を接続する伝送路がケー
ブルからなる場合であってもよい。この場合のケーブル
は、平行線路からなるものであってもよく、又は同軸線
路であってもよい。さらに平行線路の形式としては、ツ
イストペア線，フラットケーブル，フレキシブルケーブ
ル等を用いることができる。
【００３０】
【発明の効果】以上説明したように、本発明のデータイ
ンタフェース回路によれば、単位のデータインタフェー
ス回路を任意数、集合してなるデータインタフェース回
路において、電磁妨害を確実に防止することができる。
【図面の簡単な説明】
【図１】本発明の一実施例であるデータインタフェース
回路の構成を示す回路図である。
【図２】従来のデータインタフェース回路の構成例を示
す回路図である。
【符号の説明】
１Ａ ＰｃｈＭＯＳトランジスタ（第１の電圧電流
変換素子） １Ｂ ＰｃｈＭＯＳトランジスタ（第２の電圧電流
変換素子） ２ 電流電圧変換回路（第１の電流電圧変換手
段） ３Ａ 伝送路（第１の伝送路） ３Ｂ 伝送路（第２の伝送路） ４Ａ ＮｃｈＭＯＳトランジスタ（第３の電圧電流
変換素子） ４Ｂ ＮｃｈＭＯＳトランジスタ（第４の電圧電流
変換素子） ５ 電流電圧変換回路（第２の電流電圧変換手
段） ６Ａ 伝送路（第３の伝送路） ６Ｂ 伝送路（第４の伝送路） １０ 送信部（送信手段） ２０ 受信部（受信手段）

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 正相及び逆相の第１の入力信号に応じて
    電源から電流を流出させる第１及び第２の電圧電流変換
    素子と、正相及び逆相の第２の入力信号に応じて接地へ
    電流を流入させる第３及び第４の電圧電流変換素子とを
    備えた送信手段と、 前記第１及び第２の電圧電流変換素子からの入力電流に
    応じて出力電圧を発生する第１の電流電圧変換手段と、
    前記第３及び第４の電流電圧変換素子への出力電流に応
    じて出力電圧を発生する第２の電流電圧変換手段とを備
    えた受信手段と、 前記第１及び第２の電圧電流変換素子と前記第１の電流
    電圧変換手段とを接続する第１及び第２の伝送路と、前
    記第３及び第４の電圧電流変換素子と前記第２の電流電
    圧変換手段とを接続する第３及び第４の伝送路とを備え
    たことを特徴とするデータインタフェース回路。
  2. 【請求項２】 前記第１及び第２の伝送路と第３及び第
    ４の伝送路とが平行にかつ接近して配置されていること
    を特徴とする請求項１記載のデータインタフェース回
    路。
  3. 【請求項３】 請求項１又は２記載のデータインタフェ
    ース回路を、前記各伝送路が平行になるように、任意
    数、順次接近して配列してなることを特徴とするデータ
    インタフェース回路。
  4. 【請求項４】 前記第１及び第２の電圧電流変換素子が
    ＰｃｈＭＯＳトランジスタからなり、前記第３及び第４
    の電圧電流変換素子がＮｃｈＭＯＳトランジスタからな
    ることを特徴とする請求項１乃至３のいずれか一記載の
    データインタフェース回路。
  5. 【請求項５】 前記第１及び第２の伝送路と、第３及び
    第４の伝送路とが、同一基板面上に形成されていること
    を特徴とする請求項１乃至４のいずれか一記載のデータ
    インタフェース回路。
  6. 【請求項６】 前記第１及び第２の伝送路と、第３及び
    第４の伝送路とが、複数の配線層を有する基板におけ
    る、互いに隣接する配線層上にそれぞれ配置されている
    ことを特徴とする請求項１乃至４のいずれか一記載のデ
    ータインタフェース回路。
  7. 【請求項７】 前記送信手段と受信手段とが別の基板上
    に形成されているとともに、前記第１及び第２の伝送路
    と、第３及び第４の伝送路とが、前記両基板間を結ぶケ
    ーブルからなることを特徴とする請求項１乃至４のいず
    れか一記載のデータインタフェース回路。
  8. 【請求項８】 前記ケーブルが、平行線路を形成するも
    のであることを特徴とする請求項７記載のデータインタ
    フェース回路。
  9. 【請求項９】 前記ケーブルが、同軸線路からなるもの
    であることを特徴とする請求項７記載のデータインタフ
    ェース回路。
JP2002009281A 2002-01-17 2002-01-17 データインタフェース回路 Expired - Fee Related JP3676736B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2002009281A JP3676736B2 (ja) 2002-01-17 2002-01-17 データインタフェース回路
US10/345,579 US7304524B2 (en) 2002-01-17 2003-01-16 Data interface circuit and data transmitting method
KR10-2003-0002950A KR100469513B1 (ko) 2002-01-17 2003-01-16 데이터 인터페이스 회로와 데이터 전송 방법
TW092101135A TWI279983B (en) 2002-01-17 2003-01-17 Data interface circuit and data transmitting method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002009281A JP3676736B2 (ja) 2002-01-17 2002-01-17 データインタフェース回路

Publications (2)

Publication Number Publication Date
JP2003218960A true JP2003218960A (ja) 2003-07-31
JP3676736B2 JP3676736B2 (ja) 2005-07-27

Family

ID=19191502

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002009281A Expired - Fee Related JP3676736B2 (ja) 2002-01-17 2002-01-17 データインタフェース回路

Country Status (4)

Country Link
US (1) US7304524B2 (ja)
JP (1) JP3676736B2 (ja)
KR (1) KR100469513B1 (ja)
TW (1) TWI279983B (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006014268A (ja) * 2004-05-28 2006-01-12 Nec Electronics Corp データ伝送装置、及び受信装置
JP2012196819A (ja) * 2011-03-18 2012-10-18 Seiko Epson Corp 液体噴出装置及び液体噴出方法
JP2016168847A (ja) * 2016-04-25 2016-09-23 セイコーエプソン株式会社 液体噴出装置及び液体噴出方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4924715B2 (ja) * 2007-06-22 2012-04-25 日本電気株式会社 データ伝送システムと方法並びに該データ伝送システムを備えた電子機器
JP5116381B2 (ja) * 2007-07-03 2013-01-09 ルネサスエレクトロニクス株式会社 テスト回路
US8441299B2 (en) * 2010-01-28 2013-05-14 Peregrine Semiconductor Corporation Dual path level shifter

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5426328B2 (ja) 1973-11-24 1979-09-03
JPH0246043A (ja) 1988-08-08 1990-02-15 Furukawa Electric Co Ltd:The 送信回路
JP2902016B2 (ja) * 1989-11-21 1999-06-07 株式会社日立製作所 信号伝送方法および回路
JPH07235952A (ja) * 1993-12-28 1995-09-05 Oki Electric Ind Co Ltd 信号伝送回路およびその回路を用いた信号伝送装置
JPH07245575A (ja) 1994-03-04 1995-09-19 Oki Electric Ind Co Ltd 複数信号平行伝送路
JP3246178B2 (ja) * 1994-05-11 2002-01-15 ソニー株式会社 信号転送回路
JPH08162942A (ja) * 1994-11-29 1996-06-21 Mitsubishi Electric Corp 出力回路、入力回路、およびこれらを用いた入出力インタフェースシステム
JP2001053598A (ja) * 1999-08-16 2001-02-23 Nec Corp インターフェイス回路、該インターフェイス回路を備えた電子機器及び通信システム
US6417675B1 (en) * 2000-08-31 2002-07-09 Intel Corporation Receiver impedance calibration arrangements in full duplex communication systems
JP2002354053A (ja) 2001-05-22 2002-12-06 Canon Inc 信号伝送回路の構成方法および信号伝送ケーブル
JP2003110630A (ja) 2001-09-27 2003-04-11 Sony Corp 信号伝送回路

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006014268A (ja) * 2004-05-28 2006-01-12 Nec Electronics Corp データ伝送装置、及び受信装置
JP4518321B2 (ja) * 2004-05-28 2010-08-04 ルネサスエレクトロニクス株式会社 データ伝送装置、及び受信装置
JP2012196819A (ja) * 2011-03-18 2012-10-18 Seiko Epson Corp 液体噴出装置及び液体噴出方法
JP2016168847A (ja) * 2016-04-25 2016-09-23 セイコーエプソン株式会社 液体噴出装置及び液体噴出方法

Also Published As

Publication number Publication date
US7304524B2 (en) 2007-12-04
JP3676736B2 (ja) 2005-07-27
KR20030063158A (ko) 2003-07-28
TW200303650A (en) 2003-09-01
US20030133513A1 (en) 2003-07-17
KR100469513B1 (ko) 2005-02-02
TWI279983B (en) 2007-04-21

Similar Documents

Publication Publication Date Title
US6452420B1 (en) Multi-dimensional differential signaling (MDDS)
US7768790B2 (en) Electronic circuit
US8143966B2 (en) Coupling cancellation scheme
US7102380B2 (en) High speed integrated circuit
US6157206A (en) On-chip termination
US7627043B2 (en) Method and apparatus for transmitting data with reduced coupling noise
RU2369977C2 (ru) Устройство сопряжения токового режима для высокоскоростной связи вне микросхем
US6496886B1 (en) Directional coupling bus system using printed board
KR100585359B1 (ko) 신호 전송 시스템
JPH07235952A (ja) 信号伝送回路およびその回路を用いた信号伝送装置
US9231791B2 (en) Differential transmission circuit
JP2003218960A (ja) データインタフェース回路
JP3442273B2 (ja) バスシステムおよび回路基板
US6690196B1 (en) Simultaneous bi-directional I/O system
US6697286B2 (en) Driver circuit
EP1047149A2 (en) Signal transmitting/receiving apparatus
JP7051694B2 (ja) ドライバ回路およびその制御方法、並びに、送受信システム
US10749663B1 (en) Method and apparatus for simultaneous propagation of multiple clockfrequencies in serializer/deserializer (SerDes) Macros
US8338992B2 (en) Transmission device using a plurality of elementary return conductors
JP2001068988A (ja) 差動信号出力回路
US7436215B2 (en) Transmitter
JP2000049575A (ja) インタフェース回路
WO2004025315A1 (en) Method and system for integrated circuit information transfer
JPH0997123A (ja) クロック信号分配装置
JPS6038928A (ja) ジヨセフソンレシ−バ回路

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20041222

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20041228

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050228

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20050405

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20050428

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090513

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090513

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100513

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100513

Year of fee payment: 5

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100513

Year of fee payment: 5

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100513

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110513

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120513

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120513

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130513

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140513

Year of fee payment: 9

LAPS Cancellation because of no payment of annual fees