TW202107849A - 緩衝系統、緩衝電路及其操作方法 - Google Patents

緩衝系統、緩衝電路及其操作方法 Download PDF

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Abstract

一緩衝電路包括輸入端子、輸出端子、緩衝器以及與緩衝器串聯耦接於輸入端子及輸出端子之間電阻電容電路。電阻電容電路相對於在輸入端子接收的輸入信號在多個邏輯電壓準位之間的過渡時間，增加在輸出端子產生的輸出信號在多個邏輯電壓準位之間的過渡時間，輸出信號的過渡時間係基於輸入信號的邏輯反轉的持續時間。

Description

邏輯緩衝電路及方法
無
積體電路(IC)經常受稱為過電壓保護電路(overvoltage protection circuits, OPCs)或者在一些情況下受暫態電壓抑制器(transient voltage suppressor, TVS)電路的外部保護電路所保護，而免受於靜電放電(ESD)及其他有可能造成毀損的暫態事件。此保護通常在IC為啟動狀態時所提供，且可包括開啟箝位電路來釋放暫態電流，從而避免輸入焊墊上有大的電壓應力。
無
以下揭露內容提供了用於實施所提供標的的不同特徵的許多不同實施例或實例。以下描述了部件、材料、值、步驟、操作、材料、佈置等的特定實例以簡化本揭露內容。當然，該等僅僅是實例，而並非旨在為限制性的。可設想到其他部件、值、操作、材料、佈置等。例如，在以下描述中在第二特徵上方或之上形成第一特徵可以包括第一特徵和第二特徵形成為直接接觸的實施例，並且亦可以包括可以在第一特徵與第二特徵之間形成額外特徵，使得第一特徵和第二特徵可以不直接接觸的實施例。另外，本揭露可以在各種實例中重複參考數字及/或字母。該重複是為了簡單和清楚的目的，並且本身並不代表所論述的各種實施例及/或配置之間的關係。
此外，在此可以使用空間相對術語，諸如「下方」、「以下」、「下部」、「上方」、「上部」等來簡化描述，以描述如圖中所示的一個元件或特徵與另一元件或特徵的關係。除了圖中所示的取向之外，空間相對術語意欲包括使用或操作中的裝置/元件的不同取向。設備可以以其他方式取向(旋轉90度或在其他方向上)，並且可以類似地相應解釋在此使用的空間相對描述詞。
在諸多實施例中，一個緩衝電路包括一延遲電路串連於一或多個緩衝器，緩衝電路產生一個輸出信號，該輸出信號在多個邏輯電壓準位之間的過渡時間相較於一輸入信號的過渡時間較長。藉由使用延遲電路，例如一RC(電阻電容)電路，使得過渡時間增長，該緩衝電路能夠避免由短期輸入信號邏輯反轉，例如基於靜電放電事件的輸入信號，所觸發的多餘輸出信號轉變。相較於不包括延遲電路的一些實施方法，緩衝電路更能夠響應一短期輸入信號的邏輯反轉而產生具有固定邏輯電壓準位的一輸出信號。
第1圖係根據一些實施例的IC系統100的示意圖。IC系統100包括一保護電路110，該保護電路110透過一信號路徑RST耦接至一IC晶片120。在一些實施例中，IC系統100包括保護電路110及IC晶片120，且該保護電路110及該IC晶片120為安裝在一基板(例如一印刷電路板(PCB))上的分離部件。在一些實施例中，IC系統100是IC裝置封裝(例如一2.5D IC封裝、一3D IC封裝、或一集成扇出(integrated fan-out, InFO)封裝)的一部分或全部。在一些實施例中，IC系統100包括除了在第1圖所繪示的部件之外的額外部件，例如一中介層及/或除了IC晶片120以外的一或多個IC晶片。
兩個或以上的電路元件被認為是耦接是基於一直接電性連接或包括一或多個額外的電路元件(例如一或多個邏輯或傳輸閘極)的一電性連接，使得該些電路元件能夠被控制，例如製成電阻性、或者被一電晶體或其他開關裝置開啟。
在第1圖繪示的實施例中，保護電路110透過信號路徑RST直接與IC晶片120連接。在諸多實施例中，一或多個額外的電路元件，例如一或多個開關裝置，沿著信號路徑RST耦接在保護電路110與IC晶片120之間。在諸多實施例中，信號路徑RST包括一銲線、包含多層重分佈層(redistribution layers, RDLs)的一後護層封裝(post-passivation interconnection, PPI)結構的一層或多層重分佈層，以及/或適合在保護電路110及IC晶片120之間傳輸一或多個信號的一或多個其他導體元件。
保護電路110係一電路包括耦接於輸出端子112的輸入端子111，保護電路110還包括電壓參考端子113、耦接於輸入端子111與電壓參考端子113之間的偵測電路114以及耦接於輸出端子112及電壓參考端子113之間的箝位電路116。
在諸多實施例中，輸入端子111耦接至IC系統100之內部或外部的一電路(未圖示)，而因此用以接收一信號Rext。輸出端子112耦接至信號路徑RST，而因此用以輸出一信號RextPC到信號路徑RST。電壓參考端子113耦接於一參考電壓節點VSSN，而因此用以接收從參考電壓節點VSSN的一參考電壓VSS。在一些實施例中，參考電壓VSS有IC系統100的一參考電壓準位，例如一接地電壓準位。
一信號，例如信號Rext或RextPC的其一或兩者，能夠對應複數個邏輯狀態而具有多個電壓準位。低於相對於參考電壓準位的一第一臨界值的電壓準位對應至一低邏輯狀態，該低邏輯狀態在一些實施例中稱為一低邏輯電壓準位，而高於相對於參考電壓準位的一第二臨界值的電壓準位，則該高於第二臨界值的電壓準位對應至一高邏輯狀態，該第二臨界值高於該第一臨界值，該高邏輯狀態在一些實施例中稱為一高邏輯電壓準位。
偵測電路114係一電路用以相對於參考電壓準位來偵測信號Rext的電壓準位，以及響應於信號Rext的一過電壓狀況(例如一靜電放電事件)輸出一控制信號(未圖示)，該控制信號可被箝位電路116使用及指示該過電壓狀況。在一些實施例中，偵測電路114係用以輸出該控制信號，該控制信號具有低邏輯電壓準位或高邏輯電壓準位的一第一邏輯電壓準位，該第一邏輯電壓準位對應於正常操作狀況，以及具有低邏輯電壓準位或高邏輯電壓準位的一第二邏輯電壓準位，該第二邏輯電壓準位對應於過電壓狀況。
箝位電路116係一電路用以接收偵測電路114所輸出的該控制信號，且該箝位電路116包括一或多個開關裝置(未圖示)用以有選擇性地在輸出端子112及電壓參考端子113之間建立響應於控制信號的電流路徑。在一些實施例中，箝位電路116包括該一或多個開關裝置用以藉由直接將輸出端子112耦接至電壓參考端子113，有選擇性地在輸出端子112及電壓參考端子113之間建立電流路徑。在諸多實施例中該一或多個開關裝置包括n型金屬氧化物半導體(NMOS)電晶體或p型金屬氧化物半導體(PMOS)電晶體，以及包括NMOS電晶體或PMOS電晶體的通道的電流路徑。
在一些實施例中，箝位電路116用以中斷電流路徑來響應具有對應於正常操作狀況下的第一邏輯電壓準位的控制信號，以及建立電流路徑來響應具有對應於該過電壓狀況下的第二邏輯電壓準位的控制信號。
在諸多實施例中，偵測電路114及箝位電路116係用以偵測及回應信號Rext的暫態過電壓狀況，其暫態過電壓狀況係基於一或多個靜電放電事件，例如基於人體放電模式(human body model, HBM)或元件充電模式(charge device model, CDM)、電過載(electrical overstress, EOS)事件、或其他暫態過電壓狀況。在諸多實施例中，偵測電路114或箝位電路116的一或兩者包括一或多個次電路(未圖示)且因此係用以響應於一種以上的過電壓狀況。
保護電路110從而係用以偵測信號Rext的電壓準位，且響應信號Rext的正常操作狀況，將信號Rext作為信號RextPC輸出於輸出端子112，以及響應信號Rext的偵測到的過電壓狀況，輸出具有接近或剛好是參考電壓VSS的電壓準位，從而對應低邏輯電壓準位的信號RextPC。
第1圖所繪示的保護電路110的配置的實例係為了說明而非限制。在諸多實施例中，保護電路110係另外藉由將輸出信號Rext作為信號RextPC輸出於輸出端子112，用以(例如藉由包括輸入端子111及輸出端子112之間的一或多個電路部件)偵測及響應信號Rext的正常操作狀況，以及藉由輸出具有低邏輯電壓準位的信號RextPC以偵測及響應信號Rext的過電壓狀況。在一些實施例中保護電路110並不包括偵測電路114且係用以接收一外部電路(未圖示)的一控制信號，以及/或基於非信號Rext的另一信號偵測過電壓狀況，並從而用以響應偵測到的過電壓狀況輸出具有該低邏輯電壓準位的信號RextPC。
保護電路110係用以輸出具有低邏輯電壓準位的信號RextPC，而此輸出的持續時間係基於偵測到的過電壓狀況的時序特性或該偵測電路114及箝位電路116的配置中的一或兩者。在操作上，對於保護電路110輸出在偵測到的過電壓狀況之前及之後具有高邏輯電壓準位的信號RextPC的個案而言，信號RextPC具有低邏輯電壓準位代表邏輯反轉具有的持續時間對應於保護電路110輸出具有低邏輯電壓準位的信號RextPC的持續時間。在一些實施例中，保護電路110輸出在一或多個邏輯反轉之前或之後具有高邏輯電壓準位的信號RextPC的個案對應於IC系統100的正常操作模式。
在諸多實施例中，保護電路110係用以輸出具有靠近或剛好為該參考電壓準位的電壓準位的信號RextPC。該輸出信號的持續時間為預定的持續時間、可變的持續時間、或兩者之中的任一持續時間，取決於偵測到的過電壓狀況的性質，例如基於偵測到的靜電放電事件的預定的持續時間，以及基於偵測到的電過載事件的可變的持續時間。
在一些實施例中，保護電路110係用以輸出具有靠近或剛好為該參考電壓準位的電壓準位的信號RextPC，而持續時間為預定的或可變的持續時間中的一或兩者，其持續時間的範圍從0.1微秒到100微秒。在一些實施例中，保護電路110係用以輸出具有靠近或剛好為該參考電壓準位的電壓準位的信號RextPC，而持續時間為預定的或可變的持續時間中的一或兩者，其持續時間的範圍從0.2微秒到10微秒。在一些實施例中，保護電路110係用以輸出具有靠近或剛好為該參考電壓準位的電壓準位的信號RextPC，而持續時間為預定的或可變的持續時間中的一或兩者，其持續時間的範圍從0.5微秒到2微秒。
IC晶片120係一半導體晶片包括一輸入端子121，該輸入端子121耦接於電源供應器電壓節點VDDN，電源供應器電壓節點VDDN用以帶有電源供應器電壓準位的電源供應器電壓VDD。IC晶片120還包括緩衝電路122，緩衝電路122包括耦接於信號路徑RST及輸出端子124的輸入端子123。IC晶片120亦包括耦接於參考電壓節點VSSN的輸入端子125，以及為了清楚的目的而沒在第1圖繪示的一或多個額外的部件。在一些實施例中，輸入端子121、輸入端子123、或輸入端子125當中的一或多個輸入端子包括IC晶片120的接觸墊。
在一些實施例中，IC晶片120包括單晶片系統(system on a chip, SoC)。單晶片系統包括複數個積體電路，例如處理器、協同處理器、信號處理電路、邏輯電路、控制器、記憶電路、特殊應用積體電路(ASICs)、輸入/輸出(I/O)介面、通信電路或類似物的組合，都整合在單一個半導體晶片。
IC晶片120的至少一個部件包括了一電源開啟電路(power-on circuit, POC)(未圖示)用以響應於輸出端子124接收的信號Rint，引發電源開啟程序。在操作上，該電源開啟程序包括一或多個步驟，使得IC晶片120的至少一部份，例如一或多個暫存器、正反器、以及/或閂鎖，可被控制地用以在一正常操作模式下運作，且IC晶片120在電源開啟程序的執行期間，被禁止在正常操作模式當中運作。在諸多實施例中，該電源開啟電路係用以響應於具有高邏輯電壓準位或低邏輯電壓準位中的任一電壓準位的信號Rint，引發電源開啟程序。在諸多實施例中，信號Rext、RextPC、或Rint中的一或多個信號稱為一重置信號，信號RextPC稱為受保護信號或受保護重置信號，以及/或輸入端子123稱為一重置引腳。
緩衝電路122係一電路用以接收信號RextPC輸入端子123，並基於信號RextPC產生信號Rint，以及輸出信號Rint於輸出端子124。緩衝電路122包括至少一緩衝器(未在第1圖顯示)以及至少一延遲電路126，延遲電路126以串聯方式耦接於輸入端子123及輸出端子124之間。緩衝電路122所包括的至少一緩衝器係耦接於延遲電路126及輸出端子124之間。在一些實施例中，緩衝電路122除了上述部件之外，亦包括其他的一或多個部件(未圖示)，為了說明的目的而沒有繪示或更進一步討論。
延遲電路126包括輸入端子127以及輸出端子128。在諸多實施例中，輸入端子127係耦接於緩衝電路122的輸入端子123，或者耦接於擁有至少一緩衝器的緩衝電路122的緩衝器。輸出端子128係耦接於擁有至少一緩衝器的緩衝電路122的緩衝器的輸入端子。
延遲電路126係用以藉由反轉從輸入端子127所接收的信號IN以及相對於信號IN在邏輯電壓準位之間的過渡時間，增加信號OUT在邏輯電壓準位之間的過渡時間，產生信號OUT，如下所述。在諸多實施例中，延遲電路126係用以增加信號OUT從低邏輯電壓準位過渡至高邏輯電壓準位，或從高邏輯電壓準位過渡至低邏輯電壓準位的中的一或兩者的過渡時間。
透過包括延遲電路126，緩衝電路122係用以增加信號Rint的邏輯電壓準位之間的過渡時間，相對於信號RextPC的邏輯電壓準位之間的過渡時間。在諸多實施例中，緩衝電路122包括下面所述對應於第2A圖及第2B圖的緩衝電路222A或222B的其中之一，或者包括下面所述對應於第4圖的緩衝電路400。
信號RextPC的過渡時間對應於從高邏輯電壓準位至低邏輯準位的過渡時間，例如在保護電路110響應於信號Rext的偵測到的過電壓狀況而輸出具有靠近或剛好為參考電壓VSS的電壓準位的信號RextPC的持續時間的一開始。信號Rint的過渡時間在一些實施例中對應於從高邏輯電壓準位過渡至低邏輯準位的時間，或者是在一些實施例中對應於從低邏輯電壓準位過渡至高邏輯準位的時間。對應於第5圖，信號過渡時間的非限制性的實例如下所述。
在一些實施例中，延遲電路126包括一電阻電容(RC)網路(第1圖未示)，例如在下面所述，對應於第3A圖至第3D圖的延遲電路300A~300D的RC網路，且延遲電路126從而用以基於信號OUT，相對於信號RextPC的過渡時間增加信號Rint的過渡時間。在一些實施例中，延遲電路126包括反向器延遲、計數器、或其他合適的電路部件，且從而另外用以基於信號OUT，相對於信號RextPC的過渡時間增加信號Rint的過渡時間。
在諸多實施例中，在緩衝電路122包含的至少一緩衝器及延遲電路126係用以輸出信號Rint，信號Rint為與在穩態的輸入信號RextPC擁有相同的低邏輯電壓準位或高邏輯電壓準位的同步信號，或者為與在穩態的輸入信號RextPC擁有相反的低邏輯電壓準位或高邏輯電壓準位的互補信號。
緩衝電路122包括的至少一緩衝器係一電路，該電路用以響應於輸出端子相對於緩衝電路的臨界電壓(例如一電晶體的臨界電壓)，在一輸入端子(未在第1圖顯示)接收一輸入信號，以及在一輸出端子(未在第1圖顯示)產生一輸出信號。在諸多實施例中，在緩衝電路122所包括的至少一緩衝器包括反向器或非反向的電路部件(例如一放大器)的其一或兩者。
在一些實施例中，緩衝電路122所包括的至少一緩衝器及延遲電路126係用以基於耦接輸出端子128的緩衝器的臨界電壓，以及相對於信號RextPC的過渡時間，增加信號Rint的過渡時間。在一些實施例中，臨界電壓相應於NMOS電晶體，並且信號Rint的過渡時間對應於信號OUT從參考電壓VSS的參考電壓準位爬升至臨界電壓所需要的時間。在一些實施例中，該臨界電壓對應於PMOS電晶體，並且信號Rint的過渡時間對應於信號OUT從電源供應器電壓VDD的電源供應器電壓準位下降至臨界電壓所需要的時間。
延遲電路126係用以響應於信號IN將信號OUT提至臨界電壓，信號IN具有低邏輯電壓準位或高邏輯電壓準位的第一邏輯電壓準位。延遲電路126也係用以響應於信號IN將信號OUT提至對應參考電壓準位或電源供應器電壓準位的其中之一，信號IN具有低邏輯電壓準位或高邏輯電壓準位的第二邏輯電壓準位。
在操作上，因為耦接延遲電路126的緩衝器的輸出信號沒有經歷從第一邏輯電壓準位到第二邏輯電壓準位的過渡，直到信號OUT到達該臨界電壓，所以如果信號IN在第一邏輯電壓準位的時間長度小於信號OUT提至臨界電壓所需的時間，則緩衝器輸出信號不會過渡。延遲電路126與臨界電壓的組合，從而定義出一時間臨界值，使得信號IN具有第一邏輯電壓準位的時間長度小於時間臨界值時，防止信號IN造成緩衝器輸出信號的過渡。
在一些實施例中，延遲電路126係用以對於給定的臨界電壓，基於藉由保護電路110輸出的信號RextPC的一或多個預期的邏輯反轉持續時間的數值定義出時間臨界值，如上面所述。在一些實施例中，該一或多個預期的數值包括對應於靜電放電模式(例如人體放電模式或元件充電模式)的預定持續時間。
在一些實施例中，IC系統100不包括保護電路110，且延遲電路126係用以基於一信號(例如具有上述特性的信號RextPC)中的邏輯反轉持續時間的一或多個預期數值定義出該時間臨界值，該信號從保護電路110之外的另一來源而來，被緩衝電路122接收。在一些實施例中，在緩衝電路122接收信號中的邏輯反轉對應於從低邏輯電壓準位至高邏輯電壓準位的過渡，該過渡隨後是從高邏輯電壓準位至低邏輯電壓準位的一過渡。
透過上述的配置，緩衝電路122能夠相對於信號RextPC的過渡時間增加信號Rint的過渡時間，使得響應於信號RextPC在邏輯反轉的持續時間小於時間臨界值，緩衝電路122在維持給定的邏輯電壓準位的同時，輸出信號Rint。在一些實施例中，緩衝電路122係另外用以相對於信號RextPC的過渡時間，增加信號Rint的過渡時間。
透過用以相對於RextPC的該過渡時間來增加信號Rint的該過渡時間，緩衝電路122係用以相對於信號RextPC，增加接收信號Rint的一電路的一過渡時間，例如相對於信號RextPC或Rext的一或兩者的一過渡時間。在一些實施例中，緩衝電路122係用以相對於信號RextPC的過渡時間，增加信號Rint的過渡時間，其增加的量小於一預定的反應時間，例如包括在一電路，如SoC，的一說明書的一反應時間。
在一些實施例中，緩衝電路122係用以增加信號Rint的該過渡時間至一時間，該時間範圍從0.2微秒至1000微秒。在一些實施例中，緩衝電路122係用以增加信號Rint的該過渡時間至一時間，該時間範圍從1微秒至100微秒。在一些實施例中，緩衝電路122係用以增加信號Rint的該過渡時間至一時間，該時間範圍從2微秒至10微秒。
透過包括延遲電路126並且從而用以相對於信號RextPC的過渡時間來增加信號Rint的過渡時間，緩衝電路122能夠預防輸出信號的過渡被輸入信號的短期邏輯反轉(例如基於靜電放電事件的短期邏輯反轉)觸發。相較於不包含延遲電路的一些實施方法，緩衝電路122更能夠響應於短期輸入信號的邏輯反轉而產生具有固定邏輯電壓準位的輸出信號。
在包括了緩衝電路122的IC系統中，例如IC系統100，接收固定電壓準位的信號Rint的電源開啟電路響應於具有足夠簡短的持續時間的邏輯反轉，從而防止引發多餘的啟動程序。
第2A圖係根據一些實施例的緩衝電路222A的示意圖。緩衝電路222A可做為如上所述第1圖中的緩衝電路122使用。
緩衝電路222A包括輸入端子123以及延遲電路126，其中延遲電路126包括耦接輸入端子123的輸入端子127，輸入端子123、延遲電路126與輸入端子127皆對應於第1圖，如上所述。緩衝電路222A亦包括一輸出端子224以及數量為N個的多個反向器INV1~INVN，反向器INV1~INVN以串聯方式耦接於延遲電路126的輸出端子128以及輸出端子224之間。輸出端子224可作為輸出端子124使用，且反向器INV1~INVN可作為緩衝電路122的至少一緩衝器使用，對應於第1圖，如上所述。在諸多實施例中，緩衝電路222A的延遲電路126包括延遲電路300A~300D的其中之一，對應於第3A圖至第3D圖，如下所述。在一些實施例中，緩衝電路222A除上所述，另外還包括一或多個部件(未圖示)，為了說明的目的而沒有繪示或更進一步討論。
反向器INV1~INVN的每一者為一邏輯閘，且該邏輯閘係用以在一輸入端子接收一輸入信號，並且在一輸出端子產生一互補輸出信號。在一些實施例中，反向器INV1~INVN的每一者包括一PMOS電晶體(未圖示)，且PMOS電晶體與一NMOS電晶體(未圖示)串聯耦接於電源供應器電壓VDD以及參考電壓VSS之間。PMOS及NMOS電晶體的閘極耦接在一起且用以接收輸入信號，而PMOS及NMOS電晶體的汲極耦接在一起且用以產生輸出信號。
在第2A圖所繪示的實施例中，反向器INV1包括一或多個電路(例如一史密特觸發器(Schmitt trigger))，用以藉由將低邏輯電壓準位過渡至高邏輯電壓準位的臨界電壓設置高於從高邏輯電壓準位過渡至低邏輯電壓準位的臨界電壓執行一遲滯功能。在操作上，遲滯電路作用以提供保護對抗規模小於臨界電壓的雜訊所觸發的過渡現象，因此遲滯電路可當作一雜訊濾波器。在一些實施例中，反向器INV1不包括用以執行遲滯功能的一或多個電路。
在諸多實施例中，緩衝電路222A包括延遲電路126以及奇數N個反向器INV1~INVN，使得信號RDint係與信號RextPC同步，緩衝電路222A或者包括延遲電路126以及偶數N個反向器INV1~INVN，使得信號RDint係與信號RextPC互補。
在第2A圖所繪示的實施例中，緩衝電路222A包括反向器INV1~INVN中的不只一個反向器。在一些實施例中，緩衝電路222A包括反向器INV1~INVN中的數字N等於1。在一些實施例中，緩衝電路222A包括反向器INV1~INVN中的數字N範圍從2至8。在一些實施例中，緩衝電路222A包括反向器INV1~INVN中的數字N範圍從3至5。在一些實施例中，緩衝電路222A包括反向器INV1~INVN中的數字N大於8。
緩衝電路222A係從而用以在輸入端子123接收信號RextPC，以及在輸出端子224產生信號RDint。信號RDint相對於信號RextPC在多個邏輯電壓準位之間具有更長的過渡時間。產生信號RDint對應如上面所述於第1圖中用緩衝電路122來產生信號Rint，且在輸出端子224對應於輸出端子124的實施例中，信號RDint可做為信號Rint使用。
第2B圖係根據一些實施例的緩衝電路222B的示意圖。對應於第1圖，緩衝電路222B可做為緩衝電路122使用，如上面所述。
緩衝電路222B包括輸入端子123、輸出端子224、延遲電路126、以及反向器INV1~INVN，上述每一者對應第2A圖以及緩衝電路222A。在一些實施例中，緩衝電路222B除了上面所述的之外，亦包括一或多個部件(未圖示)，為了說明的目的而沒有繪示或更進一步討論。
緩衝電路222B具有符合上述的緩衝器222A配置的配置，除了延遲電路126係耦接於反向器INV1~INVN當中的兩個反向器之間，而不是耦接於輸入端子123及反向器INV1之間。在第2B圖所繪示的實施例中，反向器INV1~INVN中的至少兩個反向器係耦接於輸入端子123及延遲電路126之間。在一些實施例中，反向器INV1係反向器INV1~INVN當中的單個反向器，且反向器INV1係耦接於輸入端子123及延遲電路126之間。
緩衝電路222B從而用以在輸入端子123接收信號RextPC以及在輸出端子224產生信號RDint，對應上述第2A圖及緩衝器222A的方式。
透過包括如上述配置的延遲電路126及反向器INV1~INVN，各個緩衝電路222A及222B係用以相對於信號RextPC的過渡時間，增加信號RDint的過渡時間，且從而能夠達到多個益處，例如，如上所述相對於緩衝電路122及IC系統100，阻止短期輸入信號邏輯反轉所觸發的輸出信號過渡。
第3A圖至第3D圖係根據一些實施例的延遲電路300A~300D的示意圖。相對於上述的第1圖至第2B圖，延遲電路300A~300D的每一者都可像延遲電路126作使用。在一些實施例中，延遲電路300A~300D被稱為RC電路。
延遲電路300A~300D的每一者包括用以接收信號IN的輸入端子127、用以輸出信號OUT的輸出端子128，電源供應器電壓節點VDDN、以及參考電壓節點VSSN之每一者在上面的第1圖至第2B圖有討論。延遲電路300A~300D的每一者也包括電阻式裝置R1。在延遲電路300A及300B中，電阻式裝置R1耦接於輸出端子128及電源供應電壓節點VDDN之間，在延遲電路300C及300D中，電阻式裝置R1耦接於輸出端子128及參考電壓節點VSSN之間。
在一些實施例中，電阻式裝置R1係以並聯方式與電容式裝置C1排列，此並聯排列在延遲電路300A及300B中係耦接於輸出端子128及電源供應器電壓節點VDDN之間，此並聯排列在延遲電路300C及300D中係耦接於輸出端子128與參考電壓節點VSSN之間。在一些實施例中，耦接於輸出端子128及電源供應器電壓節點VDDN或參考電壓節點VSSN的電阻式裝置R1及電容式裝置C1的並聯排列被稱為RC網路。
在一些實施例中，電阻式裝置R1係以串聯方式與電容式裝置C1排列，且電容式裝置C1在延遲電路300A及300B中係耦接於輸出端子128及參考電壓節點VSSN之間，電容式裝置C1在延遲電路300C及300D中係耦接於輸出端子128及電源供應器電壓節點VDDN之間。在一些實施例中，耦接於輸出端子128及電源供應器電壓節點VDDN或參考電壓節點VSSN的電阻式裝置R1及電容式裝置C1的串聯排列被稱為RC網路。
延遲電路300A及300B包括NMOS電晶體N1，NMOS電晶體N1耦接於輸出端子128及參考電壓節點VSSN之間，且NMOS電晶體N1具有耦接於輸入端子127的閘極。相較於延遲電路300A，延遲電路300B進一步包括至少一PMOS電晶體P2~PM，PMOS電晶體P2~PM串聯耦接於輸出端子128及電阻式裝置R1之間，且電晶體P2~PM的每一者具有耦接於輸入端子127的閘極。
延遲電路300C及300D包括PMOS電晶體P1，且PMOS電晶體P1耦接於輸出端子128及電源供應器電壓節點VDDN之間，且PMOS電晶體P1具有耦接於輸入端子127的閘極。相較於延遲電路300C，延遲電路300D進一步包括至少一NMOS電晶體N2~NM，NMOS電晶體N2~NM串聯耦接於輸出端子128及電阻式裝置R1之間，且電晶體N2~NM的每一者具有耦接於輸入端子127的閘極。
在諸多實施例中，電阻式裝置R1包括一IC裝置，例如包括多矽晶的一部份以及/或一金屬或其他具有符合預定電阻值的尺寸的合適材料的一層，從而用以在延遲電路300A~300D中作為一電阻器進行操作。
在諸多實施例中，電容式裝置C1包括一或多個IC裝置，一或多個IC裝置用以根據對應的第一或第二預定電容值且從而用以在延遲電路300A~300D做為一電容器進行操作。在諸多實施例中，電容式裝置C1包括金屬-絕緣體-金屬(metal-insulator-metal，MIM)電容器、被配置為電容器的電晶體、或適合提供一受控電容值的另一IC裝置。
在操作上，如上述配置的電阻式裝置R1及電容式裝置C1的並聯或串聯排列作用以控制一速率，該速率是指在輸出端子128被對應的電晶體N1或P1從電源供應器電壓節點VDDN或參考電壓節點VSSN去耦接化之後，輸出端子128的電壓準位提至對應的另一個電源供應器電壓節點VDDN或參考電壓節點VSSN的速率。
對應於延遲電路300A~300D用以提拉信號OUT的預定速率，電阻式裝置R1具有預定電阻值且電容式裝置C1具有預定電容值。在操作上，在延遲電路300A及300B中，耦接於輸出端子128及電源供應器電壓節點VDDN之間的電阻式裝置R1以及耦接於輸出端子128及電源供應器電壓節點VDDN或參考電壓節點VSSN的其中之一之間的電容式裝置C1造成信號OUT以預定速率從邏輯性低電壓準位提升至邏輯性高電壓準位。在延遲電路300C及300D中，耦接於輸出端子128及參考電壓節點VSSN之間的電阻式裝置R1以及耦接於輸出端子128及電源供應器電壓節點VDDN或參考電壓節點VSSN的其中之一之間的電容式裝置C1造成信號OUT以預定速率從邏輯性高電壓準位下降至邏輯性低電壓準位。
透過上述的配置，在操作上，當信號IN具有高邏輯電壓準位時，延遲電路300B中的至少一電晶體P2~PM將電阻式裝置R1從輸出端子128電性隔離，從而相對於延遲電路300A，減少電源供應器電壓準位VDDN以及輸出端子128之間的一漏電流。在諸多實施例中，延遲電路300B包括數量為M的至少一電晶體P2~PM，而數字M的範圍從1至8。
相似地，透過上述的配置，在操作上，當信號IN有低邏輯電壓準位時，延遲電路300D的至少一電晶體N2~NM將電阻式裝置R1從輸出端子128電性隔離，從而相對於延遲電路300C，減少參考電壓準位VSSN以及輸出端子128之間的一漏電流。在諸多實施例中，延遲電路300D包括數量為M的至少一電晶體N2~NM，而數字M的範圍從1至8。
在第3A圖至第3D圖所繪示以及上面所述的延遲電路300A~300D的配置係非限制性的實例，從而在操作上，信號OUT以預定速率被提至電源供應器電壓節點VDDN或參考電壓節點VSSN的其中之一。在諸多實施例中，一RC電路，例如延遲電路300A~300D的其中之一，包括至少一電阻式裝置以及至少一電容式裝置，且該些裝置在操作上用以控制一信號，例如信號OUT，提至電源供應器電壓準位VDDN或參考電壓準位VSSN的其中之一的速率。
透過上述的配置，延遲電路300A~300D的每一者能夠相對於信號IN的過渡時間增加信號OUT的過渡時間。透過被包括在緩衝電路中，例如緩衝電路122，延遲電路300A~300D的每一者從而能夠對應於緩衝電路122及IC系統100實現上述的益處。
第4圖係根據一些實施例的緩衝電路的示意圖。對應於第1圖，緩衝電路400可作為如上所述的緩衝電路122使用。
緩衝電路400包括輸入端子123及輸出端子124，各別對應於第1圖至第2B圖，如上所述。緩衝電路400亦包括耦接於輸入端子123的緩衝電路422、耦接於輸入端子123的邏輯電路430、以及耦接於輸出端子124的邏輯電路440。緩衝電路422包括輸出端子224及緩衝電路222A或222B的其中之一，各別對應於第2A圖及第2B圖，如上所述。輸出端子224係耦接於邏輯電路440的第一輸入端子(未標記)，且邏輯電路430包括輸出端子(未標記)，而輸出端子(未標記)係耦接於邏輯電路440的第二輸入端子(未標記)。
邏輯電路430包括至少一邏輯裝置(未圖示)並且從而用以基於輸入信號RextPC輸出信號RinPC至邏輯電路440的第二輸入端子，對應於第1圖至第2B圖，如上所述。在一些實施例中，至少一邏輯裝置包括耦接於輸入端子123及邏輯電路430的輸出端子之間的至少一緩衝器。在一些實施例中，對應如上所述的第2A圖及第2B圖，至少一邏輯裝置包括串聯耦接於輸入端子123及邏輯電路430的輸出端子之間的多個反向器，反向器的數量大於上述的反向器INV1~INVN的數量N。
邏輯電路440包括至少一邏輯裝置(未圖示)且從而用以接收，除了從邏輯電路430而來的信號RinPC之外的從緩衝電路422而來的信號RDint，並且用以基於信號RDint及RinPC輸出信號Rint至輸出端子124，各個對應於第1圖至第2B圖，如上所述。在一些實施例中，至少一邏輯裝置包括一NAND閘，NAND閘包括邏輯電路440的該第一及第二輸入端子。該至少一邏輯裝置亦包括串聯耦接至NAND閘及輸出端子124之間的至少一緩衝器。
在一些實施例中，邏輯電路430或440的一者或兩者包括了除了第4圖所繪示的之外的一或多個輸入端子以及/或輸出端子，且緩衝電路400從而用以基於信號RextPC之外的一或多個信號，產生信號Rint及/或產生除了信號Rint之外的一或多個信號(未圖示)。
透過包括除了緩衝電路422的邏輯電路430及440，緩衝電路400係用以，相較於上述的緩衝電路122、222A、以及222B，產生有更高彈性的信號Rint。透過包括緩衝電路422，且緩衝電路422包括緩衝電路222A或222B的其中之一，緩衝電路400能夠相對於信號RextPC的過渡時間增加信號Rint的過渡時間，係，從而能夠達到益處，例如如上所述對應於緩衝電路122及IC系統100，阻止被短期輸入信號邏輯反轉所觸發的輸出信號過渡。
第5圖係根據一些實施例的緩衝電路的操作參數的表示圖。第5圖繪示了諸多信號作為時間的函數的非限制性實例： 由延遲電路接收的信號IN1或IN2，由延遲信號產生的對應信號OUT1或OUT2，以及由包括延遲信號的緩衝電路(例如包括延遲電路126的緩衝電路122)所產生的信號Reset。
信號IN1及OUT1，對應於上述的第1圖至第3D圖，係在一實施例中，對應於信號IN及OUT的非限制性實例，該實施例當中的延遲電路126相對於信號IN從高邏輯電壓準位至低邏輯電壓準位的過渡時間，增加信號OUT從低邏輯電壓準位至高邏輯電壓準位的過渡時間。信號IN2及OUT2係在一實施例中，對應於信號IN及OUT的非限制性實例，該實施例當中的延遲電路126相對於信號IN從低邏輯電壓準位至高邏輯電壓準位的過渡時間，增加信號OUT從高邏輯電壓準位至低邏輯電壓準位的過渡時間。信號Reset，對應於上述的第1圖至第4圖，係對應於信號Rint的非限制性實例。
信號IN1、IN2、OUT1、OUT2、以及Reset的每一者係相對於一高邏輯準位H及一低邏輯準位L所繪示。在諸多實施例中，高邏輯準位H相應於高邏輯電壓準位或臨界電壓，例如緩衝器的臨界電壓，以及低邏輯準位L相應於低邏輯電壓準位或臨界電壓，例如緩衝器的臨界電壓。
在時間t1之前，信號IN1具有高邏輯準位H且信號OUT1具有低邏輯準位L。從時間t1至時間t2，信號IN1過渡並且維持在低邏輯準位L，而此時信號IN1回歸到高邏輯準位H。信號IN1具有低邏輯準位L代表邏輯反轉具有從時間t1至時間t2的持續時間。在時間t1時，信號OUT1從低邏輯準位L提升至高邏輯準位H，而此提升速率被延遲電路126的配置所決定。基於相對增加的過渡時間，信號OUT1在時間t2維持低於高邏輯準位H，此時信號OUT1響應於信號IN1回歸至高邏輯準位H，而回歸至低邏輯準位L。
在時間t1之前，信號IN2具有低邏輯準位L且信號OUT2具有高邏輯準位H。從時間t1至時間t2，信號IN2過渡並且維持在高邏輯準位H，而此時信號IN2回歸到低邏輯準位L。信號IN2具有高邏輯準位H代表邏輯反轉具有從時間t1至時間t2的持續時間。在時間t1時，信號OUT2從高邏輯準位H下降至低邏輯準位L，而此下降速率被延遲電路126的配置所決定。基於相對增加的過渡時間，信號OUT2在時間t2維持高於低邏輯準位L，此時信號OUT2響應於信號IN2回歸至低邏輯準位L，而回歸至高邏輯準位H。
在第一實施例中，由於在信號IN1的邏輯反轉的整個過程中，信號OUT1都維持低於高邏輯準位H，接收信號OUT1的緩衝電路122的緩衝器並不在邏輯電壓準位之間過渡，並且緩衝電路122對應高邏輯準位H或低邏輯準位L輸出具有不變準位的信號Reset。
相似地，在該第二實施例中，由於在信號IN2的邏輯反轉的整個過程中，信號OUT2都維持高於低邏輯準位L，接收信號OUT2的緩衝電路122的緩衝器並不在邏輯電壓準位之間過渡，並且緩衝電路122對應於高邏輯準位H或低邏輯準位L輸出具有不變準位的信號Reset。
第6圖係根據一些實施例操作緩衝電路的方法600的流程圖。方法600可用於緩衝電路，例如如上所述對應於第1圖至第4圖的緩衝電路122、222A、222B或400。方法600亦用於包括緩衝電路的IC系統，例如如上所述對應於第1圖的包括緩衝電路122的IC系統100。
在第6圖所繪示的方法600的操作的順序係僅用做說明；方法600的操作係能夠以不同於第6圖所繪示的順序來執行。在一些實施例中，第6圖所繪示的操作步驟以外的操作步驟係在第6圖所繪示的操作步驟之前、之間、期間、或之後施行。在一些實施例中，方法600的一些或所有的操作步驟係SoC(例如包括對應如上述的第1圖的IC晶片120包含的SoC)的操作的一部份。
在操作步驟610，在一些實施例中，邏輯信號係從過電壓保護電路輸出。輸出邏輯信號包括輸出具有高邏輯電壓準位或低邏輯電壓準位任一者，並且具有對應從高邏輯電壓準位過渡至低邏輯電壓準位或從低邏輯電壓準位過渡至高邏輯電壓準位的一者或兩者的第一過渡時間的邏輯信號。
在一些實施例中，從過電壓保護電路輸出邏輯信號包括從保護電路110輸出信號RextPC，對應於第1圖，如上所述。在一些實施例中，輸出邏輯信號包括輸出包括邏輯反轉的邏輯信號，如上所述對應於第1圖至第5圖。
在操作步驟620中，邏輯信號係在緩衝電路的輸入端子被接收。接收邏輯信號還包括接收具有第一過渡時間的邏輯信號。在一些實施例中，接收邏輯信號包括接收具有邏輯反轉的邏輯信號，如上所述對應於第1圖至第5圖。
在一些實施例中，在緩衝電路的輸入端子接收邏輯信號包括在緩衝電路122的輸入端子123接收信號RextPC，如上所述對應於第1圖至第2B圖及第4圖。
在一些實施例中，在緩衝電路的輸入端子接收邏輯信號包括在IC晶片(例如包括SoC的IC晶片120，如上所述對應於第1圖)的輸入焊墊接收邏輯信號。
在操作步驟630中，藉由RC電路以及緩衝器依序反轉邏輯信號。藉由RC電路以及緩衝器依序反轉邏輯信號包括先將邏輯信號透過RC電路反轉，再透過緩衝器來反轉信號。RC電路係耦接於緩衝器的輸入端子，以及透過RC電路來反轉邏輯信號亦包括了使用RC網路的電阻式裝置來將緩衝器的輸入端子耦接至電源供應器電壓節點或者參考電壓節點的其中之一。
利用RC電路來反轉邏輯信號包括透過使用RC網路來將緩衝器的輸入端子耦接至電源供應器電壓節點或者參考電壓節點的其中之一，以將邏輯信號的過渡時間從第一過渡時間增加至第二過渡時間。
在一些實施例中，使用RC網路的電阻式裝置來將緩衝器的輸入端子耦接至電源供應器電壓節點或參考電壓節點的其中之一亦包括了使用電晶體將輸入信號從電源供應器電壓節點或者參考電壓節點的其中另一者去耦接化。
在一些實施例中，利用RC電路反轉邏輯信號包括利用延遲電路300A~300D的其中之一來反轉信號IN以產生信號OUT，如上所述對應於第3A圖至第3D圖。
在一些實施例中，利用RC網路將緩衝器的輸入端子耦接至電源供應器電壓節點或者參考電壓節點的其中之一包括了利用RC網路耦接包括遲滯電路的緩衝器的輸入端子。在一些實施例中，利用RC網路將緩衝器的輸入端子耦接至電源供應器電壓節點或者參考電壓節點的其中之一包括利用RC網路耦接反向器INV1~INVN的輸入端子，如上所述對應於第2A圖及第2B圖。
在諸多實施例中，利用RC電路反轉邏輯信號包括反轉緩衝電路的輸入端子所接收的邏輯信號，或在邏輯信號已經被緩衝電路的輸入端子以及RC電路之間的緩衝器反轉之後，再次反轉。
在一些實施例中，利用緩衝器反轉邏輯信號包括使用多個緩衝器依序反轉邏輯信號。在一些實施例中，利用緩衝器反轉邏輯信號包括利用一或多個緩衝器INV1~INVN反轉邏輯信號，如上所述對應於第2A圖及第2B圖。
在操作步驟640中，被依序反轉的邏輯信號係從緩衝電路的輸出端子輸出。從緩衝電路輸出被依序反轉的邏輯信號包括輸出具有第二過渡時間的被反轉的邏輯訊號。在諸多實施例中，從緩衝電路輸出被依序反轉的邏輯信號包括輸出與被接收的邏輯信號或被接收的邏輯信號的互補信號同步的被反轉的邏輯訊號。
在一些實施例中，輸出被依序反轉的邏輯信號包括輸出信號Rint，如上所述對應於第1圖至第5圖。在一些實施例中，輸出被依序反轉的邏輯信號包括輸出信號RDint，如上所述對應於第2A圖、第2B圖、及第4圖。
在一些實施例中，輸出被依序反轉的邏輯信號包括輸出IC晶片(例如包含SoC的IC晶片120，如上所述對應於第1圖)的重置信號。
透過執行方法600的一些或是所有的操作， 緩衝電路輸出相對於被接收的邏輯信號在邏輯電壓準位之間具有較長的過渡時間的邏輯信號，從而獲得如上所述，對應於IC系統100及緩衝電路122、222A、及222B的益處。
在一些實施例中，緩衝電路包括輸入端子、輸出端子、緩衝器以及電阻電容電路，該電阻電容電路與該緩衝器串聯耦接於該輸入端子及該輸出端子之間，其中該電阻電容電路係用以相對於在該輸入端子接收的一輸入信號在多個邏輯電壓準位之間的一過渡時間，增加在該輸出端子產生的一輸出信號在多個邏輯電壓準位之間的一過渡時間，以及該輸出信號的該過渡時間係基於該輸入信號的一邏輯反轉的一持續時間。在一些實施例中，該電阻電容電路包括一第一電晶體，該第一電晶體與一電阻電容網路串聯耦接於一電源供應器節點以及一參考節點之間，以及該電阻電容網路包括一電阻器，該電阻器並聯於一電容器。在一些實施例中，該第一電晶體係一NMOS電晶體。在一些實施例中，該電阻電容電路更包括一第二電晶體，該第二電晶體串聯耦接於該第一電晶體以及該電阻電容網路之間，該第一及第二電晶體係不同電晶體類型，該第一及第二電晶體的每一者的一閘極係耦接於該電阻電容電路的一輸入端子，以及該第一及第二電晶體的每一者的一汲極係耦接於該電阻電容電路的一輸出端子。在一些實施例中，該電阻電容電路包括一電晶體，該電晶體與一電阻器串聯耦接於一電源供應器節點及一參考節點之間，以及一電容器，該電容器該電晶體並聯排列。在一些實施例中，該緩衝器包括一遲滯電路。在一些實施例中，該緩衝器包括一反向器。在一些實施例中，該電阻電容電路係耦接於該緩衝器以及該輸入端子之間。在一些實施例中，該緩衝器係多個緩衝器其中的一緩衝器，以及該緩衝器係耦接於多個複數個緩衝器的一整體以及該輸入端子之間。
在一些實施例中，一系統包括一過電壓保護電路，用以在一過電壓保護電路輸出端子產生一被保護信號、以及一緩衝電路，用以在一緩衝電路的輸出端子產生一緩衝電路輸出信號。該緩衝電路包括一輸入端子，該輸入端子耦接於該過電壓保護電路輸出端子、一緩衝器、以及一電阻電容電路，該電阻電容電路與該緩衝器串聯耦接在該輸入端子及該緩衝電路輸出端子之間，其中該電阻電容電路係用以相對於該被保護信號在多個邏輯電壓準位之間的一過渡時間，增加該緩衝電路輸出信號在多個邏輯電壓準位之間的一過渡時間。在一些實施例中，該緩衝電路係與該過電壓保護電路分離的一積體電路晶片的一部分，以及該緩衝電路的該輸入端子包括該IC晶片的一接觸焊墊。在一些實施例中，該過電壓保護電路包括一開關裝置，且該開關裝置用以藉由將該過電壓保護電路輸出端子耦接至對一偵測電壓準位有響應的一參考節點，產生該被保護信號。在一些實施例中，該電阻電容電路係用以基於該緩衝器的一臨界電壓，增加該緩衝電路輸出信號的該過渡時間。在一些實施例中，該過電壓保護電路係用以基於一靜電放電模型，耦接該過電壓保護電路輸出端子至該參考電壓節點於一持續時間，以及該電阻電容電路係用以該電阻電容電路係用以更基於該持續時間，增加該緩衝電路輸出信號的該過渡時間。在一些實施例中，該緩衝電路為一單晶片系統的一部件，該單晶片系統用以響應於該緩衝電路輸出信號施行一重置操作。在一些實施例中，該電阻電容電路包括一NMOS電晶體，該NMOS電晶體耦接於該緩衝電路的該輸入端子的一閘極、耦接於一參考節點的源極端子以及耦接於該緩衝器的一輸入端子的一汲極端子，以及一電阻電容網路，該電阻電容網路包括一電阻器及一電容器的一並聯配置，該並聯配置耦接於該NMOS電晶體的該汲極端子以及該積體電路晶片的一電源供應器節點之間。在一些實施例中，該電阻電容電路更包括一PMOS電晶體，該PMOS電晶體包括耦接於該緩衝電路的該輸入端子的一閘極、耦接於該NMOS電晶體的該汲極端子的一汲極端子以及耦接於該電阻電容網路的一源極端子。
在一些實施例中，一操作一緩衝電路的方法包括在該緩衝電路的一輸入端子接收一邏輯信號，使用一電阻電容電路以及一緩衝器的每一者依序反轉該邏輯信號，該電阻電容電路耦接於該緩衝器的一輸入端子，以及在該緩衝電路的一輸出端子輸出被依序反轉的該邏輯信號，其中使用該電阻電容電路反轉該邏輯信號的步驟包括利用一電阻電容網路將該緩衝器的該輸入端子耦接至一電源供應器電壓節點或者一參考電壓節點之一者。在一些實施例中，使用該電阻電容網路以耦接該緩衝器的該輸入端子至該電源供應器電壓節點或該參考電壓節點之一者包括使用一電晶體以將該緩衝器的該輸入端子從該電源供應器電壓節點或者該參考電壓節點之另一者去耦接化。在一些實施例中，在該緩衝電路的該輸入端子接收該邏輯信號包括在一單晶片系統的一輸入焊墊接收該邏輯信號，以及輸出被依序反轉的該邏輯信號包括輸出該單晶片系統的一重置信號。
上文概述若干實施例的特徵或實例，使得熟習此項技術者可更好地理解本揭示案的態樣。熟習此項技術者應瞭解，可輕易使用本揭示案作為設計或修改其他製程及結構的基礎，以便實施本文所介紹的實施例或實例的相同目的及/或實現相同優勢。熟習此項技術者亦應認識到，此類等效結構並未脫離本揭示案的精神及範疇，且可在不脫離本揭示案的精神及範疇的情況下產生本文的各種變化、替代及更改。
100:IC系統 110:保護電路 111、121、123、125、127:輸入端子 112、124、128、224:輸出端子 113:電壓參考端子 114:偵測電路 116:箝位電路 120:IC晶片 122、222A、222B、400、422:緩衝電路 126、300A~300D:延遲電路 VDD:電源供應器電壓 VSS:參考電壓 VSSN:參考電壓節點 RST:信號路徑 Rext、RextPC、Rint、IN、OUT、RDint、RinPC、IN1、 IN2、OUT1、OUT2:信號 VDDN:電源供應器電壓節點 INV1~INVN:反向器 C1:電容式裝置 R1:電阻式裝置 N1~NM:NMOS電晶體 P1~PM:PMOS電晶體 430、440:邏輯電路 t1、t2:時間 600:方法 610、620、630、640:操作步驟
本揭露內容的各方面搭配隨附的圖式的參閱，可以對以下的詳細說明有更佳的理解。值得注意的是，根據產業的標準慣例，諸項特徵並沒有按比例繪製。實際上，諸項特徵的尺寸為了論述清晰可為任意的增大或縮小。 第1圖係根據一些實施例的IC系統的示意圖。 第2A圖係根據一些實施例的緩衝電路的示意圖。 第2B圖係根據一些實施例的緩衝電路的示意圖。 第3A圖至第3D圖係根據一些實施例的延遲電路的示意圖。 第4圖係根據一些實施例的緩衝電路的示意圖。 第5圖係根據一些實施例的緩衝電路的操作參數的表示圖。 第6圖係根據一些實施例的緩衝電路的操作方法的流程圖。
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100:IC系統
110:保護電路
111、121、123、125、127:輸入端子
112、124、128:輸出端子
113:電壓參考端子
114:偵測電路
116:箝位電路
120:IC晶片
122:緩衝電路
126:延遲電路
VDD:電源供應器電壓
VSS:參考電壓
VSSN:參考電壓節點
VDDN:電源供應器電壓節點
RST:信號路徑
Rext、RextPC、Rint、IN、OUT:信號

Claims (20)

  1. 一種緩衝電路，包括： 一輸入端子； 一輸出端子； 一緩衝器；以及 一電阻電容電路，與該緩衝器串聯耦接於該輸入端子及該輸出端子之間， 其中 該電阻電容電路係用以相對於在該輸入端子接收的一輸入信號在多個邏輯電壓準位之間的一過渡時間，增加在該輸出端子產生的一輸出信號在多個邏輯電壓準位之間的一過渡時間，以及 該輸出信號的該過渡時間係基於該輸入信號的一邏輯反轉的一持續時間。
  2. 如請求項1所述之緩衝電路，其中 該電阻電容電路包括一第一電晶體，該第一電晶體與一電阻電容網路串聯耦接於一電源供應器節點以及一參考節點之間，以及 該電阻電容網路包括一電阻器，該電阻器並聯於一電容器。
  3. 如請求項2所述之緩衝電路，其中該第一電晶體係一NMOS電晶體。
  4. 如請求項2所述之緩衝電路，其中 該電阻電容電路更包括一第二電晶體，該第二電晶體串聯耦接於該第一電晶體以及該電阻電容網路之間， 該第一及第二電晶體係不同電晶體類型， 該第一及第二電晶體的每一者的一閘極係耦接於該電阻電容電路的一輸入端子，以及 該第一及第二電晶體的每一者的一汲極係耦接於該電阻電容電路的一輸出端子。
  5. 如請求項1所述之緩衝電路，其中該電阻電容電路包括： 一電晶體，與一電阻器串聯耦接於一電源供應器節點及一參考節點之間；以及 一電容器，與該電晶體並聯排列。
  6. 如請求項1所述之緩衝電路，其中該緩衝器包括一遲滯電路。
  7. 如請求項1所述之緩衝電路，其中該緩衝器包括一反向器。
  8. 如請求項1所述之緩衝電路，其中該電阻電容電路係耦接於該緩衝器以及該輸入端子之間。
  9. 如請求項8所述之緩衝電路，其中 該緩衝器係複數個緩衝器其中的一個緩衝器，以及 該電阻電容電路係耦接於該複數個緩衝器的一整體以及該輸入端子之間。
  10. 一系統包括： 一過電壓保護電路，用以在一過電壓保護電路輸出端子產生一被保護信號；以及 一緩衝電路，用以在一緩衝電路輸出端子產生一緩衝電路輸出信號，該緩衝電路包括： 一輸入端子，耦接於該過電壓保護電路輸出端子； 一緩衝器；以及 一電阻電容電路，與該緩衝器串聯耦接在該輸入端子及該緩衝電路輸出端子之間， 其中該電阻電容電路係用以相對於該被保護信號在多個邏輯電壓準位之間的一過渡時間，增加該緩衝電路輸出信號在多個邏輯電壓準位之間的一過渡時間。
  11. 如請求項10所述之系統，其中： 該緩衝電路係與該過電壓保護電路分離的一積體電路晶片的一部分，以及 該緩衝電路的該輸入端子包括該積體電路晶片的一接觸焊墊。
  12. 如請求項10所述之系統，其中該過電壓保護電路包括： 一開關裝置，用以藉由將該過電壓保護電路輸出端子耦接至對一偵測電壓準位有響應的一參考節點，產生該被保護信號。
  13. 如請求項10所述之系統，其中該電阻電容電路係用以基於該緩衝器的一臨界電壓，增加該緩衝電路輸出信號的該過渡時間。
  14. 如請求項13所述之系統，其中 該過電壓保護電路係用以基於一靜電放電模型，耦接該過電壓保護電路輸出端子至該參考電壓節點於一持續時間，以及 該電阻電容電路係用以更基於該持續時間，增加該緩衝電路輸出信號的該過渡時間。
  15. 如請求項10所述之系統，其中該緩衝電路為一單晶片系統的一部件，該單晶片系統用以響應於該緩衝電路輸出信號施行一重置操作。
  16. 如請求項10所述之系統，其中該電阻電容電路包括： 一NMOS電晶體，包括耦接於該緩衝電路的該輸入端子的一閘極、耦接於一參考節點的源極端子以及耦接於該緩衝器的一輸入端子的一汲極端子；以及 一電阻電容網路，包括一電阻器及一電容器的一並聯配置，該並聯配置耦接於該NMOS電晶體的該汲極端子以及該積體電路晶片的一電源供應器節點之間。
  17. 如請求項16所述之系統，其中該電阻電容電路更包括一PMOS電晶體，該PMOS電晶體包括耦接於該緩衝電路的該輸入端子的一閘極、耦接於該NMOS電晶體的該汲極端子的一汲極端子以及耦接於該電阻電容網路的一源極端子。
  18. 一種操作一緩衝電路的方法，該方法包括： 在該緩衝電路的一輸入端子接收一邏輯信號； 使用一電阻電容電路以及一緩衝器的每一者依序反轉該邏輯信號，該電阻電容電路耦接於該緩衝器的一輸入端子；以及 在該緩衝電路的一輸出端子輸出被依序反轉的該邏輯信號， 其中使用該電阻電容電路反轉該邏輯信號的步驟包括利用一電阻電容網路將該緩衝器的該輸入端子耦接至一電源供應器電壓節點或者一參考電壓節點之一者。
  19. 如請求項18所述之方法，其中該使用該電阻電容網路以耦接該緩衝器的該輸入端子至該電源供應器電壓節點或該參考電壓節點之一者包括使用一電晶體以將該緩衝器的該輸入端子從該電源供應器電壓節點或者該參考電壓節點之另一者去耦接化。
  20. 如請求項18所述之方法，其中 在該緩衝電路的該輸入端子接收該邏輯信號包括在一單晶片系統的一輸入焊墊接收該邏輯信號，以及 輸出被依序反轉的該邏輯信號包括輸出該單晶片系統的一重置信號。
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