CN109417387B

CN109417387B - 上电检查器和用于监视集成电路的正确上电序列的方法

Info

Publication number: CN109417387B
Application number: CN201780040413.4A
Authority: CN
Inventors: W·陈; C-G·谭; R·贾里里泽纳里
Original assignee: Qualcomm Inc
Current assignee: Qualcomm Inc
Priority date: 2016-06-29
Filing date: 2017-04-25
Publication date: 2020-08-04
Anticipated expiration: 2037-04-25
Also published as: EP3479481B1; EP3479481A1; WO2018004807A1; CN109417387A; US9800230B1

Abstract

一种基于锁存器的上电检查器(POC)电路，用于缓解片上系统(SoC)集成电路(IC)上的不同功率域(例如，核和输入/输出(I/O))之间不正确的上电序列所引起的潜在问题。在一个示例中，具有第一电压(CX)的核功率域应当在具有第二电压(PX)的I/O功率域之前上电，其中PX>CX。如果PX在CX之前爬升，则POC电路产生指示不正确的上电序列的信号，这会导致I/O焊盘被放置在已知状态。在CX随后爬升之后，POC电路返回到无源(LOW)状态。如果在PX仍在上升时，CX随后崩溃，则POC电路将保持LOW直到PX也崩溃。

Description

上电检查器和用于监视集成电路的正确上电序列的方法

相关申请的引用

本申请是2016年06月29日提交的美国专利申请No.15/197,589的继续申请，以其整体通过引用并入本文。

技术领域

本发明涉及集成电路(IC)中的功率分配，并且更具体地涉及用于具有多个功率域的片上系统(SoC)IC的上电检查器。

背景技术

片上系统(SoC)集成电路(IC)将电子系统的多个部件(例如，一个或多个处理器核、存储器块、外部输入/输出(I/O)接口以及功率管理电路)集成到一个芯片中。SoC通常包括至少两个不同的功率域，这些功率域以不同的频率和电压范围操作，以用于不同的部件(例如可以利用低于1V的电压的处理器核(CX域)，以及可以利用更高的电压(例如，～2V)的外部I/O焊盘(PX域))。

当SoC最初上电时，可以选择向不同功率域施加功率的顺序以减少SoC中的功耗并确保正确的功能。如果以不正确的顺序向功率域上电(例如，PX在CX之前出现)，则可能会发生严重的漏电甚至通道上的错误通信，这可能导致整个系统崩溃。

为了避免这种后果，使用上电检测器(POC)(也称为上电定序器)来监视不同功率域的上电序列，并在不正确的上电序列的情况下将I/O电路保持在预期状态(例如，三态)。如本文所使用的，“三态”指示I/O驱动器不将其连接的焊盘驱动为HIGH并且不将该焊盘拉为LOW，而是将其置于高阻抗状态的状态，向另一IC上的对应的焊盘指示该焊盘状态未知或不可靠。

逻辑上，POC电路的功能可以利用单个与(AND)门100实现，其具有PX 104和CX的补码106的输入，以及POC输出108，如在图1A中所示。

图1B是示出AND门100的逻辑输入/输出结果的表102。在理想情况下，当PX 104为HIGH且CX为LOW时，POC输出108为HIGH，指示不正确的上电序列。然而，如上所述，在实践中，CX通常具有比PX低得多的电压。因此，CX输入可能无法将实现逻辑AND门100的电路系统的上拉PFET(未示出)完全关断，这可能导致从PX到地的恒定的漏电路径。

为了减少漏电，已经在AND门的实施方式使用具有非常小的阈值电压的原生NFET代替PFET。然而，随着工业从平面CMOS制造工艺转向更小的FinFET(鳍式场效应晶体管)工艺，由于工艺制造的限制，原生NFET可能不可用。

AND实施方式的另一个缺点是在PX和CX都上电后，它缺乏对CX崩溃的支持。当CX域中的核处于空闲状态或被置于省电模式(这是许多移动应用用来降低功耗的特征)时可能会发生CX崩溃。在这种情况下，并不希望AND门在CX下降到LOW(即，图1B中的状态154，其中PX＝1、CX＝0，以及POC＝1))之后输出指示不正确的上电序列的信号，因为在SoC的正常操作期间CX可能会上升并多次崩溃。而且，由于AND门由PX供电，由于电压较高，因此所有器件必须是厚I/O器件。CX的电压可能会进一步降低并最终翻转POC输出，从而导致系统中无意的I/O状态锁定。

附图说明

图1A示出了基于AND电路的上电检查器(POC)电路。

图1B是示出图1A的基于AND电路的POC电路的逻辑输入/输出响应的表。

图2是基于锁存器的POC电路的示意图。

图3是用于图2的基于锁存器的POC电路的第一触发器电路的电路图。

图4是用于图2的基于锁存器的POC电路的第二触发器电路的电路图。

图5是示出针对不正确的上电序列的图3的电路的信号响应的绘图。

图6是示出图2的基于锁存器的POC电路的逻辑输入/输出响应的表。

图7是示出在不正确的上电序列后的包括CX功率崩溃的图3的电路的信号响应的绘图。

图8是另一种基于锁存器的POC电路的示意图。

图9是示出根据一个实施例的方法中的动作的流程图。

发明内容

公开了一种用于包括多个功率域的集成电路(IC)的上电检查器(POC)电路。POC电路包括具有第一节点和第二节点的锁存器电路。第一触发器电路耦合到第一节点以及与第一功率域相关联的第一电压源(例如，与处理器核的功率域相关联的电压源CX)。第二触发器电路耦合到第二节点以及与第二功率域相关联的第二电压源(例如，与输入/输出(I/O)功率域相关联的电压源PX)。

第一和第二触发器电路被配置为如果第二电压源在第一电压源之前爬升则输出指示不正确的上电序列的信号，并且如果第一电压源在输出第一信号之后爬升，则输出指示正确的上电序列的信号。如果第一电压源随后崩溃，则POC电路可以维持指示正确的上电序列的信号的输出。然而，如果在第一电源崩溃时，第二电源崩溃并且在第一电源崩溃时，第二电源随后爬升，则POC电路将复位，即输出指示不正确的上电序列的信号。

具体实施方式

图2示出了示例性的基于锁存器的上电检查器(POC)电路200。POC电路200包括锁存器206，锁存器206包括两个节点(节点A 202和节点B 204)以及交叉耦合的反相器(A1)210和(A2)212(其中节点B也耦合到POC输出208)。与上文描述的AND门实施方式不同，基于锁存器的POC电路200不需要原生NFET并且适用于FinFET制造工艺。

交叉耦合的反相器210和212形成锁存器，并且电阻器(R1)214和(R2)216连接到每个反相器的输出，以最小化反相器中的PFET和NFET之间的工艺偏斜的影响。可以提供缓冲器(A3)218作为具有滞回的缓冲器，以清除由于PX电源的缓慢爬升而在输出处引起的任何噪声。

节点A202由第一触发器电路220控制，且节点B 204由第二触发器电路222控制。

POC 200被包括在第一IC裸片270中。POC输出208控制使能电路系统240，使能电路系统240控制I/O焊盘250a至250n的状态，I/O焊盘250a至250n连接到一个或多个IC 206上的对应的I/O焊盘。在正常操作期间，当POC输出208为低(LOW)时，I/O焊盘250a至250n可输出“0”或“1”。然而，当POC输出208为高(HIGH)时(指示不正确的上电序列)，IC裸片270的I/O焊盘被置于三态状态-高阻抗状态，指示I/O焊盘的输出未知或不可靠。

如在图3中所示，第一触发器电路220包括第一晶体管(M1)300，第一晶体管(M1)300包括通过一个或多个电阻器(R1)302、(R2)304耦合到PX的漏极、通过电阻器(R1)302耦合到PX的栅极以及耦合到地的源极。第二晶体管(M2)306包括耦合到节点A 202的漏极、耦合到第一晶体管300的漏极的栅极以及耦合到地的源极。当PX爬升时，第二晶体管306的栅极追踪PX，导通第二晶体管306并将节点A拉到LOW，直到PX足以使第一晶体管300导通，从而将px_ramp拉到地并且将第二晶体管306关断，这将节点A隔离。第一触发器电路220还可以包括由CX控制并且耦合在第二晶体管306的栅极和地之间的第三晶体管(M3)308。当CX变为HGIH时，第三晶体管308导通，进一步使px_ramp接地以避免通过第二晶体管306的栅极的任何漏电。

第二触发器电路222是由CX控制的下拉电路，以便当CX上升时，第二触发器电路222将恒定地将节点B 204下拉并迫使POC输出208为LOW。图4示出了示例性第二触发器电路222，其中节点B耦合到由PX控制的一个或多个晶体管(M1)400、(M2)402，其通过由CX控制的另一晶体管(M3)404耦合到地。晶体管402由Vbias控制，Vbias是从PX电源生成的偏置电压。

由于PX通常是I/O电压(例如，～2V)并且CX是核电压(例如，<1V)，因此晶体管400、402可以是保护晶体管404(是核器件)以防止在其端子见到过电压的厚氧化物I/O器件。

如上文所描述的，第一触发器电路220是基于脉冲信号px_ramp，该脉冲信号px_ramp仅在PX爬升的初始阶段期间被激活，即，当PX最初上升时。图5示出了px_ramp信号500关于PX 502和CX 504如何表现。还参考图2和图3来关于POC电路部件描述图5中所示的信号行为。

电阻器(R1)302、(R2)304和晶体管(M1)300形成启动电路310(图3)。当PX 502从0V爬升时，信号px_ramp 500将追踪PX电压，直到PX足够高以导通晶体管300并因此增加通过晶体管(M3)306的下拉电流。由于在POC电路200中的交叉耦合的锁存器206也由PX供电，经过第一触发器电路220的电流的增加将迫使POC输出208为HIGH，而CX仍为LOW(即，第二触发器电路222关断)。当CX开始在晶体管(M3)404的栅极处爬升时，第二触发器电路222然后将会将POC输出208拉为LOW并且第一触发器电路220中的晶体管(M3)308将导通以进一步确保px_ramp 500接地(在508处)以避免通过晶体管(M3)306的任何漏电，因为节点A202将由锁存器206驱动为HIGH。

在PX上电时，CX已经上电的情况下，晶体管(M3)308已经导通以强烈地下拉px_ramp，从而防止启动电路310生成任何脉冲。

可能优选选择相对大的电阻器302、304并选择具有相对小的宽度和大的长度的晶体管300，以防止通过电阻器302、304和晶体管300、308从PX到地的漏电路径。使用这种设计，通过该路径的漏电可以被限制到亚μA目标。

POC电路200不表现为诸如在图1中所示的简单的AND门100，因为基于锁存器的POC电路200允许CX崩溃。图6是示出了POC电路200的逻辑输入/输出结果的表600，以用于与针对AND门100的图1B的表进行比较。下面是所提出的POC电路在不同逻辑条件下的操作概要。

当CX和PX都下电(PX＝0，CX＝0)时(602)，POC输出208将为LOW(POC＝0)，因为缓冲器(A3)218也由PX供电。

当CX上电且PX下电(PX＝0，CX＝1)时(604)，POC输出208将再次为LOW(POC＝0)，因为缓冲器(A3)218也由PX供电。

当CX下电且PX上电(PX＝1，CX＝0)时(例如，由于不正确的上电序列)(606)，第一触发器电路220最初将节点A拉到LOW，并且随后隔离该节点。锁存器将节点B拉到HIGH，这将POC输出拉为HIGH(POC＝1)，指示不正确的上电序列并需要缓解不正确的上电序列(例如，通过将元件置于I/O功率域中的已知状态(例如，三态))。

当CX随后爬升到HIGH(PX＝1，CX＝1)时(608)，第二触发器电路222将节点B拉到LOW，去激活POC(POC＝0)，并且锁存器将A拉到HIGH。如果发生正确的上电序列(其中CX在PX之前爬升)，则适用同样的状况。

当PX在CX之前爬升(PX＝1，CX＝0)时(606)，POC输出为HIGH(PX＝1)，这导致SoC将I/O焊盘置于已知状态(例如，三态)，这与图1B中的状态154相同。然而，如果在PX仍然为HIGH(PX＝1)时，CX随后崩溃，即，下降到LOW(CX＝0')(由于核中的功率崩溃或者省电模式)，则包括由CX控制的晶体管404的第二触发器电路222将节点B(为LOW)隔离，将POC输出维持在去激活状态(即，PX＝1，CX＝0'，POC＝0)(610)。图6中所示的POC电路的逻辑输入/输出响应将不会复位直到PX随后下降到LOW(PX＝0)。

图7示出了上电序列的示例，其中PX 700在CX 702之前爬升。px_ramp信号704在区域706中爬升，直到CX在区域708处爬升，此时px_ramp在区域710中降低到地。CX随后在区域712中崩溃，然后在区域714中再次爬升，px_ramp随后没有响应地爬升，从而支持CX崩溃，这与在正确的上电序列(图1B的(PX＝1，CX＝0，POC＝1)154)之后CX下降时的图1A的常规的AND门实施方式不同。

由于交叉耦合的锁存器206的性质，当PX在CX仍然下电时开始爬升时，结果将对节点A和节点B上的初始条件敏感。图8图示了在PX的初始上电期间缓解该潜在问题的示例性POC电路800。在节点A和节点B之间引入传输门802以平均节点之间的电荷并减小它们的初始偏移电压。

图9示出了根据图2的POC电路的一个实施例的方法900。POC电路监视与第一功率域相关联的第一电压源(例如，CX)(动作902)，并监视与第二功率域相关联的第二电压源(例如，PX)(动作904)。如果第二电压源在第一电压源之前爬升，则POC电路输出指示不正确的上电序列的信号(动作906)。如果第一电压源在输出指示不正确的上电序列的信号之后爬升，则POC电路输出指示正确的上电序列的信号(动作908)，并且如果第一电压源随后崩溃，则维持该信号的输出(动作910)。如果在第一电源崩溃时，第二电源崩溃并且在第一电源仍然崩溃时，第二电源随后爬升，则POC电路输出指示不正确的上电序列的信号(步骤912)。

如本领域技术人员将理解的，并且取决于当前的特定应用，可以在不脱离本公开的范围的情况下，对本公开的装置的材料、装置、配置以及使用方法进行许多修改、替换和变化。鉴于此，本公开的范围不应当限于本文所示和所述的特定实施方案的范围(因为它们仅是示例)，而是应当与权利要求及其功能等同的范围相称。

Claims

1.一种用于包括第一功率域和第二功率域的集成电路IC的上电检查器POC，其中所述第一功率域利用第一电压，所述第二功率域利用高于所述第一电压的第二电压，所述POC包括：

锁存器电路，包括第一节点和第二节点；

第一触发器电路，耦合到所述第一节点并耦合到与所述第一功率域相关联的第一电压源；

第二触发器电路，耦合到所述第二节点并耦合到与所述第二功率域相关联的第二电压源；以及

缓冲器，耦合到所述第二节点，

其中所述POC被配置为

如果所述第二电压源在所述第一电压源之前爬升，则通过所述缓冲器输出指示不正确的上电序列的第一信号，

如果所述第一电压源在输出所述第一信号之后爬升，则通过所述缓冲器输出指示正确的上电序列的第二信号，以及

如果所述第一电压源随后崩溃，则维持所述第二信号的所述输出，其中，所述第二触发器电路被配置为在所述第一电压源崩溃的情况下隔离所述第二节点上的信号。

2.根据权利要求1所述的POC，其中所述第二触发器电路包括部分由所述第二电压源控制的下拉电路。

3.根据权利要求1所述的POC，其中所述第一触发器电路包括具有耦合到所述第一节点的第一晶体管的电路，

其中所述第一晶体管包括由与所述第二电压源的上升相关联的脉冲信号控制的栅极。

4.根据权利要求3所述的POC，其中所述第一触发器电路还包括耦合在所述第一晶体管的所述栅极与地之间的第二晶体管，所述第二晶体管包括由所述第一电压源控制的栅极，以及

其中所述第二晶体管被配置为当所述第一电压源爬升时，将所述第一晶体管的所述栅极拉到地，从而关断所述第一晶体管并隔离在所述第一节点上的信号。

5.根据权利要求1所述的POC，其中所述POC包括FinFET晶体管。

6.根据权利要求1所述的POC，其中所述第一电压源与核功率域相关联。

7.根据权利要求1所述的POC，其中所述第二电压源与输入/输出I/O功率域相关联。

8.根据权利要求1所述的POC，还包括：

使能电路，被配置为响应于所述第一信号而禁用与所述IC相关联的多个I/O焊盘。

9.根据权利要求1所述的POC，其中所述POC还被配置为在以下情况下输出所述第一信号：所述第二电压源在所述第一电压源崩溃的状态下崩溃并且所述第二电压源在所述第一电压源崩溃的状态下随后爬升。

10.一种用于通过上电检查器POC监视包括第一功率域和第二功率域的集成电路IC的正确上电序列的方法，其中所述第一功率域利用第一电压，所述第二功率域利用高于所述第一电压的第二电压，所述POC包括：锁存器电路，包括第一节点和第二节点；第一触发器电路，耦合到所述第一节点并耦合到与所述第一功率域相关联的第一电压源；第二触发器电路，耦合到所述第二节点并耦合到与所述第二功率域相关联的第二电压源；以及缓冲器，耦合到所述第二节点，

所述方法包括：

通过所述第一触发器电路监视所述第一电压源；

通过所述第二触发器电路监视所述第二电压源；

如果所述第二电压源在所述第一电压源之前上升，则通过所述缓冲器输出指示不正确的上电序列的第一信号，

如果所述第一电压源在所述第一信号的输出之后爬升，则通过所述缓冲器输出指示正确的上电序列的第二信号，以及

如果所述第一电压源随后崩溃，则维持所述第二信号的所述输出，

其中，在所述第一电压源崩溃的情况下通过所述第二触发器电路隔离所述第二节点上的信号。

11.根据权利要求10所述的方法，其中所述第一电压源与处理器核功率域相关联。

12.根据权利要求10所述的方法，其中所述第二电压源与输入/输出I/O功率域相关联。

13.根据权利要求10所述的方法，还包括：

在以下情况下输出所述第一信号：所述第二电压源在所述第一电压源崩溃的状态下崩溃并且所述第二电压源在所述第一电压源崩溃的状态下随后爬升。

14.一种用于包括第一功率域和第二功率域的集成电路IC的上电检查器POC，其中所述第一功率域利用第一电压，所述第二功率域利用高于所述第一电压的第二电压，所述POC包括：

锁存器电路，包括第一节点和第二节点，所述第二节点耦合到所述POC的输出；

第一触发器电路，耦合到所述第一节点以及与所述第一功率域相关联的第一电压源；

第二触发器电路，耦合到第二节点以及与所述第二功率域相关联的第二电压源；

缓冲器，耦合到所述第二节点；

用于如果所述第二电压源在所述第一电压源之前爬升，则通过所述缓冲器输出指示不正确的上电序列的第一信号的装置；

用于如果所述第一电压源在输出所述第一信号之后爬升，则通过所述缓冲器输出指示正确的上电序列的第二信号的装置，以及

用于如果所述第一电压源随后崩溃，则维持所述第二信号的所述输出的装置，

其中，所述第二触发器电路被配置为在所述第一电压源崩溃的情况下隔离所述第二节点上的信号。

15.根据权利要求14所述的POC，其中所述第二触发器电路包括部分由所述第二电压源控制的下拉电路。

16.根据权利要求15所述的POC，其中所述第一触发器电路包括具有耦合到所述第一节点的第一晶体管的电路，

17.根据权利要求16所述的POC，其中所述第一触发器电路还包括：

用于在所述第一电压源爬升时，将所述第一晶体管的所述栅极拉到地，从而关断所述第一晶体管并隔离所述第一节点上的信号的装置。

18.根据权利要求14所述的POC，其中所述POC包括FinFET晶体管。

19.根据权利要求14所述的POC，其中所述第一电压源与处理器核功率域相关联。

20.根据权利要求14所述的POC，其中所述第二电压源与输入/输出I/O功率域相关联。

21.根据权利要求14所述的POC，还包括：

用于响应于所述第一信号而禁用与所述IC相关联的多个I/O焊盘的装置。