KR20140129159A - 차동 입력/출력 인터페이스들에 대한 서지 보호 - Google Patents

차동 입력/출력 인터페이스들에 대한 서지 보호 Download PDF

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Abstract

집적 회로 디바이스(200)는 제 1 및 제 2 차동 I/O 핀들(TRXP/TRXN) 및 서지 보호 회로를 포함한다. 서지 보호 회로는 보호 트랜지스터, 포지티브 서지 검출 회로 및 네거티브 서지 검출 회로를 포함한다. 보호 트랜지스터는 제 1 및 제 2 I/O 핀들 간에 연결되고 제어 신호(CTRL)를 수신하기 위한 게이트를 갖는다. 보호 트랜지스터는 포지티브 서지 검출 회로가 I/O 핀들 중 어느 하나 상에서 포지티브 서지 에너지를 검출하는 경우 및/또는 네거티브 서지 검출 회로가 I/O 핀들 중 어느 하나 상에서 네거티브 서지 에너지를 검출하는 경우 I/O 핀들을 함께 연결하도록 턴 온된다. 서지 보호 회로는 디바이스의 성능에 악영향을 주지 않는 방식으로 바람직하지 않은 에너지에 대해 이더넷 디바이스에 대한 증가된 보호를 제공한다.

Description

차동 입력/출력 인터페이스들에 대한 서지 보호{SURGE PROTECTION FOR DIFFERENTIAL INPUT/OUTPUT INTERFACES}
본 실시예들은 일반적으로 집적 회로들에 관한 것으로, 특히 개선된 서지 보호(improved surge protection)에 관한 것이다.
상이한 입력/출력(I/O) 핀들을 갖는 이더넷 디바이스들은 통상적으로 바람직하지 않은 전압 서지들 및/또는 ESD(electrostatic discharge) 이벤트들에 어느 정도 레벨의 보호를 제공하는 하나 이상의 변압기들을 통해 통신 매체(예를 들어, 연선 케이블)에 연결된다. 예를 들어, 도 1은 I/O 인터페이스(110), 코어 회로(120) 및 차동 I/O 핀들의 쌍(TRXP 및 TRXN)을 갖는 이더넷 디바이스(100)를 도시한다. 통상적으로 아날로그 전이중 인터페이스인 I/O 인터페이스(110)는 I/O 핀들(TRXP/TRXN)과 코어 회로(120) 간의 신호들의 교환을 용이하게 한다. 차동 I/O 핀들(TRXP/TRXN)은 상이한 신호 라인들(31-32)을 통해 변압기(20)에 연결되며, 변압기는 결국 통신 케이블(10)(예를 들어, 연선 케이블)에 연결된다. 디바이스(100)에 의한 이용에 보다 적합한 전압으로 케이블(10) 상에서 제공되는 신호들의 전압들을 변환하는 것 외에, 변압기(20)는 케이블(10)로부터 나오는 서지 에너지(surge energy)에 대해 디바이스(100) 내의 회로를 보호할 수 있다.
보다 구체적으로, 케이블(10)로부터 나오는 서니 에너지는 수천 볼트만큼 높을 수 있으며, 케이블(10)은 통상적으로 낮은 출력 임피던스(예를 들어, 수십 옴)를 갖는다. 이들 서지 에너지 중 일부는 변압기(20)에 의해 차단될 수 있으며, 이러한 서지 에너지의 나머지들은 통상적으로 바람직하지 않은 공통-모드 서지들 및 바람직하지 않은 차동 모드 서지들의 형태로 디바이스(100)에 전달된다. 공통-모드 서지들은 통상적으로 양자의 차동 I/O 핀들(TRXP/TRXN) 상의 전압을 동시에 상승시키는 서지 에너지를 지칭하는 반면에, 차동 모드 서지들은 통상적으로 차동 I/O 핀들(TRXP/TRXN) 간의 전압 차이를 상승시키는 에너지 서지들을 지칭한다.
산업 표준들은 통상적으로 이더넷 디바이스(100)가 5kV의 공통-모드 서지 내구성(공통-모드 surge tolerance)을 갖도록 명시한다. 변압기(20)가 공통-모드 에너지 서지들 대부분을 차단하는데 효과적이지만, 변압기(20)는 차동 모드 에너지 서지들을 거의 차단할 수 없을 수 있다. 따라서, 보통은 공통-모드 에너지 서지들보다도 차동 모드 에너지 서지들로부터 디바이스(100)를 보호하는 것이 더 어렵다. 실제로, 변압기(20)가 공통-모드 신호들을 차단하고 차동 신호들을 전달하도록 설계되기 때문에, 변압기(20)는 통상적으로 차동 모드 에너지 서지들에 대한 매우 제한된 보호를 제공한다.
따라서, 디바이스의 성능에 악영향을 주지 않는 방식으로 바람직하지 않은 에너지 서지들에 대한 이더넷 디바이스들의 증가된 보호를 제공하는 것이 바람직할 것이다.
본 실시예들은 첨부 도면들의 그림들에서 제한이 아닌 예로서 예시되며, 유사한 참조 번호들이 유사한 엘리먼트들을 지칭한다.
도 1은 변압기를 통해 통신 매체에 연결되는 이더넷 디바이스의 블록도이다.
도 2는 본 실시예들에 따라 공통-모드 및 차동 모드 보호 회로들을 갖는 집적 회로 디바이스의 블록도이다.
도 3은 몇몇 실시예들에 따라 도 2의 공통 모드 보호 회로의 블록도이다.
도 4는 몇몇 실시예들에 따라 도 2의 차동 모드 보호 회로의 블록도이다. 도 5a는 도 4의 차동 모드 보호 회로의 일 실시예의 보다 상세한 블록도이다.
도 5b는 도 4의 차동 모드 보호 회로의 다른 실시예의 보다 상세한 블록도이다.
도 6은 도 5a의 포지티브 서지 검출 회로의 일 실시예의 회로도이다.
도 7a 내지 도 7b는 도 5a의 네거티브 서지 검출 회로의 예시적인 실시예들의 회로도이다.
도 8은 몇몇 실시예들에 따라 도 2의 디바이스의 차동 I/O 핀들을 선택적으로 함께 단락시키기 위한 예시적인 동작을 도시하는 예시적인 흐름도이다.
공통-모드 및 차동 모드 에너지 서지들에 대해 입력/출력((I/O) 인터페이스 및 연관된 집적 회로 디바이스를 보호하기 위한 방법 및 장치가 개시된다. 다음의 설명에서, 다수의 특정한 세부사항들은 본 개시의 완전한 이해를 제공하기 위해 특정한 컴포넌트들, 회로들 및 프로세스들의 예들과 같이 제시된다. 또한, 다음의 설명 및 설명의 목적들을 위해, 특정한 명명법들이 본 실시예들의 완전한 이해를 제공하기 위해 제시된다. 그러나 이들 특정한 세부사항들이 본 실시예들을 실시하기 위해 요구되지 않을 수 있다는 것이 당업자들에게 자명하게 될 것이다. 다른 예들에서, 잘-알려진 회로들 및 디바이스들이 본 개시를 모호하게 하는 것을 방지하도록 블록도 형태로 도시된다. 본 명세서에서 이용된 바와 같은 "커플링된" 이란 용어는 하나 이상의 개재 컴포넌트들 또는 회로들을 통해 연결되거나 직접 연결되는 것을 의미한다.
본 명세서에서 설명된 다양한 버스들 상에서 제공되는 신호들 중 임의의 것은 다른 신호들과 시간-멀티플렉싱되고 하나 이상의 공통 버스들 상에서 제공될 수 있다. 부가적으로, 회로 에너지 서지들 또는 소프트웨어 블록들 간의 상호연결은 단일 신호 라인들로서 또는 버스들로서 도시될 수 있다. 버스들 각각은 대안적으로 단일의 신호 라인일 수 있고, 단일 신호 라인들 각각은 대안적으로 버스들일 수 있고, 단일 라인 또는 버스는 컴포넌트들 간의 통신을 위한 다수의 물리적 또는 로직 매칭 회로들 중 임의의 하나 이상을 표현할 수 있다. 또한, 아래의 설명에서 다양한 신호들에 할당된 로직 레벨들은 임의적이며, 그에 따라 원하는 대로 수정(예를 들어, 역극성)될 수 있다. 다른 예로서, 금속 산화물 반도체(MOS) 트랜지스터들을 포함하는 것으로서 도시되거나 설명되는 회로들은 이극성 트랜지스터들 또는 대안적으로 신호-제어 전류 흐름이 달성될 수 있는 임의의 다른 기술을 이용하여 구현될 수 있다. 본 실시예들은 본 명세서에서 설명된 특정한 예들로 제한되는 것으로서 해석되는 것이 아니라, 오히려 첨부된 청구항들에 의해 정의된 모든 실시예들을 그 범위 내에 포함한다.
본 실시예들에 따라, 제 1 및 제 2 차동 I/O 핀들 및 서지 보호 회로를 포함하는 집적 회로 디바이스가 개시된다. 서지 보호 회로는 보호 트랜지스터 및 포지티브 서지 검출 회로 및 네거티브 서지 검출 회로를 포함하는 제어 회로를 포함한다. 보호 트랜지스터는 제 1 및 제 2 차동 I/O 핀들 간에 연결되고 제어 회로에 의해 생성된 제어 신호를 수신하기 위한 게이트를 갖는다. 포지티브 서지 검출 회로는 제 1 공급 전압(VDD1)에 커플링되는 제 1 입력, 상기 제 1 공급 전압 보다 큰 제 2 공급 전압(VDD2)에 커플링되는 제 2 입력, 및 출력을 갖는다. 네거티브 서지 검출 회로는 접지 전위(VSS)에 커플링되는 제 1 입력, 차동 I/O 핀들에 커플링되는 제 2 입력 및 출력을 갖는다. 포지티브 및 네거티브 서지 검출 회로들의 출력들은 제어 신호를 생성하는 결합 로직 게이트에 커플링된다.
동작에서, 포지티브 서지 검출 회로는 포지티브 에너지 서지가 차동 I/O 핀들 중 어느 하나에 존재하는지를 검출하도록 VDD1 및 VDD2의 전압 레벨들을 비교하고, 네거티브 서지 검출 회로는 네거티브 에너지 서지가 I/O 핀들 중 어느 하나에 존재하는지를 검출하도록 I/O 핀들 및 VSS의 전압 레벨들을 비교한다. 포지티브 에너지 서지 및/또는 네거티브 에너지 서지가 검출되는 경우, 제어 회로가 차동 I/O 핀들을 함께 연결하도록 보호 트랜지스터를 턴 온하여서, 하나의 I/O 핀 상의 임의의 이러한 에너지 서지들은 (예를 들어, 공급 전압들 중 하나 이상의 의도된 동작 전압을 바람직하지 않게 변경하기 보단) 다른 I/O 핀에 의해 소산(dissipate)된다.
도 2는 본 실시예들에 따라 공통-모드 및 차동 모드 보호 회로들을 갖는 디바이스(200)의 블록도이다. 디바이스(200)는 공통-모드 서지 보호 회로(210), 차동 모드 서지 보호 회로(220), I/O 인터페이스(230), 차동 I/O 핀들의 쌍(TRXP 및 TRXN), 제 1 공급 전압(VDD1)에 연결되는 제 1 전력 핀, 제 2 공급 전압(VDD2)에 연결되는 제 2 전력 핀 및 VSS(예를 들어, 접지 전위)에 연결되는 접지 핀을 포함하는 것으로 도시된다. 본 명세서에서 설명되는 예시적인 실시예들에 대해, 제 1 공급 전압(VDD1)은 비교적 낮은 공급 전압이고, 제 2 공급 전압(VDD2)은 비교적 높은 공급 전압이다(예를 들어, VDD2의 보통의 동작 전압 레벨은 VDD1의 보통의 동작 전압 레벨보다 큼). 몇몇 실시예들에 대해, VDD1는 2.4 볼트 공급 전압이고, VDD2는 3.3볼트 공급 전압이지만, 다른 적합한 공급 전압들이 디바이스(200)를 위해 이용될 수 있다. 또한, 단지 한 쌍의 차동 I/O 핀들이 단순함을 위해 도 2에서 도시되지만, 실제 실시예들은 임의의 적합한 수의 쌍들의 차동 I/O 핀들을 포함할 수 있다는 것이 이해될 것이다.
몇몇 실시예들에 대해, 잘-아려진 아날로그 전이중 인터페이스일 수 있는 I/O 인터페이스(230)는 I/O 핀들(TRXP/TRXN)과 코어 회로(240) 간의 신호들의 교환을 용이하게 한다. 차동 I/O 핀들(TRXP/TRXN)은 차동 신호 라인들(201-202)을 통해 I/O 인터페이스(230)에 연결된다. 단순함을 위해 도시되지 않았지만, I/O 핀들(TRXP/TRXN)은 (도 1의 변압기(20)와 같은) 적합한 변압기를 통해 외부 통신 매체(예를 들어, 연선 케이블 또는 다른 이더넷-순응 신호 라인들)에 연결될 수 있다.
공통-모드 보호 회로(210)는 TRXP 핀에 연결되는 제 2 단자, TRXN 핀에 연결되는 제 2 단자, VDD1에 커플링되는 전력 핀(단순함을 위해 도시되지 않음), VSS에 커플링되는 접지 핀(단순함을 위해 도시되지 않음)을 포함한다. 유사하게, 차동 모드 서지 보호 회로(220)는 TRXP 핀에 연결되는 제 1 단자, TRXN 핀에 연결되는 제 2 단자, VDD1에 커플링되는 전력 핀(단순함을 위해 도시되지 않음) 및 VSS에 커플링되는 접지 핀(단순함을 위해 도시되지 않음)을 포함한다. 보호 회로들(210 및 220)의 단자들이 단순함을 위해 신호 라인들(201-202)에 전기적으로 연결되는 것으로서 도 2에서 도시되지만, 실제 실시예들에 경우, 보호 회로들(210 및 220)의 단자들은 I/O 핀들(TRXP 및 TRXN)에 직접 연결될 수 있다는 것이 주의된다. 아래에서 보다 상세히 설명되는 바와 같이, 공통-모드 보호 회로(210)는 I/O 핀들(TRXP 및 TRXN)에서 출현하는 공통-모드 에너지 서지들에 대해 디바이스(200)를 보호하고, 차동 모드 서지 보호 회로(220)는 I/O 핀들(TRXP 및 TRXN)에서 출현하는 차동 모드 에너지 서지들에 대해 디바이스(200)를 보호한다. 공통-모드 서지들 및 차동 모드 서지들을 각각 개별적으로 소산시키도록 구성되는 상이한 회로들(210 및 220)을 포함하는 에너지 서지 보호 회로를 활용함으로써, 본 실시예들은 공통-모드 서지들 및 차동 모드 서지들을 검출하고 및/또는 소산시키기 위해 공통 회로를 이용하는 종래 기법들보다 더 효과적으로 서지 보호를 제공할 수 있다.
도 3은 도 2의 공통-모드 보호 회로(210)의 일 실시예인 공통-모드 보호 회로(300)의 단순화된 회로도이다. 공통-모드 보호 회로(300)는 다이오드(D1), GGNMOS(grounded-gate NMOS) 트랜지스터(310), 클램프 회로(320)를 포함한다. 잘 알려진 방식(예를 들어, MOS 또는 이극성 디바이스들을 이용하여)으로 구현될 수 있는 다이오드(D1)는 VDD1과 I/O 핀(TRXN/TRXP) 사이에 커플링된다. 접지-게이트 NMOS 트랜지스터(310)는 I/O 핀(TRXN/TRXP)과 VSS 간에 커플링되고 VSS에 연결된 게이트를 갖는다. 임의의 적합한 전압 클램프 회로(예를 들어, 활성 다이오드 클램프 회로)일 수 있는 클램프 회로(320)는 VDD1과 VSS간에 커플링된다. 동작에서, 다이오드(D1)와 클램프 회로(320)는 포지티브 공통-모드 에너지 서지들에 대해 디바이스(200)를 보호하고, NMOS 트랜지스터(310)는 포지티브 및 네거티브 공통-모드 에너지 서지들 둘 다에 대해 디바이스(200)를 보호한다. 보다 구체적으로, I/O 핀(TRXN/TRXP)에 인가되는 포지티브 에너지 서지가 있는 경우, 에너지는 다이오드(D1)를 통해 I/O 핀으로부터 VDD1로 그리고 이어서 클램프 회로(320)를 통해 VDD1로부터 접지 전위(VSS)로 소산한다. I/O 핀(TRXN/TRXP)에 인가된 네거티브 에너지 서지가 있는 경우, 에너지는 NMOS 트랜지스터(310)를 통해 I/O 핀으로부터 접지 전위로 소산한다.
도 4는 도 2의 차동 모드 보호 회로(220)의 일 실시예인 차동 모드 보호 회로(400)이다. 차동 모드 보호 회로(400)는 NMOS 보호 트랜지스터(MNO) 및 제어 회로(410)를 포함한다. 트랜지스터(MNO)는 I/O 핀들(TRXP 및 TRXN) 간에 연결되고(예를 들어, 트랜지스터(MNO)의 드레인은 TRXP 핀에 연결되고, 트랜지스터(MNO)의 소스는 TRXN 핀에 연결됨), 제어 회로(410)의 출력으로부터 제어 신호(CTRL)를 수신하기 위한 게이트를 갖는다. 몇몇 실시예들에서, 트랜지스터(MNO)의 바디는 도 4에서 도시된 바와 같이 VSS에 연결된다.
제어 회로(410)는 VDD1에 커플링되는 제 1 전력 단자, VDD2에 커플링되는 제 2 전력 단자, VSS에 커플링되는 제 3 전력 단자 및 VDD1과 VDD2 상의 전압 레벨들 간의 비교에 응답하여 CTRL을 생성하기 위한 출력을 포함한다. VDD1이 VDD2보다 적은 보통의 동작 조건들(예를 들어, VDD1=2.5v 및 Vdd2=3.3v는 둘 다 의도된 동작 전압들에 있음) 동안, 제어 회로(410)는 비-전도성 상태에서 보호 트랜지스터(MNO)를 유지하고 그에 의해 서로로부터 I/O 핀들(TRXP 및 TRXN)을 분리하는 로직 로우 상태로 CTRL을 디-어서트(de-assert)한다.
그러나, I/O 핀들(TRXP 및 TRXN) 간에 상당한 차동 전압이 출현하는 경우(예를 들어, 상이한 모드 에너지 서지 또는 ESD 이벤트로부터 발생함), 제어 회로(410)는 보호 트랜지스터(MNO)를 턴 온하는 로직 하이 상태로 CTRL을 어서트하고 그에 의해 I/O 핀들(TRXP 및 TRXN)을 함께 연결(예를 들어, 단락)한다. 본 명세서에서 이용된 바와 같이 "상당한 차동 전압" 이란 용어는 I/O 핀들(TRXP 또는 TRXN) 중 하나의 전압 레벨이 빠르게 감소하고 VSS(접지 전위)보다 더 네거티브가 되게 하기 위해 또는 VDD1의 동작 전압이 VDD2의 동작 전압 레벨보다 큰 레벨로 빠르게 스파이크(spike)하게 하기 위해, 보통의 차동 시그널링 전압들과 연관되는 일부 미리 결정된 임계 레벨보다 충분히 큰 차동 전압을 지칭한다. 이러한 차동 에너지 서지들 동안, I/O 핀들(TRXP/TRXN) 중 하나는 통상적으로 높은 포지티브 전압으로 구동되고, I/O 핀들(TRXP/TRXN) 중 다른 하나는 높은 네거티브 전압으로 구동된다.
보다 구체적으로, I/O 핀들(TRXP 또는 TRXN) 중 하나의 전압 레벨이 차동 모드 에너지 서지(또는 ESD 이벤트)로 인해 보다 포지티브 전압으로 빠르게 증가하는 경우, I/O 핀과 VDD1 간에 연결되는 도 3의 공통-모드 보호 회로(300)의 다이오드(D1)는 단락 회로로서 행동하고 VDD1을 그의 보통 동작 전압 레벨보다 더 높은 전압으로 바람직하지 않게 충전할 수 있다. VDD의 이러한 바람직하지 않은 충전이 VDD1의 전압 레벨로 하여금 CDD2의 전압 레벨보다 크게 되게 하는 경우, 제어 회로(410)는 이러한 "포지티브 서지"를 검출하고 I/O 핀들(TRXP 및 TRXN)을 함께 단락하도록 보호 트랜지스터(MNO)를 턴 온한다. 보호 트랜지스터(MNO)를 통해 차동 I/O 핀들(TRXP 및 TRXN)을 함께 단락시키는 것은 핀들(TRXP 및 TRXN) 간의 임피던스를 (예를 들어, 최소 임피던스로) 감소시키며, 이는 결국 다이오드(D1)를 통해 보다 포지티브 전압 레벨로 VDD1를 바람직하지 않게 충전하기 보단 오히려, 바람직하지 않은 에너지 서지가 다른 I/O 핀으로 빠르게 소산되도록 허용한다. 이러한 방식으로, 차동 모드 보호 회로(400)는 이러한 포지티브 서지들이 디바이스(200)의 내부 회로(예를 들어, I/O 인터페이스(230) 및/또는 코어 회로(240))를 손상시키는 것을 방지한다.
따라서, 예를 들어, 핀(TRXP)이 차동 모드 에너지 서지로 인해 보다 포지티브 전압으로 빠르게 충전되는 경우, 보호 트랜지스터(MNO)를 통해 핀(TRXP)을 핀(TRXN)에 단락시키는 것은, 다이오드(D1)가 VDD1를 단락시키고 VDD2보다 큰 전압으로 바람직하지 않게 충전하게 하는 레벨로 핀(TRXP)를 충전하기 보단 오히려, 핀(TRXP) 상의 포지티브 서지가 다른 핀(TRXN)으로 안전하게 소산하게 한다. 유사하게, 핀(TRXN)이 차동 모드 에너지 서지로 인해 보다 포지티브 전압으로 빠르게 충전되는 경우, 보호 트랜지스터(MNO)를 통해 핀(TRXN)을 핀(TRXP)에 단락시키는 것은, 다이오드(D1)가 VDD1를 단락시키고 VDD2보다 큰 전압으로 바람직하지 않게 충전하는 레벨로 핀(TRXN)을 충전하기 보단 오히려, 핀(TRXN) 상의 포지티브 서지가 다른 핀(TRXP)을 안전하게 소산하게 한다.
역으로, I/O 핀들(TRXP 또는 TRXN) 중 하나의 전압 레벨이 차동 모드 에너지 서지(또는 ESD 이벤트)로 인해 보다 음의 전압으로 빠르게 감소하는 경우, 도 3의 공통-모드보호 회로의 다이오드(D1)는 역으로 바이어싱되고 VDD1의 동작 전압 레벨을 바람직하지 않게 낮출 수 있다. 따라서, I/O 핀의 전압이 접지 전위(VSS)보다 더 네거티브가 되는 경우, 제어 회로(410)는 이 "네거티브 서지"를 검출하고, I/O 핀들(TRXP 및 TRXN)을 함께 단락시키도록 보호 트랜지스터(MNO)를 턴 온한다. 보호 트랜지스터(MNO)를 통해 차동 I/O 핀들(TRXP 및 TRXN)을 함께 단락시키는 것은 핀들(TRXP 및 TRXN) 간의 임피던스를 (예를 들어, 최소 임피던스로) 감소시키며, 이는 결국 바람직하지 않은 에너지 서지가 다른 I/O 핀들로 빠르게
소산되도록 허용한다.
따라서, 예를 들어, 핀(TRXP)의 전압 레벨이 네거티브 서지로 인해 전비 전위 보다 더 네거티브 전압으로 빠르게 감소하는 경우, 보호 트랜지스터(MNO)를 통해 핀(TRXP)을 핀(TRXN)에 단락시키는 것은, 접지 전위보다 더 네거티브인 레벨로 핀(TRXP)의 전압을 감소시키기 보단 오히려, 핀(TRXP) 상의 네거티브 서지가 다른 핀(TRXN)으로 안전하게 소산하게 한다. 유사하게, 핀(TRXN)의 전압 레벨이 네거티브 서지로 인해 접지 전위보다 더 네거티브 전압으로 감소하는 경우, 보호 트랜지스터(MNO)를 통해 핀(TRXN)을 핀(TRXP)에 단락시키는 것은, 접지 전위보다 더 네거티브인 레벨로 핀(TRXN)의 전압을 감소시키기 보단 오히려, 핀(TRXN) 상의 네거티브 서지가 다른 핀(TRXP)으로 안전하게 소산하게 한다.
도 5a는 도 4의 제어 회로(410)의 일 실시예인 제어 회로(500)의 보다 상세한 블록도이다. 제어 회로(500)는 포지티브 서지 검출 회로(510), 네거티브 서지 검출 회로(520), 로직/구동기 회로(530), 및 NMOS 보호 트랜지스터(MNO)를 포함한다. 본 실시예들에 따라, 포지티브 서지 검출 회로(510)는 선택적으로, I/O 핀들(TRXP/TRXN) 중 어느 하나 상의 포지티브 서지의 검출에 응답하여 로직/구동기 회로(530)가 보호 트랜지스터(MNO) 및 연결된 I/O 핀들(TRXP 및 TRXN)을 함께 턴 온하게 하고, 네거티브 서지 검출 회로(520)는 선택적으로, I/O 핀들(TRXP/TRXN) 중 어느 하나 상의 네거티브 서지의 검출에 응답하여, 로직/구동기 회로(530)가 보호 트랜지스터(MNO) 및 연결된 I/O 핀들(TRXP 및 TRXN)을 함께 턴온하게 한다. 따라서, 차동 에너지 서지가 통상적으로 I/O 핀들(TRXP/TRXN) 중 하나를 높은 포지티브 전압으로 구동시키고 I/O 핀들(TRXP/TRXN) 중 다른 하나를 높은 네거티브 전압으로 구동시키기 때문에, 본 실시예들은 각각 하나의 I/O 핀 상에서 포지티브 서지들을 검출하고 다른 I/O 핀 상에서 네거티브 서지들을 검출하도록 별개의 서지 검출 회로들(510 및 520)을 이용함으로써 이러한 차동 에너지 서지들을 빠르게 검출할 수 있다. 이러한 방식으로, 본 실시예들은 포지티브 서지 및/또는 네거티브 서지 중 어느 하나가 검출될 때 NMOS 보호 트랜지스터(MNO)의 활성화를 빠르게 트리거할 수 있다.
보다 구체적으로, 포지티브 서지 검출 회로(510)는 VDD1에 커플링되는 포지티브 입력, VDD2에 커플링되는 네거티브 입력, VDD1 및 VSS에 커플링되는 전력 단자들 및 VDD1이 VDD2보다 크게 되는지를 표시하는 포지티브 서지 검출 신호(DET_PS)를 생성하기 위한 출력을 갖는 비교기(511)를 포함한다.
예를 들어, VDD1 및 VDD2가 둘다(예를 들어, VDD2가 VDD1보다 크게 되도록) 그의 의도된 공급 전압 레벨들에서 동작할 때, 비교기(511)는 DET_PS를 로직 하이 레벨로 구동한다. 역으로, VDD1이 I/O 핀들(TRXP 또는 TRXN) 중 하나 상의 포지티브 서지로 인해 VDD2보다 더 포지티브가 되는 경우, 비교기(511)는 I/O 핀들(TRXP/TRXN) 중 하나 상의 포지티브 서지의 검출을 표시하도록 DET_PS를 로직 로우 레벨로 구동한다.
네거티브 서지 검출 회로(520)는 제 1 비교기(521) 및 제 2 비교기(522)를 포함한다. 제 1 비교기(521)는 네거티브 서지가 I/O 핀(TRXP)에 영향을 주는지를 검출하고, 제 2 비교기(522)는 네거티브 서지가 I/O 핀(TRXN)에 영향을 주는지를 검출한다. 보다 구체적으로, 제 1 비교기(521)는 VSS에 커플링되는 포지티브 입력, TRXP에 커플링되는 네거티브 입력, VDD1 및 VSS에 커플링되는 전력 단자들 및 TRXP가 VSS보다 더 네거티브가 되는지를 표시하는 제 1 네거티브 서지 검출 신호(DET_NS1)를 생성하기 위한 출력을 갖는다. 예를 들어, TRXP의 전압 레벨이 VSS(예를 들어, 핀(TRXP) 상의 네거티브 서지의 부재시에)보다 클 때, 비교기(521)는 DET_NS1을 로직 하이 레벨로 구동한다. 역으로, TRXP의 전압 레벨이 VSS보다 더 네거티브가 될 때, 비교기(521)는 I/O 핀(TRXP) 상의 네거티브 서지의 검출을 표시하도록 로직 로우 레벨로 DET_NS1을 구동한다.
제 2 비교기(522)는 VSS에 커플링되는 포지티브 입력, TRXN에 커플링되는 네거티브 입력, VDD 및 VSS에 커플링되는 전력 단자들, 및 TRXN 상의 전압이 VSS보다 더 네거티브가 되는지를 표시하는 제 2 네거티브 서지 검출 신호(DET_NS2)를 생성하기 위한 출력을 갖는다. 예를 들어, TRXN의 전압 레벨이 VSS보다 클 때(예를 들어, 핀(TRXN) 상의 네거티브 서지의 부재시에), 비교기(522)는 로직 하이 레벨로 DET_NS2를 구동한다. 역으로, TRXN의 전압 레벨이 VSS보다 더 네거티브가 되는 경우, 비교기(522)는 I/O 핀(TRXN) 상의 네거티브 서지의 검출을 표시하도록 DET_NS2를 로직 로우 레벨로 구동한다.
로직/구동기 회로(530)는 NAND 게이트(531) 및 2개의 인버터들(532-533)을 포함한다. NAND 게이트(531)는 비교기(511)의 출력으로부터 DET_PS를 수신하기 위한 제 1 입력, 비교기(521)의 출력으로부터 DET_NS1을 수신하기 위한 제 2 입력, 비교기(522)의 출력으로부터 DET_NS2를 수신하기 위한 제 3 입력 및 인버터(532)의 입력에 커플링되는 출력을 포함한다. 임의의 CMOS 인버터 회로들 또는 보호 트랜지스터(MNO)의 게이트를 구동하기에 적합한 구동기 회로들일 수 있는 인버터들(532-533)은 보호 트랜지스터(MNO)의 게이트와 NAND 게이트(531) 간에 직렬로 연결된다.
동작에서, NAND 게이트(531)는, 결국 인버터들(532-533)에 의해 NMOS 보호 트랜지스터(MNO)의 게이트로 구동되는 제어 신호(CTRL)를 생성하기 위해 검출 신호들(DET_PS, DET_NS1, 및 DET_NS2)을 논리적으로 결합한다. 따라서 모든 검출 신호들(DET_PS, DET_NS1, 및 DET_NS2)이 포지티브 서지 또는 네거티브 서지 조건 중 어느 하나도 검출되지 않는다고 표시하는 로직 하이로 구동되는 경우, NAND 게이트(531)는 CTRL을 로직 로우로 구동하며, 이는 결국 I/O 핀들(TRXP 및 TRXN)을 서로 격리하도록 비-전도성 상태로 보호 트랜지스터(MNO)를 유지한다. 역으로, 포지티브 서지 및/또는 네거티브 서지 조건이 검출되었다고 표시하는 로직 로우로 포지 검출 신호들(DET_PS, DET_NS1, 및 DET_NS2) 중 하나 이상이 구동되는 경우, NAND 게이트(531)는 보호 트랜지스터(MNO)를 턴 온하는 로직 하이로 CTRL을 구동한다. 일단 전도성이 되면, 예를 들어, 하나의 I/O 핀 상의 서지 에너지가 다른 I/O 핀으로 안전하게 소산되도록 허용함으로써 보호 트랜지스터(MNO)는 I/O 핀들(TRXP 및 TRXN)을 서로 연결하여 디바이스(200)의 내부 회로와 컴포넌트들에 대한 손상을 방지한다.
다른 실시예들에 대해, 디바이스(200)는 별개의 공급 전압(VDD1)을 갖는 것이 아니라, 대신 공급 전압(VDD2)만을 이용할 수 있다. 이러한 실시예들에서, 도 5a의 포지티브 서지 검출 회로(510)는 I/O 핀들(TRXP 및 TRXN) 각각의 전압이 VDD2 보다 더욱 포지티브가 되는지를 별개로 결정하는 2개의 비교기들을 포함하도록 변형될 수 있다. 예를 들어, 도 5b는 도 4의 제어 회로(410)의 다른 실시예인 제어 회로(501)를 도시한다. 제어 회로(501)는, 그의 포지티브 서지 검출 회로(540)가 각각 TRXP 핀 전압 및 TRXN 핀 전압에 VDD2를 비교하는 제 1 및 제 2 비교기들(541 및 542)을 포함하고, 모든 비교기들(541-542 및 521-522)의 전력 단자들이 VDD2에 커플링 된다는 것을 제외하면, 도 5a의 제어 회로(500)와 유사하다.
보다 구체적으로, 포지티브 서지 검출 회로(540)는 포지티브 서지가 I/O 핀(TRXP)에 영향을 주는지를 검출하는 제 1 비교기(541) 및 포지티브 서지가 I/O 핀(TRXN)에 영향을 주는지를 검출하는 제 2 비교기(542)를 포함한다. 비교기(541)는 VDD에 커플링되는 포지티브 입력, TRXP에 커플링되는 네거티브 입력, VDD2 및 VSS에 커플링되는 전력 단자들 및 TRXP 상의 전압이 VDD2보다 더 포지티브가 되는지를 표시하는 제 1 포지티브 서지 검출 회로 신호(DET_PS1)를 생성하는 출력을 갖는다. 예를 들어, TRXP의 전압 레벨이 VDD2(예를 들어, 핀(TRXP) 상의 포지티브 서지의 부재시에)보다 더 크지 않을 때, 비교기(541)는 DET_PS1을 로직 하이 레벨로 구동한다. 역으로, TRXP의 전압 레벨이 VDD2보다 더 포지티브가 될 때, 비교기(541)는 I/O 핀(TRXP) 상의 포지티브 서지의 검출을 표시하도록 DET_PS1을 로직 로우 레벨로 구동한다.
비교기(542)는 VDD2에 커플링되는 포지티브 입력, TRXN에 커플링되는 네거티브 입력, VDD2 및 VSS에 커플링되는 전력 단자들 및 TRXN 상의 전압이 VDD2보다 더 포지티브가 되는지를 표시하는 제 2 포지티브 서지 검출 신호(DET_PS2)를 생성하기 위한 출력을 갖는다. 예를 들어, TRXN의 전압 레벨이 VDD2보다 더 크지 않을 때(예를 들어, 핀(TRXN) 상의 포지티브 서지의 부재시에), 비교기(542)는 DET_PS2를 로직 하이 레벨로 구동한다. 역으로, TRXN의 전압 레벨이 VDD2보다 더 포지티브가 되는 경우, 비교기(542)는 I/O 핀(TRXN) 상의 포지티브 서지의 검출을 표시하기 위해 DET_PS2를 로직 로우 레벨로 구동한다.
도 5b의 NAND 게이트(531)는 비교기(541)의 출력으로부터 DET_PS1를 수신하고 비교기(542)의 출력으로부터 DET-PS2를 수신하고, 비교기(521)의 출력으로부터 DET_NS1을 수신하고 비교기(522)의 출력으로부터 DET_NS2를 수신하기 위한 입력들 및 인버터(532)의 입력에 커플링되는 출력을 포함한다. 동작에 있어서, NAND 게이트(531)는 제어 신호(CTRL)를 생성하기 위해 검출 신호들(DET_PS1, DET_PS2, DET_NS1, 및 DET_NS2)을 논리적으로 결합하며, 이는 결국 인버터들(532-533)에 의해 NMOS 보호 트랜지스터(MNO)의 게이트로 구동된다. 따라서, 포지티브 서지 또는 네거티브 서지 조건 중 어느 것도 검출되지 않았다고 표시하는 로직 하이로 모든 검출 신호들(DET_PS1, DET_PS2, DET_NS1, 및 DET_NS2)이 구동되는 경우, NAND 게이트(531)는 CTRL을 로직 로우로 구동하며, 이는 결국 I/O 핀들(TRXP 및 TRXN)을 서로 격리하도록 비-전도성 상태로 보호 트랜지스터(MNO)를 유지한다. 역으로, 포지티브 서지 및/또는 네거티브 서지 조건이 검출되었다고 표시하는 로직 로우로 검출 신호들(DET_PS1, DET_PS2, DET_NS1, 및 DET_NS2) 중 하나 이상이 구동되는 경우, NAND 게이트(531)는 CTRL을 로직 하이로 구동하며, 이는 보호 트랜지스터(MNO)를 턴 온한다. 일단 전도성이 되면, 보호 트랜지스터(MNO)는 디바이스(200)의 내부 회로 및 컴포넌트들에 대한 손상을 방지하도록 I/O 핀들(TRXP 및 TRXN)을 함께 연결한다.
도 6은 도 6a의 포지티브 서지 검출 회로(510)의 비교기(511)의 일 실시예인 차동 증폭 회로(600)이다. VDD1과 VDD2 간의 차동 전압에 응답하여 단일-종단 출력 신호(DET_PS)를 생성하는 회로(600)는 NMOS 트랜지스터들(MN1-MN4), PMOS 트랜지스터들(MP1-MP6), 전류 소스(610) 및 인버터(620)를 포함하는 것으로 도시된다. NMOS 트랜지스터들(MN1-MN2)은 전류 소스(610)에 의해 제공되는 바이어스 전류에 의해 바이어스 노드(NB)에서 바이어싱되는 차동 쌍(differential pair)을 형성한다. 트랜지스터(MN1)는 노드들(N1 및 Nb) 간에 연결되고 VDD1에 커플링되는 게이트를 갖는다. 트랜지스터(MN2)는 노드들(N2 및 NB) 간에 연결되고 VDD2에 커플링되는 게이트를 갖는다. 트랜지스터(MP2)는 VDD1과 노드(N1) 간에 연결되며 노드(N2)에 커플링되는 게이트는 갖는 반면에, 트랜지스터(MP3)는 VDD1와 노드(N2) 간에 연결되고 노드(N1)에 커플링되는 게이트를 갖는다. 트랜지스터(MP1)는 VDD1과 노드(N1) 간에 커플링되는 다이오드-연결 트랜지스터이며, 트랜지스터(MP4)는 VDD1과 노드(N2) 간에 커플링되는 다이오든-연결 트랜지스터이다. 트랜지스터(MP5)는 VDD1과 노드(N3) 간에 연결되고, 노드(N2)에 커플링되는 게이트를 갖는 반면에, 트랜지스터(MP6)는 VDD1과 노드(N4) 간에 연결되고 노드(N1)에 커플링되는 게이트를 갖는다. 함께 전류 미러(current mirror)를 형성하는 트랜지스터들(MN3 및 MN4)은 노드(N3)에 커플링되는 게이트들을 갖는다.
위에서 언급된 바와 같이, 회로(600)는 VDD1과 VDD2의 전압 레벨들을 비교하고, 이에 응답하여, 출력 신호(DET_PS)를 로직 하이 상태 또는 로직 로우 상태 중 어느 하나로 선택적으로 구동한다. 예를 들어, VDD1이 VDD2보다 적은 보통의 동작 조건들(예를 들어, VDD1=2.5v 및 VDD2=3.3v 둘 다는 그의 의도된 동작 전압들임)동안, 회로(600)는 I/O 핀들(TRXP 또는 TRXN) 중 어느 하나에도 포지티브 서지가 없다고 표시하도록 로직 하이 상태로 DET_PS를 구동한다. 역으로, VDD1의 전압 레벨이 VDD2의 전압 레벨보다 크게 되는 경우, I/O 핀들(TRXP 또는 TRXN) 중 하나 상에서 포지티브 서지가 검출되었다고 표시하도록 로직 로우 상태로 DET_PS를 구동한다.
보다 구체적으로, VDD2가 VDD1보다 큰 보통의 동작 조건들 동안, 트랜지스터(MN2)는 턴 온되고, 트랜지스터(MN1)는 턴 오프되며, 그에 의해 전류 소스(610)에 의해 제공되는 바이어스 전류 대부분(모두는 아닌 경우)을 트랜지스터(MN2)가 전도하도록 허용한다. 그 결과, 트랜지스터(MN2)는 접지 전위로 노드(N2)를 로우로 풀링(pull)한다. 노드(N2) 상의 전압이 VDD1-Vtp(예를 들어, 여기서 Vtp는 PMOS 트랜지스터(MP2)의 임계 전압임) 미만으로 떨어지면, 트랜지스터(MP2)는 턴 온되고, 노드(N1) 상의 전압을 VDD1로 하이로 풀링한다. 노드(N1) 상의 결과적인 하이 전압은 비-전도성 상태로 트랜지스터(MP3)를 유지하며, 그에 의해 VDD1로부터 노드(N2)를 격리하고 노드(N2)가 트랜지스터(MN2)를 통해 접지 전위로 로우로 계속 방전하도록 허용한다. 노드(N2)의 결과적인 로직 로우 상태가 트랜지스터(MP5)를 턴 온하는 반면에, 노드(N1)의 결과적인 로직 하이 상태를 트랜지스터(MP6)를 턴 오프한다. 일단 전도성이 되면, 트랜지스터(MP5)는 노드(N3)를 VDD1로 하이로 풀링하며, 그에 의해 트랜지스터들(MN3 및 MN4)이 턴 온되게 한다. 보다 구체적으로, 트랜지스터(MN4)는 트랜지스터(MP5)에 의해 전도되는 전류를 미러링하고, 그에 의해 출력 노드(N4)를 접지 전위로 로우로 풀링한다. 비-전도성 트랜지스터(MP6)는 VDD1로부터 출력 노드(N4)를 격리한다. 노드(N4)의 로직 로우 상태에 응답하여, 인버터(620)(임의의 적합한 CMOS 인버터 또는 버퍼 회로일 수 있음)는 I/O 핀들(TRXP 및 TRXN) 중 어느 하나 상의 임의의 포지티브 에너지 서지의 부재를 표시하도록 로직 하이 상태로 출력 신호(DET_PS)를 구동한다.
역으로, VDD1의 전압 레벨이 VDD2보다 높은 레벨로 증가하는 경우(예를 들어, I/O 핀들(TRXP 또는 TRXN) 중 어느 하나에서 출현하는 포지티브 에너지 서지오 인해), 트랜지스터(MN1)는 턴 온되고 트랜지스터(MN2)는 턴 오프되며, 그에 의해 트랜지스터(MN1)는 전류 소스(610)에 의해 제공되는 바이어스 전류 대부분(전부가 아닌 경우)을 전도하도록 허용한다. 그 결과, 트랜지스터(MN1)는 노드(N1)를 접지 전위로 로우로 풀링한다. 노드(N1) 상의 전압이 VDD1-Vtp(예를 들어, 여기서 Vtp는 PMOS 트랜지스터(MP3)의 임계 전압임) 아래로 떨어지면, 트랜지스터(MP3)는 턴 온되고 노드(N2) 상의 전압을 VDD1로 하이로 풀링한다. 노드(N2) 상의 결과적인 하이 전압은 트랜지스터(MP2)를 비-전도성 상태로 유지하며, 그에 의해 VDD1로부터 노드(N1)를 격리하고 노드(N1)가 트랜지스터(MN1)를 통해 접지 전위로 로우로 계속 방전하도록 허용한다. 노드(N1)의 결과적인 로직 로우 상태는 트랜지스터(MP6)를 턴 온하는 반면에, 노드(N2)의 결과적인 로직 하이 상태는 트랜지스터(MP5)를 턴 오프한다. 트랜지스터(MP5)가 턴 오프되면, 전류 미러 트랜지스터들(MN3 및 MN4)은 또한 턴 오프된다. 보다 구체적으로, 비-전도성 트랜지스터(MN4)는 접지 전위로부터 출력 노드(N4)를 격리하며, 그에 의해 전도성 트랜지스터(MP6)가 VDD1로 하이로 출력 노드(N4)를 보다 빨리 풀링하도록 허용한다. 노드(N4)의 결과적인 로직 하이 상태에 응답하여, 인버터(620)는 포지티브 에너지 서지가 I/O 핀들(TRXP/TRXN) 중 어느 하나 상에서 검출되었다고 표시하도록 로직 로우 상태로 출력 신호(DET_PS)를 구동한다.
교차-커플링된 PMOS 트랜지스터들(MP2 및 MP3)은 (예를 들어, 단-기간 과도전류들(short-duration transient)이 차동 쌍(MN1 및 MN2)의 스위칭 동작들을 부주의하게 트리거하는 것을 방지하기 위해) 차동 증폭 회로(600)에 대한 몇몇 히스테리시스를 제공하고, 다이오드-연결 트랜지스터들(MP1 및 MP4)은 회로(600)의 속도를 증가시키도록 히스테리시스 효과를 제한한다는 것에 주의한다.
도 7a는 도 5a의 비교기 회로(521)의 일 실시예인 비교기 회로(701)이다. 비교기 회로(701)는 PMOS 트랜지스터(MP7), NMOS 트랜지스터(MN7), 및 레지스터(R1)를 포함한다. PMOS 트랜지스터(MP7)는 VDD1와 출력 노드(N7) 간에 커플링되고, VSS(접지 전위)에 커플링되는 게이트를 갖는다. NMOS 트랜지스터(MN7) 및 레지스터(R1)는 노드(N7)와 I/O 핀(TRXP) 간에 직렬로 연결되며, 트랜지스터(MN7)는 VSS에 커플링되는 게이트를 갖는다. 트랜지스터들(MP7 및 MN7)의 공통으로-커플링되는 드레인들은 출력 노드(N7)를 형성하고, 레지스터(R1)는 I/O 핀(TRXP)에서 출현하는 서지 에너지로부터 NMOS 트랜지스터(MN7)를 보호한다는 것에 주의한다. 몇몇 실시예들에 대해, 레지스터(R1)는 대략 200옴의 저항을 갖는다.
또한, 몇몇 실시예들에 대해, PMOS 트랜지스터(MP7)는 비교적 약한 풀-업 트랜지스터이고, NMOS 트랜지스터(MN7)는 비교적 강한 풀-다운 트랜지스터이다. 몇몇 실시예들에 대해, PMOS 트랜지스터(MP7)는 대략 0.5 미크론의 유효 채널 폭 및 대략 4 미크론의 유효 채널 길이를 갖는 반면에, NMOS 트랜지스터(MN7)는 대략 8 미크론의 유효 채널 폭 및 대략 2 미크론의 유효 채널 길이를 갖는다.
동작에서, TRXP의 전압 레벨이 VSS보다 큰 경우(예를 들어, 더욱 포지티브), NMOS 트랜지스터(MN7)의 소스는 NMOS 트랜지스터(MN7)의 게이트보다 크며(예를 들어, Vgs < Vtn), 이는 트랜지스터(MN7)가 턴 오프되고 노드(N7)가 I/O 핀(TRXP)으로부터 격리되게 한다. PMOS 트랜지스터(MP7)의 게이트 전압이 VSS이고 PMOS 트랜지스터(MP7)의 소스가 VDD1이기 때문에, 트랜지스터(MP7)는 턴 온되고 핀(TRXP) 상의 네거티브 서지의 부재를 표시하도록 VDD로 하이로 출력 노드(N7)를 풀링한다.
역으로, TRXP의 전압 레벨이 Vtn만큼 VSS보다 더 네거티브가 되는 경우, NMOS 트랜지스터(MN7)의 소스는 NMOS 트랜지스터(MN7)의 게이트보다 더 낮으며(더 네거티브임), 이는 트랜지스터(MN7)가 턴 온되게 하고 I/O 핀(TRXP) 상의 보다 네거티브 전압 레벨로 로우로 노드(N7)를 풀링한다. 출력 노드(N7)의 결과적인 로직 로우 상태는 I/O 핀(TRXP) 상의 네거티브 서지의 검출을 표시한다.
도 7b는 도 5a의 비교기 회로(522)의 일 실시예인 비교기 회로(702)이다. 비교기 회로(702)는 PMOS 트랜지스터(MP8), NMOS 트랜지스터(MN8), 및 레지스터(R2)를 포함한다. PMOS 트랜지스터(MP8)는 VDD1와 출력 노드(N8) 간에 커플링되고, VSS(접지 전위)에 커플링되는 게이트를 갖는다. NMOS 트랜지스터(NM8) 및 레지스터(R2)는 N8과 I/O 핀(TRXN) 간에 직렬로 연결되며, 트랜지스터(MN8)는 VSS에 커플링되는 게이트를 갖는다. 트랜지스터들(MP8 및 MN8)의 공통-커플링되는 드레인들은 노드(N8)를 형성하고, 레지스터(R2)는 I/O 핀(TRXN)에서 출현하는 서지 에너지로부터 NMOS 트랜지스터(MN8)를 보호한다는 것에 주의한다. 몇몇 실시예들에 대해, 레지스터(R2)는 대략 200옴의 저항을 갖는다.
또한, 몇몇 실시예들에 대해, PMOS 트랜지스터(MP8)는 비교적 약한 풀-업 트랜지스터이고, NMOS 트랜지스터(MN8)는 비교적 강한 풀-다운 트랜지스터이다. 일 실시예에 대해, PMOS 트랜지스터(MP8)는 대략 0.5 미크론의 유효 채널 폭을 갖고, 대략 4 미크론의 유효 채널 길이를 갖는 반면에, NMOS 트랜지스터(MN8)는 대략 8 미크론의 유효 채널 폭을 갖고 대략 2 미크론의 유효 채널 길이를 갖는다.
동작에서, TRXN의 전압 레벨이 VSS보다 큰 경우(예를 들어, 더 포지티브임), NMOS 트랜지스터(MN8)의 소스는 NMOS 트랜지스터(MN8)의 게이트보다 크고(예를 들어, Vgs < Vtn), 이는 트랜지스터(MN8)가 턴 오프되게 하며 I/O 핀(TRXN)으로부터 노드(N8)를 격리하다. PMOS 트랜지스터(MP8)의 게이트 전압이 VSS이고, PMOS 트랜지스터(MP8)의 소스가 VDD1이기 때문에, PMOS 트랜지스터(MP8)는 턴 온되고 핀(TRXN) 상의 네거티브 서지의 부재를 표시하도록 VDD로 하이로 노드(N8)를 풀링한다.
역으로, TRXN의 전압 레벨이 Vtn만큼 VSS에 보다 더 네거티브가 되는 경우, NMOS 트랜지스터(MN8)의 소스는 NMOS 트랜지스터(MN8)의 게이트보다 더 낮게 되며(더 네거티브임)(예를 들어, Vgs " Vtn), 이는 트랜지스터(MN8)가 턴 온되게 하고 I/O 핀(TRXN) 상에서 더 네거티브 전압 레벨로 로우로 노드(N8)를 풀링한다. 출력 노드(N8)의 결과적인 로직 로우 상태는 I/O 핀(TRXN) 상에서 네거티브 서지의 검출을 표시한다.
도 8은 몇몇 실시예들에 따라 도 2의 디바이스(200)의 차동 I/O 핀들(TRXP 및 TRXN)을 선택적으로 함께 단락시키기 위한 예시적인 동작을 도시하는 예시적인 흐름도(800)이다. 도 5a를 또한 참조하면, 포지티브 서지 검출 회로(510)의 비교기(511)는 VDD1의 전압 레벨을 VDD2의 전압 레벨에 비교하고(801), 결과적으로 네거티브 서지 검출 회로(520)는 VSS의 전압 레벨을 I/O 핀들(TRXP 및 TRXN)에 비교한다(802). 보다 구체적으로, 네거티브 서지 검출 회로(520)의 비교기(521)는 VSS의 전압 레벨을 I/O 핀(TRXP)의 전압 레벨에 비교하고, 네거티브 서지 검출 회로(520)의 비교기(522)는 VSS의 전압 레벨을 I/O 핀(TRXN)의 전압 레벨에 비교한다.
803에서 테스트되는 바와 같이 VDD1 > VDD2인 경우, 포지티브 에너지 서지가 검출되고(804), 제어 회로(500)는 I/O 핀들(TRXP 및 TRXN)을 함께 연결(예를 들어, 단락)하기 위해 보호 트랜지스터(MNO)를 턴 온한다(805). 이러한 방식으로, 하나의 I/O 핀 상의 임의의 포지티브 에너지 서지는 훨씬 더 높은 전압 레벨로 VDD1을 바람직하지 않게 충전하는 대신 다른 I/O 핀으로 소산된다. 대안적으로, 디바이스(200)가 VDD1이 아니라 VDD2를 이용하는 실시예들에 대해, 도 5b의 포지티브 서지 검출 회로(540)는 VDD2를 TRXP 및 TRXN의 핀 전압들에 비교한다. TRXP 또는 TRXN 중 어느 하나의 핀 전압이 VDD2보다 더 포지티브가 되는 경우, 제어 회로(501)는 I/O 핀들(TRXP 및 TRXN)을 함께 연결하도록 보호 트랜지스터(MNO)를 턴 온한다(805). 그렇지 않으면, 제어 회로(501)는 비-전도성 상태로 보호 트랜지스터(MNO)를 유지한다.
806에서 테스트 되는 바와 같이, I/O 핀(TRXP 또는 TRXN) 중 어느 하나의 전압(Vpin)이 접지 전위 또는 VSS보다 더 네거티브가 되는 경우, 네거티브 서지 에너지가 검출되고(807), 제어 회로(500)는 I/O 핀들(TRXP 및 TRXN)을 함께 연결(예를 들어, 단락)하도록 보호 트랜지스터(MNO)를 턴 온한다. 이러한 방식으로, 하나의 I/O 핀 상의 임의의 네거티브 에너지 서지는 다른 I/O 핀으로 소산된다.
그러나 803에서 테스트되는 바와 같이, VDD1 ≤ VDD2인 경우 그리고 806에서 테스트되는 바와 같이 I/O 핀 중 어느 하나의 전압이 접지 전위 미만이 아닌 경우, 제어 회로(500)는 I/O 핀들(TRXP 및 TRXN)을 서로 격리하도록 보호 트랜지스터(MNO)를 비-전도성 상태로 유지한다(808).
위의 명세서에서, 본 실시예들은 특정한 예들을 참조하여 설명되었다. 그러나, 다양한 변형들 및 변경들이 첨부된 청구항에서 제시된 바와 같이 본 개시의 더 넓은 사상 및 범위로부터 벗어남 없이 그에 대해 이루어질 수 있다는 것이 자명하게 될 것이다. 이에 따라 명세서 및 도면들은 제한적인 의미보단 예시적인 의미로 간주될 것이다 . 예를 들어, 도 8의 흐름도에서 도시된 방법 단계들은 다른 적합한 순서들로 수행될 수 있고 및/또는 하나 이상의 방법 단계들은 생략될 수 있다.
본 실시예들은 명령들이 저장된 비-일시적인 기계-판독 가능한 매체를 포함하는 컴퓨터 프로그램 물건, 또는 소프트웨어로서 제공될 수 있다. 기계-판독 가능한 매체는 본 실시예들을 구현하기 위한 컴퓨터 시스템(또는 다른 전자 디바이스들)을 프로그래밍하는데 이용될 수 있다. 기계-판독 가능한 매체는 플로피 디스켓들, 광학 디스크들, CD-ROM들, 자기-광학 디스크들, ROM들, RAM들, EPROM들, EEPROM들, 자기 또는 광학 카드들, 플래시 메모리, 또는 전자 명령들을 저장하는데 적합한 다른 타입의 매체들/기계-판독 가능한 매체를 포함(그러나 이들로 제한되지 않음)할 수 있다.

Claims (23)

  1. 제 1 및 제 2 차동 입력/출력(I/O) 핀들을 갖고 서지 보호 회로(surge protection circuit)를 갖는 집적 회로 디바이스로서,
    상기 서지 보호 회로는,
    상기 제 1 및 제 2 차동 I/O 핀들 간에 연결되고 제어 신호를 수신하기 위한 게이트를 갖는 보호 트랜지스터;
    제 1 공급 전압에 커플링되는 제 1 입력, 상기 제 1 공급 전압 보다 큰 제 2 공급 전압에 커플링되는 제 2 입력 및 출력을 갖는 포지티브 서지 검출 회로;
    접지 전위(ground potential)에 커플링되는 제 1 입력, 상기 제 1 차동 I/O 핀에 커플링되는 제 2 입력, 및 출력을 갖는 네거티브 서지 검출 회로; 및
    상기 포지티브 서지 검출 회로의 출력에 커플링되는 제 1 입력, 상기 네거티브 서지 검출 회로의 출력에 커플링되는 제 2 입력 및 상기 제어 신호를 생성하기 위한 출력을 갖는 결합 로직 게이트
    를 포함하는,
    집적 회로 디바이스.
  2. 제 1 항에 있어서,
    상기 포지티브 서지 검출 회로는 상기 제 1 및 제 2 공급 전압들 간의 비교에 응답하여 상기 제어 신호의 어서션(assertion)을 선택적으로 야기하기 위한 것이고, 상기 네거티브 서지 검출 회로는 상기 제 1 차동 I/O 핀의 전압 레벨과 접지 전위 간의 비교에 응답하여 상기 제어 신호의 어서션을 선택적으로 야기하기 위한 것인,
    집적 회로 디바이스.
  3. 제 1 항에 있어서,
    상기 로직 게이트는 상기 제 1 공급 전압이 상기 제 2 공급 전압 보다 크게 되는 경우 또는 상기 제 1 차동 I/O 핀의 전압 레벨이 접지 전위보다 더 네거티브가 되는 경우 상기 제 1 및 제 2 차동 I/O 핀들을 함께 연결하도록 상기 보호 트랜지스터를 턴 온하는,
    집적 회로 디바이스.
  4. 제 1 항에 있어서,
    상기 포지티브 서지 검출 회로는,
    상기 제 1 공급 전압을 수신하기 위한 제 1 입력, 상기 제 2 공급 전압을 수신하기 위한 제 2 입력 및 상기 제어 신호를 선택적으로 어서트하기 위한 출력을 갖는 단일-종단 차동 증폭기를 포함하는,
    집적 회로 디바이스.
  5. 제 1 항에 있어서,
    상기 네거티브 서지 검출 회로는,
    상기 네거티브 서지 검출 회로의 출력과 상기 제 1 공급 전압 간에 커플링되고 접지 전위에 커플링되는 게이트를 갖는 PMOS 트랜지스터;
    상기 네거티브 서지 검출 회로의 출력과 제 1 노드 간에 커플링되고 상기 접지 전위에 커플링되는 게이트를 갖는 NMOS 트랜지스터; 및
    상기 제 1 노드와 상기 제 1 차동 I/O 핀 간에 커플링되는 레지스터
    를 포함하는,
    집적 회로 디바이스.
  6. 제 1 항에 있어서,
    상기 제 1 및 제 2 차동 I/O 핀들에 커플링되는 단자들을 갖고, 각각의 차동 I/O 핀 상의 공통-모드 전압 스파이크들을 접지 전위로 방전하기 위한 공통-모드 보호 회로
    를 더 포함하는,
    집적 회로 디바이스.
  7. 제 6 항에 있어서,
    상기 공통-모드 보호 회로는,
    상기 각각의 차동 I/O 핀과 상기 제 1 공급 전압 간에 커플링되는 다이오드;
    상기 각각의 차동 I/O 핀과 상기 접지 전위 간에 커플링되는 접지-게이트 트랜지스터; 및
    상기 제 2 전력 핀과 접지 전위 간에 커플링되는 클램프 회로(clamp circuit)
    를 포함하는,
    집적 회로 디바이스.
  8. 집적 회로 디바이스로서,
    외부 통신 매체와 차동 신호를 교환하기 위한 제 1 및 제 2 차동 입력/출력(I/O) 핀들;
    비교적 낮은 공급 전압을 수신하기 위한 제 1 전력 핀;
    비교적 높은 공급 전압을 수신하기 위한 제 2 전력 핀; 및
    서지 보호 회로
    를 포함하고,
    상기 서지 보호 회로는,
    상기 제 1 및 제 2 차동 I/O 핀들에 커플링되는 단자들을 갖고 상기 차동 I/O 핀들 상의 공통-모드 전압 스파이크들을 접지 전위로 방전하기 위한 공통-모드 보호 회로; 및
    상기 제 1 및 제 2 차동 I/O 핀들에 커플링되는 단자들을 갖고 상기 차동 I/O 핀들 상의 차동 전압 스파이크들에 응답하여 상기 제 1 및 제 2 차동 I/O 핀들을 함께 선택적으로 연결하기 위한 차동 모드 보호 회로
    를 포함하는,
    집적 회로 디바이스.
  9. 제 8 항에 있어서,
    상기 차동 보호 회로는,
    상기 제 1 및 제 2 차동 I/O 핀들 간에 연결되고 제어 신호를 수신하기 위한 게이트를 갖는 보호 트랜지스터; 및
    상기 제 1 및 제 2 전력 핀들 상의 전압 레벨들 간의 비교에 응답하여 상기 제어 신호를 생성하기 위한 제어 회로
    를 포함하는,
    집적 회로 디바이스.
  10. 제 9 항에 있어서,
    상기 제어 회로는,
    상기 비교적 낮은 공급 전압이 상기 비교적 높은 공급 전압 보다 크게 되는 경우 상기 제 1 및 제 2 차동 I/O 핀들을 함께 단락시키도록 상기 보호 트랜지스터를 턴 온하는,
    집적 회로 디바이스.
  11. 제 8 항에 있어서,
    상기 차동 보드 보호 회로는,
    상기 제 1 및 제 2 차동 I/O 핀들 간에 연결되고 제어 신호를 수신하기 위한 게이트를 갖는 보호 트랜지스터;
    상기 제 1 및 제 2 전력 핀들 상의 전압 레벨 간의 비교에 응답하여 상기 제어 신호를 선택적으로 어서트하기 위한 포지티브 서지 검출 회로; 및
    상기 제 1 차동 I/O 핀 상의 전압 레벨과 접지 전위 간의 비교에 응답하여 상기 제어 신호를 선택적으로 어서트하기 위한 네거티브 서지 검출 회로
    를 포함하는,
    집적 회로 디바이스.
  12. 제 11 항에 있어서,
    상기 차동 모드 보호 회로는,
    상기 포지티브 서지 검출 회로의 출력에 커플링되는 제 1 입력, 상기 네거티브 서지 검출 회로의 출력에 커플링되는 제 2 입력 및 상기 제어 신호를 생성하기 위한 출력을 갖는 결합 로직 게이트
    를 더 포함하는,
    집적 회로 디바이스.
  13. 제 11 항에 있어서,
    상기 포지티브 서지 검출 회로는 상기 비교적 낮은 공급 전압을 수신하기 위한 제 1 입력, 상기 비교적 높은 공급 전압을 수신하기 위한 제 2 입력, 및 상기 제어 신호를 선택적으로 어서트하기 위한 출력 갖는 단일-종단 차동 증폭기를 포함하는,
    집적 회로 디바이스.
  14. 제 11 항에 있어서,
    상기 네거티브 서지 검출 회로는,
    상기 제 1 전력 핀과 상기 네거티브 서지 검출 회로의 출력 간에 커플링되고 상기 접지 전위에 커플링되는 게이트를 갖는 PMOS 트랜지스터;
    상기 네거티브 서지 검출 회로의 출력과 제 1 노드 간에 커플링되고 접지 전위에 커플링되는 게이트를 갖는 NMOS 트랜지스터; 및
    상기 제 1 노드와 상기 제 1 차동 I/O 핀 간에 커플링되는 레지스터
    를 포함하는,
    집적 회로 디바이스.
  15. 제 8 항에 있어서,
    상기 공통-모드 보호 회로는,
    상기 제 1 차동 I/O 핀과 상기 제 1 전력 핀 간에 커플링되는 다이오드;
    각각의 차동 I/O 핀과 접지 전위 간에 커플링되는 접지-게이트 트랜지스터; 및
    상기 제 1 전력 핀과 접지 전위 간에 커플링되는 클램프 회로
    를 더 포함하는,
    집적 회로 디바이스.
  16. 포지티브 및 네거티브 에너지 서지들로부터 제 1 및 제 2 차동 입력/출력(I/O) 핀들을 갖는 집적 회로 디바이스를 보호하기 위한 방법으로서,
    상기 디바이스는 비교적 낮은 공급 전압을 수신하기 위한 제 1 전력 핀을 포함하고, 비교적 높은 공급 전압을 수신하기 위한 제 2 전력 핀을 포함하고,
    상기 방법은,
    포지티브 서지 검출 신호를 생성하기 위해 제 1 비교 회로에서 상기 비교적 낮은 공급 전압과 상기 비교적 높은 공급 전압을 비교하는 단계;
    네거티브 서지 검출 신호를 생성하기 위해 제 2 비교 회로에서 상기 제 1 차동 I/O 핀의 전압 레벨을 접지 전위에 비교하는 단계;
    상기 비교적 낮은 공급 전압이 상기 비교적 높은 공급 전압 보다 크게 된다고 상기 포지티브 서지 검출 신호가 표시는 경우, 상기 제 1 및 제 2 차동 I/O 핀들을 함께 단락시키는 단계; 및
    상기 제 1 차동 I/O 핀의 전압 레벨이 상기 접지 전위보다 더 네거티브가 된다고 상기 네거티브 서지 검출 신호가 표시하는 경우 상기 제 1 및 제 2 차동 I/O 핀들을 함께 단락시키는 단계
    를 포함하는,
    집적 회로 디바이스를 보호하기 위한 방법.
  17. 제 16 항에 있어서,
    상기 단락시키는 단계는,
    제어 신호를 생성하도록 결합 로직 게이트에서 상기 포지티브 및 네거티브 서지 검출 신호들을 논리적으로 결합하는 단계; 및
    상기 제어 신호를 이용하여 상기 제 1 및 제 2 차동 I/O 핀들을 간에 연결된 보호 트랜지스터의 게이트를 구동하는 단계
    를 더 포함하는,
    집적 회로 디바이스를 보호하기 위한 방법.
  18. 제 17 항에 있어서,
    상기 제어 신호는,
    상기 비교적 낮은 공급 전압이 상기 비교적 높은 공급 전압 보다 크게 되는 경우 또는 상기 제 1 차동 I/O 핀의 전압 레벨이 접지 전위보다 더 네거티브가 되는 경우 상기 보호 트랜지스터를 턴 온하도록 어서트되는,
    집적 회로 디바이스를 보호하기 위한 방법.
  19. 제 17 항에 있어서,
    상기 제 1 비교 회로는 상기 비교적 낮은 공급 전압을 수신하기 위한 제 1 입력, 상기 비교적 높은 공급 전압을 수신하기 위한 제 2 입력, 및 상기 제어 신호를 선택적으로 어서트하기 위한 출력을 갖는 단일-종단 차동 증폭기를 포함하는,
    집적 회로 디바이스를 보호하기 위한 방법.
  20. 제 16 항에 있어서,
    상기 제 2 비교 회로는,
    상기 비교적 낮은 공급 전압과 상기 제 2 비교 회로의 출력 간에 커플링되고 접지 전위에 커플링되는 게이트를 갖는 PMOS 트랜지스터;
    상기 제 2 비교 회로의 출력과 제 1 노드 간에 커플링되고 접지 전위에 커플링되는 게이트를 갖는 NMOS 트랜지스터; 및
    상기 제 1 노드와 상기 제 1 차동 I/O 핀 간에 커플링되는 레지스터
    를 포함하는,
    집적 회로 디바이스를 보호하기 위한 방법.
  21. 제 1 및 제 2 차동 입력/출력(I/O) 핀들을 갖고 서지 보호 회로를 갖는 집적 회로 디바이스로서,
    상기 서지 보호 회로는,
    상기 제 1 및 제 2 차동 I/O 핀들 간에 연결되고 제어 신호를 수신하기 위한 게이트를 갖는 보호 트랜지스터;
    공급 전압에 커플링되는 제 1 입력, 상기 제 1 차동 I/O 핀에 커플링되는 제 2 입력 및 출력을 갖는 포지티브 서지 검출 회로;
    접지 전위에 커플링되는 제 1 입력, 상기 제 1 차동 I/O 핀에 커플링되는 제 2 입력 및 출력을 갖는 네거티브 서지 검출 회로; 및
    상기 포지티브 서지 검출 회로의 출력에 커플링되는 제 1 입력, 상기 네거티브 서지 검출 회로의 출력에 커플링되는 제 2 입력 및 상기 제어 신호를 생성하기 위한 출력을 갖는 결합 로직 게이트
    를 포함하는,
    집적 회로 디바이스.
  22. 제 21 항에 있어서,
    상기 포지티브 서지 검출 회로는 상기 공급 전압과 상기 제 1 차동 I/O 핀의 전압 레벨 간의 비교에 응답하여 상기 제어 신호의 어서션을 선택적으로 야기하기 위한 것이고, 상기 네거티브 서지 검출 회로는 상기 제 1 차동 I/O 핀의 전압 레벨과 접지 전위 간의 비교에 응답하여 상기 제어 신호의 어서션을 선택적으로 야기하기 위한 것인,
    집적 회로 디바이스.
  23. 제 21 항에 있어서,
    상기 로직 게이트는 상기 제 1 차동 I/O 핀의 전압 레벨이 상기 공급 전압 보다 더 포지티브가 되는 경우 또는 상기 제 1 차동 I/O 핀의 전압 레벨이 접지 전위보다 더 네거티브가 되는 경우, 상기 제 1 및 제 2 차동 I/O 핀들을 함께 연결하도록 상기 보호 트랜지스터를 턴 온하는,
    집적 회로 디바이스.
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