CN104145391A - 用于差分输入/输出接口的电涌保护 - Google Patents

用于差分输入/输出接口的电涌保护 Download PDF

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Abstract

提供了一种集成电路器件(200)，包括第一和第二差分I/O引脚(TRXP/TRXN)和电涌保护电路。电涌保护电路包括：保护晶体管、正电涌检测电路和负电涌检测电路。保护晶体管连接在第一和第二I/O引脚之间，并且具有用于接收控制信号(CTRL)的栅极。如果正电涌检测电路在I/O引脚中的任一个上检测到正电涌能量，和/或如果负电涌检测电路在I/O引脚中的任一个上检测到负电涌能量，则打开保护晶体管以将I/O引脚连接到一起。电涌保护电路以不会对器件性能产生不利影响的方式针对非期望的能量为以太网器件提供增强的保护。

Description

用于差分输入/输出接口的电涌保护
技术领域
概括地说，本实施例涉及集成电路，具体而言，涉及改进的电涌保护。
背景技术
通常，具有差分输入/输出(I/O)引脚的以太网器件通过一个或多个变压器与通信介质(例如，双绞线电缆)相连接，其中变压器针对非期望的电压浪涌和/或静电放电(ESD)事件提供一定程度的保护。例如，图1示出了以太网器件100，其具有：I/O接口110、核心电路120和一对差分I/O引脚TRXP和TRXN。I/O接口110(通常是模拟全双工接口)促进了I/O引脚TRXP/TRXN和核心电路120之间的信号交换。差分I/O引脚TRXP/TRXN经由差分信号线31-32与变压器20相连接，其中变压器20转而与通信电缆10(例如，双绞线电缆)相连接。除了将在电缆10上供给的信号的电压变换为更适合由器件100使用的电压之外，变压器20可以保护器件100内的电路免受从电缆10发出的电涌能量的影响。
更具体地，由于电缆10通常具有低的输出阻抗(例如，几十欧姆)，从电缆10发出的电涌能量可能高达几千伏特。尽管可以由变压器20来阻塞这样的电涌能量中的一些，但是剩余的这样的电涌能量通常以非期望的共模电涌和非期望的差模电涌的形式被传送到器件100。共模电涌通常是指同时在差分I/O引脚TRXP/TRXN上提高电压电平的能量浪涌，而差模电涌通常是指提高差分I/O引脚TRXP/TRXN之间的电压差的能量浪涌。
工业标准通常指定以太网器件100具有大约5kV的共模电涌容限。尽管变压器20在阻塞大部分共模能量浪涌方面是有效的，但是变压器20不太能够阻塞差模能量浪涌。因此，与保护器件100免受共模能量浪涌的影响相比，保护器件100免受差模能量浪涌的影响通常更加困难。当然，由于变压器20通常被设计为阻塞共模信号而通过差模信号，变压器20通常针对差模能量浪涌提供非常有限的保护。
因此，以不会对器件性能产生不利影响的方式针对非期望的能量浪涌为以太网器件提供增强的保护将是可取的。
附图说明
在附图的图形中，本实施例是以示例而非限制的方式示出的，并且在附图中相同的附图标记表示同样的元素，其中：
图1是经由变压器与通信介质相连接的以太网器件的方框图；
图2是根据本实施例的具有共模保护电路和差模保护电路的集成电路器件的方框图；
图3是根据一些实施例的图2的共模保护电路的方框图；
图4是根据一些实施例的图2的差模保护电路的方框图；
图5A是图4的差模保护电路的一个实施例的更加详细的方框图；
图5B是图4的差模保护电路的另一个实施例的更加详细的方框图；
图6是图5A的正电涌检测电路的一个实施例的电路图；
图7A-图7B是图5A的负电涌检测电路的示例性实施例的电路图；以及
图8是根据一些实施例描述用于选择性地将图2的器件的差分I/O引脚短路到一起的示例性操作的说明性流程图。
具体实施方式
公开了用于保护输入/输出(I/O)接口和关联的集成电路器件内的电路免受共模和差模能量浪涌影响的方法和装置。在以下描述中，阐述了大量具体细节，例如特定的部件、电路和过程的例子，以提供对本公开内容的透彻理解。同样，在以下描述中并出于解释的目的，阐述了特定的术语以提供对本实施例的透彻理解。然而，对于本领域的技术人员显而易见的是，这些特定的细节可能不是实现本实施例所必需的。在其它实例中，以方框图的形式示出了公知的电路和器件，以避免使本公开内容难以理解。如本文所使用的，术语“相耦合的”意指直接相连接的或通过一个或多个介入部件或电路相连接的。
可以将在本文所描述的各种总线上提供的信号中的任意信号与其它信号进行时分复用，并在一个或多个公共总线上提供。此外，可以将电路元件或软件块之间的互连示出为总线或示出为单信号线。总线中的每一条可以替换为单信号线，单信号线中的每一条可以替换为总线，并且单信号线或总线可以表示大量用于部件之间通信的物理或逻辑机制中的任意一种或多种。此外，在以下描述中分配给各个信号的逻辑电平是任意的，因此可以按需求进行修改(例如，反极性)。举另一个例子，可以使用双极性晶体管或在其中可以获得信号控制的电流的任意其它技术来替换地实现描述或描绘为包括金属氧化物半导体(MOS)晶体管的电路。不能将本实施例解释为限于本文所描述的特定例子，而要将由所附的权利要求书所定义的全部实施例包括在其范围内。
根据本实施例，公开了包括第一和第二差分I/O引脚和电涌保护电路的集成电路器件。电涌保护电路包括：保护晶体管、包括正电涌检测电路和负电涌检测电路的控制电路。保护晶体管连接在第一和第二差分I/O引脚之间，并具有用于接收由控制电路生成的控制信号的栅极。正电涌检测电路具有与第一电源电压(VDD1)相耦合的第一输入；与第二电源电压(VDD2)相耦合的第二输入，其中第二电源电压大于第一电源电压；以及输出。负电涌检测电路具有与地电位(VSS)相耦合的第一输入，与差分I/O引脚相耦合的第二输入，以及输出。正电涌检测电路的输出和负电涌检测电路的输出都与用于生成控制信号的组合逻辑门相耦合。
在操作中，正电涌检测电路比较VDD1和VDD2的电压电平，以检测在差分I/O引脚中的任意一个处是否存在正能量浪涌，而负电涌检测电路比较VSS和I/O引脚的电压电平，以检测在I/O引脚中的任意一个处是否存在负能量浪涌。如果检测到正能量浪涌和/或负能量浪涌，则控制电路打开保护晶体管以将差分I/O引脚连接到一起，从而通过一个I/O引脚将在另一个I/O引脚上任意的这样的能量浪涌消散(例如，而不是非期望地改变一个或多个电源电压的预期的操作电压电平)。
图2是根据本实施例的具有共模和差模保护电路的器件200的方框图。所示器件200包括：共模电涌保护电路210、差模电涌保护电路220、I/O接口230、核心电路240、一对差分I/O引脚TRXP和TRXN、与第一电源电压VDD1相连接的第一电源引脚、与第二电源电压VDD2相连接的第二电源引脚和与VSS(例如，地电位)相连接的接地引脚。对于本文所描述的示例性实施例，第一电源电压VDD1是相对低的电源电压，而第二电源电压VDD2是相对高的电源电压(例如，其中VDD2的正常操作电压电平比VDD1的正常操作电压电平要大)。尽管可以将其它适合的电源电压用于器件200，不过对于一些实施例，VDD1是2.5伏特的电源电压，VDD2是3.3伏特的电源电压。此外，尽管图2中为了简化仅示出了一对差分I/O引脚，应当理解的是实际的实施例可以包括任意合适对数的差分I/O引脚。
I/O接口230促进了I/O引脚TRXP/TRXN和核心电路240之间的信号交换，其中，对于一些实施例，I/O接口230可以是公知的模拟全双工接口。差分I/O引脚TRXP/TRXN经由差分信号线201-202与I/O接口230相连接。尽管为了简化没有示出，但I/O引脚TRXP/TRXN可以经由适合的变压器(例如图1的变压器20)与外部通信介质(例如，双绞线电缆或其它以太网兼容的信号线)相连接。
共模保护电路210包括：与TRXP引脚相连接的第一端子、与TRXN引脚相连接的第二端子、与VDD1相耦合的电源引脚(为了简化未示出)、与VSS相耦合的接地引脚(为了简化未示出)。类似地，差模保护电路220包括：与TRXP引脚相连接的第一端子、与TRXN引脚相连接的第二端子、与VDD1相耦合的电源引脚(为了简化未示出)、与VSS相耦合的接地引脚(为了简化未示出)。需要注意的是，尽管在图2中出于简化的目的将保护电路210和保护电路220的端子描绘为电连接到信号线201-202，但是对于实际的实施例，保护电路210和保护电路220的端子可以直接与I/O引脚TRXP和TRXN相连接。如下文将更加详细描述的，共模保护电路210保护器件200免受出现在I/O引脚TRXP和TRXN处的共模能量浪涌的影响，差模保护电路220保护器件200免受出现在I/O引脚TRXP和TRXN处的差模能量浪涌的影响。通过利用能量浪涌保护电路(其包括分别被配置为单独地消散共模电涌和差模电涌的不同电路210和220)，与使用公共电路来检测和/或消散共模电涌和差模电涌的现有技术相比，本实施例可以提供更有效的电涌保护。
图3是共模保护电路300的简化电路图，其中共模保护电路300是图2的共模保护电路210的一个实施例。共模保护电路300包括：二极管D1、栅极接地的NMOS(GGNMOS)晶体管310和箝位电路320。可以以公知的方式实现(例如，使用MOS或双极器件)的二极管D1耦合在VDD1和I/O引脚TRXP/TRXN之间。栅极接地的NMOS晶体管310耦合在I/O引脚TRXP/TRXN和VSS之间，并具有与VSS相连接的栅极。可以是任意适合的电压箝位电路(例如，有源二极管箝位电路)的箝位电路320耦合在VDD1和VSS之间。在操作中，二极管D1和箝位电路320保护器件200免受正共模能量浪涌的影响，NMOS晶体管310保护器件200免受正共模能量浪涌和负共模能量浪涌二者的影响。更具体地，如果存在施加到I/O引脚TRXP/TRXN的正能量浪涌，那么能量通过二极管D1从I/O引脚消散到VDD1，然后通过箝位电路320从VDD1消散到地电位(VSS)。如果存在施加到I/O引脚TRXP/TRXN的负能量浪涌，那么能量通过NMOS晶体管310从I/O引脚消散到地电位。
图4是差模保护电路400，其是图2的差模保护电路220的一个实施例。差模保护电路400包括NMOS保护晶体管MN0和控制电路410。晶体管MN0连接在I/O引脚TRXP和TRXN之间(例如，晶体管MN0的漏极与TRXP引脚相连接，晶体管MN0的源极与TRXN引脚相连接)，并具有用于从控制电路410的输出接收控制信号(CTRL)的栅极。对于一些实施例，如图4中所描绘的，晶体管MN0的体与VSS相连接。
控制电路410包括：与VDD1相耦合的第一电源端子、与VDD2相耦合的第二电源端子、与VSS相耦合的第三电源端子，以及响应于VDD1上的电压电平和VDD2上的电压电平之间的比较来生成CTRL的输出。在正常操作情况期间，其中VDD1小于VDD2(例如，其中VDD1＝2.5v和VDD2＝3.3v均是它们预期的操作电压)，控制电路410使CTRL无效(de-assert)为逻辑低状态，该状态将保护晶体管MN0维持在非导通状态，从而将I/O引脚TRXP和TRXN相互隔离。
然而，如果在I/O引脚TRXP和TRXN之间出现显著的差分电压(例如，由差模能量浪涌或ESD事件引起)，则控制电路410使CTRL有效(assert)为逻辑高状态，该状态打开保护晶体管MN0并因此将I/O引脚TRXP和TRXN连接(例如，短路)到一起。如本文所使用的，术语“显著的差分电压”是指比一些与正常差分信令电压相关联的预定的阈值电平明显要大的差分电压，该差分电压使VDD1的操作电压快速上冲到比VDD2的操作电压电平大的电平，或者使I/O引脚TRXP或TRXN中一个的电压电平快速下降并变得负于VSS(地电位)。在这样的差分能量浪涌期间，I/O引脚TRXP/TRXN中的一个通常被驱动为高的正电压，I/O引脚TRXP/TRXN中的另一个通常被驱动为高的负电压。
更具体地，如果因为差模能量浪涌(或ESD事件)，I/O引脚TRXP或TRXN中一个的电压电平快速上升为更大的正电压，那么图3的共模保护电路300的二极管D1(连接在I/O引脚和VDD1之间)可能会表现为短路电路，并且非期望地将VDD1充电到比其正常操作电压电平高的电压。如果这种对VDD1的非期望地充电使VDD1的电压电平变得比VDD2的电压电平要大，那么控制电路410检测到这一“正电涌”，并打开保护晶体管MN0，以将I/O引脚TRXP和TRXN短路到一起。利用保护晶体管MN0将差分I/O引脚TRXP和TRXN短路到一起减小了引脚TRXP和TRXN之间的阻抗(例如，达到最小阻抗)，该操作相应地允许将非期望的能量浪涌快速消散到另一个I/O引脚，而不是经由二极管D1非期望地将VDD1充电到更大的正电压电平。以这种方式，差模保护电路400防止了这样的正电涌损害器件200的内部电路(例如，I/O接口230和/或核心电路240)。
因此，例如，如果引脚TRXP因为差模能量浪涌而被快速充电到更大的正电压，那么通过保护晶体管MN0将引脚TRXP短路到引脚TRXN，使引脚TRXP上的正电涌安全地消散到另一个引脚TRXN，而不是将引脚TRXP充电到使二极管D1短路并且非期望地将VDD1充电到比VDD2大的电压的电平。类似地，如果引脚TRXN因为差模能量浪涌而被快速充电到更大的正电压，那么通过保护晶体管MN0将引脚TRXN短路到引脚TRXP，使引脚TRXN上的正电涌安全地消散到另一个引脚TRXP，而不是将引脚TRXN充电到使二极管D1短路并且非期望地将VDD1充电到比VDD2大的电压的电平。
相反，如果因为差模能量浪涌(或ESD事件)，I/O引脚TRXP或TRXN中一个的电压电平快速下降为更大的负电压，那么图3的共模保护电路300的二极管D1可能会变为反向偏压并且非期望地降低VDD1的操作电压电平。因此，如果I/O引脚的电压变得负于地电位(VSS)，那么控制电路410检测到这一“负电涌”，并打开保护晶体管MN0，以将I/O引脚TRXP和TRXN短路到一起。利用保护晶体管MN0将差分I/O引脚TRXP和TRXN短路到一起减小了引脚TRXP和TRXN之间的阻抗(例如，达到最小阻抗)，该操作相应地允许将非期望的能量浪涌快速消散到另一个I/O引脚。
因此，例如，如果引脚TRXP的电压电平因为负电涌而快速下降为负于地电位的电压，那么通过保护晶体管MN0将引脚TRXP短路到引脚TRXN，使引脚TRXP上的负电涌安全地消散到另一个引脚TRXN，而不是将引脚TRXP的电压降低到负于地电位的电平。类似地，如果引脚TRXN的电压电平因为负电涌而快速下降为负于地电位的电压，那么通过保护晶体管MN0将引脚TRXN短路到引脚TRXP，使引脚TRXN上的负电涌安全地消散到另一个引脚TRXP，而不是将引脚TRXN的电压降低到负于地电位的电平。
图5A是控制电路500的更详细的方框图，其中控制电路500是图4的控制电路410的一个实施例。控制电路500包括：正电涌检测电路510、负电涌检测电路520、逻辑/驱动电路530和NMOS保护晶体管MN0。根据本实施例，正电涌检测电路510选择性地使逻辑/驱动电路530打开保护晶体管MN0，并且响应于在I/O引脚TRXP/TRXN中的任一个上检测到正电涌而将I/O引脚TRXP和TRXN连接到一起，负电涌检测电路520选择性地使逻辑/驱动电路530打开保护晶体管MN0，并且响应于在I/O引脚TRXP/TRXN中的任一个上检测到负电涌而将I/O引脚TRXP和TRXN连接到一起。因此，因为差分能量浪涌通常将I/O引脚TRXP/TRXN中的一个驱动为高的正电压，并将I/O引脚TRXP/TRXN中的另一个驱动为高的负电压，通过使用分别的电涌检测电路510和电涌检测电路520，以分别在一个I/O引脚上检测正电涌和在另一个I/O引脚上检测负电涌，本实施例可以快速地检测这样的差分能量浪涌。以这种方式，当检测到正电涌和/或负电涌时，本实施例可以快速触发NMOS保护晶体管MN0的激活。
更具体地，正电涌检测电路510包括比较器511，其中比较器511具有与VDD1相耦合的正输入、与VDD2相耦合的负输入、与VDD1和VSS相耦合的电源端子，以及生成正电涌检测信号DET_PS的输出，其中DET_PS指示VDD1是否已经变得大于VDD2。例如，当VDD1和VDD2均操作在其预期的电源电压电平时(例如，从而VDD2大于VDD1)，那么比较器511将DET_PS驱动为逻辑高电平。相反，如果因为在I/O引脚TRXP或TRXN中的一个上的正电涌，VDD1变得正向大于VDD2，那么比较器511将DET_PS驱动为逻辑低电平，以指示在I/O引脚TRXP/TRXN中的一个上检测到正电涌。
负电涌检测电路520包括第一比较器521和第二比较器522。第一比较器521检测负电涌是否已经影响了I/O引脚TRXP，第二比较器522检测负电涌是否已经影响了I/O引脚TRXN。更具体地，第一比较器521具有与VSS相耦合的正输入、与TRXP相耦合的负输入、与VDD1和VSS相耦合的电源端子，以及生成第一负电涌检测信号DET_NS1的输出，其中DET_NS1指示TRXP上的电压是否已经变得负于VSS。例如，当TRXP的电压电平大于VSS时(例如，在引脚TRXP上没有负电涌)，比较器521将DET_NS1驱动为逻辑高电平。相反，如果TRXP的电压电平变得负于VSS，那么比较器521将DET_NS1驱动为逻辑低电平，以指示在I/O引脚TRXP上检测到负电涌。
第二比较器522具有与VSS相耦合的正输入、与TRXN相耦合的负输入、与VDD1和VSS相耦合的电源端子，以及生成第二负电涌检测信号DET_NS2的输出，其中DET_NS2指示TRXN上的电压是否已经变得负于VSS。例如，当TRXN的电压电平大于VSS时(例如，在引脚TRXN上没有负电涌)，比较器522将DET_NS2驱动为逻辑高电平。相反，如果TRXN的电压电平变得负于VSS，那么比较器522将DET_NS2驱动为逻辑低电平，以指示在I/O引脚TRXN上检测到负电涌。
逻辑/驱动电路530包括NAND门531和两个反相器532-533。NAND门531包括：第一输入，其接收来自比较器511的输出的DET_PS；第二输入，其接收来自比较器521的输出的DET_NS1；第三输入，其接收来自比较器522的输出的DET_NS2；以及与反相器532的输入相耦合的输出。反相器532-533(其可以是任意的CMOS反相电路或适合于驱动保护晶体管MN0的栅极的驱动电路)串联连接在NAND门531和保护晶体管MN0的栅极之间。
在操作中，NAND门531将检测信号DET_PS、DET_NS1和DET_NS2进行逻辑组合，以生成控制信号(CTRL)，继而由反相器532-533将CTRL驱动到NMOS保护晶体管MN0的栅极。因此，如果将所有检测信号DET_PS、DET_NS1和DET_NS2驱动为逻辑高，其指示既没有检测到正电涌情况也没有检测到负电涌情况，那么NAND门531将CTRL驱动为逻辑低，该状态继而将保护晶体管MN0维持在非导通状态以使I/O引脚TRXP和TRXN相互隔离。相反，如果将检测信号DET_PS、DET_NS1和DET_NS2中的一个或多个驱动为逻辑低，其指示检测到了正电涌情况和/或负电涌情况，那么NAND门531将CTRL驱动为逻辑高，该状态将保护晶体管MN0打开。一旦导通，保护晶体管MN0将I/O引脚TRXP和TRXN连接到一起，以防止对器件200的内部电路和部件造成损害，例如通过允许一个I/O引脚上的电涌能量安全地消散到另一个I/O引脚。
对于其它实施例，器件200可能不具有单独的电源电压VDD1，而是仅使用电源电压VDD2。对于这样的实施例，可以将图5A的正电涌检测电路510修改为包括两个比较器，其中两个比较器分别确定I/O引脚TRXP和TRXN中的每一个的电压是否已经变得正向大于VDD2。例如，图5B示出了控制电路501，其是图4的控制电路410的另一个实施例。控制电路501与图5A的控制电路500相似，只不过控制电路501的正电涌检测电路540包括第一比较器541和第二比较器542，其中第一比较器541和第二比较器542分别将VDD2与TRXP引脚电压和TRXN引脚电压进行比较，并且所有比较器541-542和521-522的电源端子都与VDD2相耦合。
更具体地，正电涌检测电路540包括第一比较器541，其检测正电涌是否影响了I/O引脚TRXP；包括第二比较器542，其检测正电涌是否影响了I/O引脚TRXN。比较器541具有：与VDD2相耦合的正输入、与TRXP相耦合的负输入、与VDD2和VSS相耦合的电源端子，以及生成第一正电涌检测信号DET_PS1的输出，其中DET_PS1指示TRXP上的电压是否已经变得正向大于VDD2。例如，当TRXP的电压电平不大于VDD2时(例如，在引脚TRXP上没有正电涌)，比较器541将DET_PS1驱动为逻辑高电平。相反，如果TRXP的电压电平变得正向大于VDD2，那么比较器541将DET_PS1驱动为逻辑低电平，以指示在I/O引脚TRXP上检测到正电涌。
比较器542具有：与VDD2相耦合的正输入、与TRXN相耦合的负输入、与VDD2和VSS相耦合的电源端子，以及生成第二正电涌检测信号DET_PS2的输出，其中DET_PS2指示TRXN上的电压是否已经变得正向大于VDD2。例如，当TRXN的电压电平不大于VDD2时(例如，在引脚TRXN上没有正电涌)，比较器542将DET_PS2驱动为逻辑高电平。相反，如果TRXN的电压电平变得正向大于VDD2，那么比较器542将DET_PS2驱动为逻辑低电平，以指示在I/O引脚TRXN上检测到正电涌。
图5B的NAND门531包括：接收来自比较器541的输出的DET_PS1的输入；接收来自比较器542的输出的DET_PS2的输入；接收来自比较器521的输出的DET_NS1的输入；接收来自比较器522的输出的DET_NS2的输入；以及与反相器532的输入相耦合的输出。在操作中，NAND门531将检测信号DET_PS1、DET_PS2、DET_NS1和DET_NS2进行逻辑组合以生成控制信号(CTRL)，继而由反相器532-533将CTRL驱动到NMOS保护晶体管MN0的栅极。因此，如果将所有检测信号DET_PS1、DET_PS2、DET_NS1和DET_NS2都驱动为逻辑高，其指示既没有检测到正电涌情况也没有检测到负电涌情况，那么NAND门531将CTRL驱动为逻辑低，其继而将保护晶体管MN0维持在非导通状态以使I/O引脚TRXP和TRXN相互隔离。相反，如果将检测信号DET_PS1、DET_PS2、DET_NS1和DET_NS2中的一个或多个驱动为逻辑低，其指示检测到了正电涌情况和/或负电涌情况，那么NAND门531将CTRL驱动为逻辑高，其将保护晶体管MN0打开。一旦导通，保护晶体管MN0将I/O引脚TRXP和TRXN连接到一起，以防止对器件200的内部电路和部件造成损害。
图6是差分放大器电路600，其是图5A的正电涌检测电路510的比较器511的一个实施例。电路600响应于VDD1和VDD2之间的差分电压生成单端输出信号DET_PS，所示电路600包括：NMOS晶体管MN1-MN4、PMOS晶体管MP1-MP6、电流源610和反相器620。NMOS晶体管MN1-MN2通过由电流源610提供的偏置电流，形成偏置在偏置结点NB的差分对。晶体管MN1连接在结点N1和NB之间，并具有与VDD1相耦合的栅极。晶体管MN2连接在结点N2和NB之间，并具有与VDD2相耦合的栅极。晶体管MP2连接在VDD1和结点N1之间，并具有耦合到结点N2的栅极，而晶体管MP3连接在VDD1和结点N2之间，并具有与结点N1相耦合的栅极。晶体管MP1是耦合在VDD1和结点N1之间的二极管连接晶体管，晶体管MP4是耦合在VDD1和结点N2之间的二极管连接晶体管。晶体管MP5连接在VDD1和结点N3之间，并具有与结点N2相耦合的栅极，而晶体管MP6连接在VDD1和结点N4之间，并具有与结点N1相耦合的栅极。晶体管MN3和晶体管MN4(共同形成了电流反射镜)具有与结点N3相耦合的栅极。
如上文所提到的，电路600将VDD1的电压电平和VDD2的电压电平进行比较，并响应于此选择性地将输出信号DET_PS驱动为逻辑高状态或逻辑低状态。例如，在正常操作情况期间，其中VDD1小于VDD2(例如，其中VDD1＝2.5v和VDD2＝3.3v均是它们预期的操作电压)，电路600将DET_PS驱动为逻辑高状态，以指示在I/O引脚TRXP或TRXN的任一个上都没有正电涌。相反，如果VDD1的电压电平变得大于VDD2的电压电平，那么电路600将DET_PS驱动为逻辑低状态，以指示在I/O引脚TRXP或TRXN中的一个上检测到了正电涌。
更具体地，在正常操作情况期间，其中VDD2大于VDD1，晶体管MN2打开，且晶体管MN1关闭，从而允许晶体管MN2传导由电流源610提供的大部分(如果不是全部)偏置电流。因此，晶体管MN2将结点N2向着地电位拉低。当结点N2上的电压下降到低于VDD1-Vtp时(例如，其中Vtp是PMOS晶体管MP2的阈值电压)，晶体管MP2打开，并将结点N1上的电压向着VDD1拉高。所产生的结点N1上的高电压将晶体管MP3维持在非导通状态，从而将结点N2与VDD1隔离，并允许结点N2通过晶体管MN2持续放电，向着地电位降低。所产生的结点N2的逻辑低状态打开晶体管MP5，同时所产生的结点N1的逻辑高状态关闭晶体管MP6。一旦导通，晶体管MP5将结点N3向着VDD1拉高，从而使晶体管MN3和晶体管MN4打开。更具体地，晶体管MN4反射由晶体管MP5传导的电流，从而将输出结点N4向着地电位拉低。非导通的晶体管MP6将输出结点N4与VDD1隔离。响应于结点N4的逻辑低状态，反相器620(其可以是任意适合的CMOS反相器或缓冲电路)将输出信号DET_PS驱动为逻辑高状态，以指示在I/O引脚TRXP和TRXN的任一个上都没有任何的正能量浪涌。
相反，如果VDD1的电压电平增大到大于VDD2的电平(例如，因为在I/O引脚TRXP或TRXN的任一个处出现的正能量浪涌)，晶体管MN1打开，且晶体管MN2关闭，从而允许晶体管MN1传导由电流源610提供的大部分(如果不是全部)偏置电流。因此，晶体管MN1将结点N1向着地电位拉低。当结点N1上的电压下降到低于VDD1-Vtp时(例如，其中Vtp是PMOS晶体管MP3的阈值电压)，晶体管MP3打开，并将结点N2上的电压向着VDD1拉高。所产生的结点N2上的高电压将晶体管MP2维持在非导通状态，从而将结点N1与VDD1隔离，并允许结点N1通过晶体管MN1持续放电，向着地电位降低。所产生的结点N1的逻辑低状态打开晶体管MP6，而所产生的结点N2的逻辑高状态关闭晶体管MP5。一旦晶体管MP5关闭，电流反射镜晶体管MN3和MN4也关闭。更具体地，非导通的晶体管MN4将输出结点N4与地电位隔离，从而允许导通的晶体管MP6更快地将输出结点N4向着VDD1拉高。响应于所产生的结点N4的逻辑高状态，反相器620将输出信号DET_PS驱动为逻辑低状态，以指示在I/O引脚TRXP/TRXN中的一个上检测到了正能量浪涌。
需要注意的是，交叉耦合PMOS晶体管MP2和交叉耦合PMOS晶体管MP3为差分放大器电路600提供了一些滞后(例如，以防止来自无意地触发差分对MN1和MN2的切换操作的短时间的瞬态)，二极管连接的晶体管MP1和二极管连接的晶体管MP4限制了该滞后效应以对电路600进行加速。
图7A是比较器电路701，其是图5A的比较器电路521的一个实施例。比较器电路701包括：PMOS晶体管MP7、NMOS晶体管MN7和电阻器R1。PMOS晶体管MP7耦合在VDD1和输出结点N7之间，并具有与VSS(地电位)相耦合的栅极。NMOS晶体管MN7和电阻器R1串联连接在结点N7和I/O引脚TRXP之间，其中晶体管MN7具有与VSS相耦合的栅极。需要注意的是，共同耦合的晶体管MP7的漏极和晶体管MN7的漏极形成输出结点N7，以及电阻器R1保护NMOS晶体管MN7免受出现在I/O引脚TRXP处的电涌能量的影响。对于一些实施例，电阻器R1具有大约200欧姆的电阻。
此外，对于一些实施例，PMOS晶体管MP7是相对较弱的上拉晶体管，而NMOS晶体管MN7是相对较强的下拉晶体管。对于一个实施例，PMOS晶体管MP7具有大约0.5微米的有效沟道宽度和大约4微米的有效沟道长度，而NMOS晶体管MN7具有大约8微米的有效沟道宽度和大约2微米的有效沟道长度。
在操作中，如果TRXP的电压电平大于(例如，正向大于)VSS，那么NMOS晶体管MN7的源极高于NMOS晶体管MN7的栅极(例如，Vgs<Vtn)，这种情况使晶体管MN7关闭，并将结点N7与I/O引脚TRXP隔离。因为PMOS晶体管MP7的栅极电压位于地电位，PMOS晶体管MP7的源极位于VDD1，PMOS晶体管MP7打开，并将输出结点N7向着VDD拉高，以指示在引脚TRXP上没有负电涌。
相反，如果TRXP的电压电平变得比VSS负Vtn，那么NMOS晶体管MN7的源极低于(负于)NMOS晶体管MN7的栅极(例如，Vgs>Vtn)，这种情况使晶体管MN7打开，并将结点N7向着I/O引脚TRXP上更负向的电压电平拉低。所产生的输出结点N7的逻辑低状态指示在I/O引脚TRXP上检测到负电涌。
图7B是比较器电路702，其是图5A的比较器电路522的一个实施例。比较器电路702包括：PMOS晶体管MP8、NMOS晶体管MN8和电阻器R2。PMOS晶体管MP8耦合在VDD1和输出结点N8之间，并具有与VSS(地电位)相耦合的栅极。NMOS晶体管MN8和电阻器R2串联连接在结点N8和I/O引脚TRXN之间，其中晶体管MN8具有与VSS相耦合的栅极。需要注意的是，共同耦合的晶体管MP8的漏极和晶体管MN8的漏极形成输出结点N8，以及电阻器R2保护NMOS晶体管MN8免受出现在I/O引脚TRXN处的电涌能量的影响。对于一些实施例，电阻器R2具有大约200欧姆的电阻。
此外，对于一些实施例，PMOS晶体管MP8是相对较弱的上拉晶体管，而NMOS晶体管MN8是相对较强的下拉晶体管。对于一个实施例，PMOS晶体管MP8具有大约0.5微米的有效沟道宽度和大约4微米的有效沟道长度，而NMOS晶体管MN8具有大约8微米的有效沟道宽度和大约2微米的有效沟道长度。
在操作中，如果TRXN的电压电平大于(例如，正向大于)VSS，那么NMOS晶体管MN8的源极高于NMOS晶体管MN8的栅极(例如，Vgs<Vtn)，这种情况使晶体管MN8关闭，并将结点N8与I/O引脚TRXN隔离。因为PMOS晶体管MP8的栅极电压位于地电位，PMOS晶体管MP8的源极位于VDD1，PMOS晶体管MP8打开，并将输出结点N8向着VDD拉高，以指示在引脚TRXN上没有负电涌。
相反，如果TRXN的电压电平变得比VSS负Vtn，那么NMOS晶体管MN8的源极低于(负于)NMOS晶体管MN8的栅极(例如，Vgs>Vtn)，这种情况使晶体管MN8打开，并将结点N8向着I/O引脚TRXN上更负向的电压电平拉低。所产生的输出结点N8的逻辑低状态指示在I/O引脚TRXN上检测到负电涌。
图8是根据一些实施例描述用于选择性地将图2的器件200的差分I/O引脚TRXP和TRXN短路到一起的示例性操作的说明性流程图800。还参考图5A，正电涌检测电路510的比较器511将VDD1的电压电平与VDD2的电压电平进行比较(801)，同时负电涌检测电路520将VSS的电压电平与I/O引脚TRXP和TRXN进行比较(802)。更具体地，负电涌检测电路520的比较器521将VSS的电压电平与I/O引脚TRXP的电压电平进行比较，负电涌检测电路520的比较器522将VSS的电压电平与I/O引脚TRXN的电压电平进行比较。
如果VDD1>VDD2，如在803处检验到的，则检测到了正能量浪涌(804)，控制电路500打开保护晶体管MN0以将I/O引脚TRXP和TRXN连接(例如，短路)到一起(805)。以这种方式，将一个I/O引脚上的任何正能量浪涌消散到另一个I/O引脚，而不是非期望地将VDD1充电到甚至更高的电压电平。可替代地，对于其中器件200使用VDD2而不是VDD1的实施例，则图5B的正电涌检测电路540将VDD2与TRXP和TRXN的引脚电压进行比较。如果TRXP或TRXN的引脚电压已经变得正向大于VDD2，那么控制电路501打开保护晶体管MN0以将I/O引脚TRXP和TRXN连接到一起(805)。否则，控制电路501将保护晶体管MN0维持在非导通状态。
如果I/O引脚TRXP或TRXN的电压(Vpin)已经变得负于地电位即VSS，如在806处检验到的，则检测到了负能量浪涌(807)，控制电路500打开保护晶体管MN0以将I/O引脚TRXP和TRXN连接(例如，短路)到一起(805)。以这种方式，将一个I/O引脚上的任何负能量浪涌消散到另一个I/O引脚。
然而，如果VDD1≤VDD2，如在803处检验到的，并且如果任一个I/O引脚的电压都不低于地电位，如在806处检验到的，那么控制电路500将保护晶体管MN0维持在非导通状态，以将I/O引脚TRXP和TRXN相互隔离(808)。
在前述的说明书中，已经参考特定的例子描述了本实施例。然而，在不脱离如在所附的权利要求书中所阐述的本公开内容的更广范的精神和范围的情况下，可以对其进行各种修改和改变将是显而易见的。因此，应该以说明性的意义而不是限制性的意义来看待本说明书和附图。例如，可以按照其它适合的顺序来执行在图8的流程图中所描述的方法步骤和/或可以省略一个或多个方法步骤。
本实施例可以被提供为计算机程序产品或软件，其可以包括具有存储于其中的指令的非暂时性机器可读介质。可以将机器可读介质用于对计算机系统(或其它电子器件)进行编程，以实现本实施例。机器可读介质可以包括但不限于：软盘、光盘、CD-ROM、磁光盘、ROM、RAM、EPROM、EEPROM、磁卡或光卡、闪存或适合于存储电子指令的其它类型的媒体/机器可读介质。

Claims (23)

1.一种具有第一和第二差分输入/输出(I/O)引脚并具有电涌保护电路的集成电路器件，其中，所述电涌保护电路包括：
保护晶体管，其连接在所述第一和第二差分I/O引脚之间并且具有用于接收控制信号的栅极；
正电涌检测电路，其具有与第一电源电压相耦合的第一输入，与第二电源电压相耦合的第二输入，以及输出，其中所述第二电源电压大于所述第一电源电压；
负电涌检测电路，其具有与地电位相耦合的第一输入，与所述第一差分I/O引脚相耦合的第二输入，以及输出；以及
组合逻辑门，其具有与所述正电涌检测电路的所述输出相耦合的第一输入，与所述负电涌检测电路的所述输出相耦合的第二输入，以及用于生成所述控制信号的输出。
2.如权利要求1所述的器件，其中，所述正电涌检测电路响应于所述第一电源电压和所述第二电源电压之间的比较，选择性地使所述控制信号有效，以及其中，所述负电涌检测电路响应于所述第一差分I/O引脚的电压电平和地电位之间的比较，选择性地使所述控制信号有效。
3.如权利要求1所述的器件，其中，如果所述第一电源电压变得比所述第二电源电压要大，或者如果所述第一差分I/O引脚的所述电压电平变得负于地电位，则所述逻辑门打开所述保护晶体管以将所述第一和第二差分I/O引脚连接到一起。
4.如权利要求1所述的器件，其中，所述正电涌检测电路包括单端差分放大器，所述单端差分放大器具有用于接收所述第一电源电压的第一输入，用于接收所述第二电源电压的第二输入，以及用于选择性地使所述控制信号有效的输出。
5.如权利要求1所述的器件，其中，所述负电涌检测电路包括：
PMOS晶体管，其耦合在所述第一电源电压和所述负电涌检测电路的所述输出之间，并具有与地电位相耦合的栅极；
NMOS晶体管，其耦合在所述负电涌检测电路的所述输出和第一结点之间，并具有与地电位相耦合的栅极；以及
电阻器，其耦合在所述第一结点和所述第一差分I/O引脚之间。
6.如权利要求1所述的器件，还包括：
共模保护电路，其具有与所述第一和第二差分I/O引脚相耦合的端子，以将各个差分I/O引脚上的共模电压脉冲释放到地电位。
7.如权利要求6所述的器件，其中，所述共模保护电路包括：
二极管，其耦合在所述各个差分I/O引脚和所述第一电源电压之间；
栅极接地的晶体管，其耦合在所述各个差分I/O引脚和地电位之间；以及
箝位电路，其耦合在所述第二电源引脚和地电位之间。
8.一种集成电路器件，包括：
第一和第二差分输入/输出(I/O)引脚，用于与外部通信介质交换差分信号；
第一电源引脚，用于接收相对低的电源电压；
第二电源引脚，用于接收相对高的电源电压；以及
电涌保护电路，包括：
共模保护电路，其具有与所述第一和第二差分I/O引脚相耦合的端子，以将所述差分I/O引脚上的共模电压脉冲释放到地电位；以及
差模保护电路，其具有与所述第一和第二差分I/O引脚相耦合的端子，以响应于所述差分I/O引脚上的差分电压脉冲，选择性地将所述第一和第二差分I/O引脚连接到一起。
9.如权利要求8所述的器件，其中，所述差分保护电路包括：
保护晶体管，其连接在所述第一和第二差分I/O引脚之间并且具有用于接收控制信号的栅极；以及
控制电路，其响应于所述第一和第二电源引脚上的电压电平之间的比较，生成所述控制信号。
10.如权利要求9所述的器件，其中，如果所述相对低的电源电压变得比所述相对高的电源电压要大，则所述控制电路打开所述保护晶体管以将所述第一和第二差分I/O引脚短路到一起。
11.如权利要求8所述的器件，其中，所述差模保护电路包括：
保护晶体管，其连接在所述第一和第二差分I/O引脚之间并且具有用于接收控制信号的栅极；
正电涌检测电路，其响应于所述第一和第二电源引脚上的电压电平之间的比较，选择性地使所述控制信号有效；以及
负电涌检测电路，其响应于所述第一差分I/O引脚上的电压电平和地电位之间的比较，选择性地使所述控制信号有效。
12.如权利要求11所述的器件，其中，所述差模保护电路还包括：
组合逻辑门，其具有与所述正电涌检测电路的输出相耦合的第一输入，与所述负电涌检测电路的输出相耦合的第二输入，以及用于生成所述控制信号的输出。
13.如权利要求11所述的器件，其中，所述正电涌检测电路包括单端差分放大器，所述单端差分放大器具有：用于接收所述相对低的电源电压的第一输入，用于接收所述相对高的电源电压的第二输入，以及用于选择性地使所述控制信号有效的输出。
14.如权利要求11所述的器件，其中，所述负电涌检测电路包括：
PMOS晶体管，其耦合在所述第一电源引脚和所述负电涌检测电路的所述输出之间，并具有与地电位相耦合的栅极；
NMOS晶体管，其耦合在所述负电涌检测电路的所述输出和第一结点之间，并具有与地电位相耦合的栅极；以及
电阻器，其耦合在所述第一结点和所述第一差分I/O引脚之间。
15.如权利要求8所述的器件，其中，所述共模保护电路还包括：
二极管，其耦合在所述第一差分I/O引脚和所述第一电源引脚之间；
栅极接地的晶体管，其耦合在所述各个差分I/O引脚和地电位之间；以及
箝位电路，其耦合在所述第一电源引脚和地电位之间。
16.一种用于保护具有第一和第二差分输入/输出(I/O)引脚的集成电路器件免受正能量浪涌和负能量浪涌影响的方法，所述器件包括用于接收相对低的电源电压的第一电源引脚以及包括用于接收相对高的电源电压的第二电源引脚，其中，所述方法包括；
在第一比较电路中将所述相对低的电源电压与所述相对高的电源电压进行比较，以生成正电涌检测信号；
在第二比较电路中将所述第一差分I/O引脚的电压电平与地电位进行比较，以生成负电涌检测信号；
如果所述正电涌检测信号指示所述相对低的电源电压已经变得比所述相对高的电源电压要大，则将所述第一和第二差分I/O引脚短路到一起；以及
如果所述负电涌检测信号指示所述第一差分I/O引脚的所述电压电平已经变得负于地电位，则将所述第一和第二差分I/O引脚短路到一起。
17.如权利要求16所述的方法，其中，所述短路还包括：
在组合逻辑门中将所述正电涌检测信号和所述负电涌检测信号进行逻辑组合，以生成控制信号；以及
利用所述控制信号来驱动连接在所述第一和第二差分I/O引脚之间的保护晶体管的栅极。
18.如权利要求17所述的方法，其中，如果所述相对低的电源电压已经变得比所述相对高的电源电压要大，或者如果所述第一差分I/O引脚的电压电平已经变得负于地电位，则使所述控制信号有效，以打开所述保护晶体管。
19.如权利要求17所述的方法，其中，所述第一比较电路包括单端差分放大器，所述单端差分放大器具有用于接收所述相对低的电源电压的第一输入，用于接收所述相对高的电源电压的第二输入，以及用于选择性地使所述控制信号有效的输出。
20.如权利要求16所述的方法，其中，所述第二比较电路包括：
PMOS晶体管，其耦合在所述相对低的电源电压和所述第二比较电路的输出之间，并具有与地电位相耦合的栅极；
NMOS晶体管，其耦合在所述第二比较电路的所述输出和第一结点之间，并具有与地电位相耦合的栅极；以及
电阻器，其耦合在所述第一结点和所述第一差分I/O引脚之间。
21.一种具有第一和第二差分输入/输出(I/O)引脚并具有电涌保护电路的集成电路器件，其中，所述电涌保护电路包括：
保护晶体管，其连接在所述第一和第二差分I/O引脚之间并且具有用于接收控制信号的栅极；
正电涌检测电路，其具有与电源电压相耦合的第一输入，与所述第一差分I/O引脚相耦合的第二输入，以及输出；
负电涌检测电路，其具有与地电位相耦合的第一输入，与所述第一差分I/O引脚相耦合的第二输入，以及输出；以及
组合逻辑门，其具有与所述正电涌检测电路的所述输出相耦合的第一输入，与所述负电涌检测电路的所述输出相耦合的第二输入，以及用于生成所述控制信号的输出。
22.如权利要求21所述的器件，其中，所述正电涌检测电路响应于所述电源电压和所述第一差分I/O引脚的电压电平之间的比较，选择性地使所述控制信号有效，以及其中，所述负电涌检测电路响应于所述第一差分I/O引脚的所述电压电平和地电位之间的比较，选择性地使所述控制信号有效。
23.如权利要求21所述的器件，其中，如果所述第一差分I/O引脚的所述电压电平变得正向大于所述电源电压，或者如果所述第一差分I/O引脚的所述电压电平变得负于地电位，则所述逻辑门打开所述保护晶体管以将所述第一和第二差分I/O引脚连接到一起。
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