KR102324596B1 - 논리 버퍼 회로 및 방법 - Google Patents

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Abstract

버퍼 회로는 입력 단자, 출력 단자, 버퍼, 및 입력 단자와 출력 단자 사이에 버퍼와 직렬로 커플링된 RC 회로를 포함한다. RC 회로는 입력 단자에서 수신된 입력 신호의 논리 전압 레벨들 간의 전이 시간에 비해 출력 단자에서 생성된 출력 신호의 논리 전압 레벨들 간의 전이 시간을 증가시키도록 구성되고, 출력 신호의 전이 시간은 입력 신호의 논리 반전의 기간에 기초한다.

Description

논리 버퍼 회로 및 방법 {LOGIC BUFFER CIRCUIT AND METHOD}
우선권 청구
본 출원은 2019년 5월 3일 출원된 미국 가출원 제62/843,049호를 우선권으로 주장하고, 이 가출원은 그 전체가 본 명세서에 참조로서 포함된다.
집적 회로(integrated circuit: IC)는 몇몇 경우에 과전압 보호 회로(overvoltage protection circuits: OPC) 또는 과도 전압 억제기(transient voltage suppressor: TVS) 회로라 칭하는 외부 보호 회로에 의해 정전기 방전(electrostatic discharge: ESD) 및 기타 잠재적으로 유해한 과도 이벤트로부터 종종 보호된다. 이러한 보호는 통상적으로 IC가 전원 온(powered on) 상태에 있는 동안 제공되고, 과도 전류를 방전하기 위해 클램프 회로의 스위칭 온을 포함할 수 있어, 이에 의해 입력 패드 상의 큰 전압 응력을 회피한다.
본 개시내용의 양태는 첨부 도면과 함께 숙독될 때 이하의 상세한 설명으로부터 가장 양호하게 이해된다. 산업 분야에서의 표준 실시에 따르면, 다양한 특징부는 실제 축척대로 도시되어 있지는 않다는 것이 주목된다. 실제로, 다양한 특징부의 치수는 설명의 명료화를 위해 임의로 증가되거나 감소될 수도 있다.
도 1은 몇몇 실시예에 따른, IC 시스템의 개략도이다.
도 2a는 몇몇 실시예에 따른, 버퍼 회로의 개략도이다.
도 2b는 몇몇 실시예에 따른, 버퍼 회로의 개략도이다.
도 3a 내지 도 3d는 몇몇 실시예에 따른, 지연 회로의 개략도이다.
도 4는 몇몇 실시예에 따른, 버퍼 회로의 개략도이다.
도 5는 몇몇 실시예에 따른, 버퍼 회로 동작 파라미터의 도면이다.
도 6은 몇몇 실시예에 따른, 버퍼 회로를 동작시키는 방법의 흐름도이다.
이하의 개시내용은 제공된 요지의 상이한 특징부를 구현하기 위한 다수의 상이한 실시예 또는 예를 제공한다. 컴포넌트, 값, 동작, 재료, 배열 등의 특정 예가 본 개시내용을 간단화하게 하기 위해 이하에 설명된다. 이들은 물론 단지 예일 뿐이고, 한정이 되도록 의도된 것은 아니다. 다른 컴포넌트, 값, 동작, 재료, 배열 등이 고려된다. 예를 들어, 이어지는 설명에서 제2 특징부 위에 또는 상에 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉하여 형성되어 있는 실시예를 포함할 수도 있고, 부가의 특징부가 제1 및 제2 특징부 사이에 형성될 수도 있어, 제1 및 제2 특징부가 직접 접촉하지 않을 수도 있게 되는 실시예를 또한 포함할 수도 있다. 게다가, 본 개시내용은 다양한 예에서 도면 숫자 및/또는 문자를 반복할 수도 있다. 이 반복은 간단화 및 명료화를 위한 것이고, 자체로 다양한 실시예 및/또는 설명된 구성 사이의 관계를 지시하는 것은 아니다.
또한, "밑", "아래", "하부", "위", "상부" 등과 같은 공간적 상대 용어는 도면에 도시되어 있는 바와 같이 다른 요소(들) 또는 특징부(들)에 대한 일 요소 또는 특징부의 관계를 설명하기 위해 용이한 설명을 위해 본 명세서에서 사용될 수도 있다. 공간적 상대 용어는 도면에 도시되어 있는 배향에 추가하여 사용 또는 동작시에 디바이스의 상이한 배향을 포함하도록 의도된다. 장치는 다른 방식으로 배향될 수도 있고(90도 회전되거나 다른 배향에 있음), 본 명세서에 사용된 공간적 상대 기술자는 마찬가지로 이에 따라 해석될 수도 있다.
다양한 실시예에서, 하나 이상의 버퍼와 직렬인 지연 회로를 포함하는 버퍼 회로는 입력 신호의 전이 시간(transition time)과 비교하여 논리 전압 레벨들 간의 전이에 대해 증가된 시간을 갖는 출력 신호를 생성한다. 지연 회로, 예를 들어 RC 회로를 사용하여 전이 시간을 증가시킴으로써, 버퍼 회로는 단기간 입력 신호 논리 반전(short-duration input signal logic inversions), 예를 들어 ESD 이벤트에 기초한 것들에 의해 트리거되는 원하지 않는 출력 신호 전이를 방지하는 것이 가능하다. 지연 회로를 포함하지 않는 접근법과 비교하여, 버퍼 회로는 단기간 입력 신호 논리 반전에 응답하여 일정한 논리 전압 레벨을 갖는 출력 신호를 더 양호하게 생성하는 것이 가능하다.
도 1은 몇몇 실시예에 따른, IC 시스템(100)의 개략도이다. IC 시스템(100)은 신호 경로(RST)를 통해 IC 칩(120)에 커플링된 보호 회로(110)를 포함한다. 몇몇 실시예에서, IC 시스템(100)은 기판, 예를 들어 인쇄 회로 기판(printed circuit board: PCB) 상에 장착된 개별 컴포넌트로서 보호 회로(110) 및 IC 칩(120)을 포함한다. 몇몇 실시예에서, IC 시스템(100)은 IC 디바이스 패키지, 예를 들어 2.5D IC 패키지, 3D IC 패키지, 또는 통합 팬아웃(integrated fan-out: InFO) 패키지의 일부 또는 전체이다. 몇몇 실시예에서, IC 시스템(100)은 도 1에 도시되어 있는 것들에 추가하여 컴포넌트, 예를 들어 IC 칩(120)에 추가하여 인터포저(interposer) 및/또는 하나 이상의 IC 칩을 포함할 수 있다.
2개 이상의 회로 소자는 직접 전기 접속 또는 하나 이상의 부가의 회로 소자, 예를 들어 하나 이상의 논리 또는 전송 게이트를 포함하는 전기 접속에 기초하여 커플링되는 것으로 고려되고, 이에 의해 제어되는 것, 예를 들어, 트랜지스터 또는 다른 스위칭 디바이스에 의해 저항성이 되거나 개방되는 것이 가능하다.
도 1에 도시되어 있는 실시예에서, 보호 회로(110)는 신호 경로(RST)를 통해 IC 칩(120)에 직접 접속된다. 다양한 실시예에서, 하나 이상의 부가의 회로 소자, 예를 들어 하나 이상의 스위칭 디바이스는 신호 경로(RST)를 따라 보호 회로(110)와 IC 칩(120) 사이에 커플링된다. 다양한 실시예에서, 신호 경로(RST)는 접합 와이어, 다수의 재분배층(redistribution layers: RDL)을 포함하는 포스트-패시베이션 상호 접속(post-passivation interconnect: PPI) 구조의 하나 이상의 RDL, 및/또는 보호 회로(110)와 IC 칩(120) 사이에 하나 이상의 신호를 전송하기 위해 적합한 하나 이상의 다른 전도성 소자를 포함한다.
보호 회로(110)는 출력 단자(112)에 커플링된 입력 단자(111), 전압 기준 단자(113), 입력 단자(111)와 전압 기준 단자(113) 사이에 커플링된 검출 회로(114), 및 출력 단자(112)와 전압 기준 단자(113) 사이에 커플링된 클램프 회로(116)를 포함하는 전자 회로이다.
다양한 실시예에서, 입력 단자(111)는 IC 시스템(100)의 내부 또는 외부의 회로(도시되어 있지 않음)에 커플링되고, 이에 의해 신호(Rext)를 수신하도록 구성된다. 출력 단자(112)는 신호 경로(RST)에 커플링되고, 이에 의해 신호(RextPC)를 신호 경로(RST)에 출력하도록 구성된다. 전압 기준 단자(113)는 기준 전압 노드(VSSN)에 커플링되고, 이에 의해 기준 전압 노드(VSSN)로부터 기준 전압(VSS)을 수신하도록 구성된다. 몇몇 실시예에서, 기준 전압(VSS)은 IC 시스템(100)의 기준 전압 레벨, 예를 들어 접지 전압 레벨을 갖는다.
신호, 예를 들어, 신호(Rext 또는 RextPC) 중 하나 또는 모두는 논리 상태에 대응하는 다중 전압 레벨을 갖는 것이 가능하다. 기준 전압 레벨에 대한 제1 문턱값 미만의 전압 레벨은 몇몇 실시예에서 저 논리 전압 레벨이라 칭하는 저 논리 상태에 대응하고, 기준 전압 레벨에 대한 제1 문턱값보다 큰 제2 문턱값 초과의 전압 레벨은 몇몇 실시예에서 고 논리 전압 레벨이라 칭하는 고 논리 상태에 대응한다.
검출 회로(114)는 기준 전압 레벨에 대한 신호(Rext)의 전압 레벨을 검출하고, 신호(Rext)의 과전압 조건, 예를 들어 ESD 이벤트에 응답하여, 클램프 회로(116)에 의해 사용 가능하고 과전압 조건을 지시하는 제어 신호(도면 부호로 표기하지 않음)를 출력하도록 구성된 전자 회로이다. 몇몇 실시예에서, 검출 회로(114)는 정상 동작 조건에 대응하는 저 또는 고 논리 전압 레벨 중 제1 레벨 및 과전압 조건에 대응하는 저 또는 고 논리 전압 레벨 중 제2 레벨을 갖는 제어 신호를 출력하도록 구성된다.
클램프 회로(116)는 검출 회로(114)에 의해 출력된 제어 신호를 수신하도록 구성된 전자 회로이고, 제어 신호에 응답하여 출력 단자(112)와 기준 단자(113) 사이에 전류 경로를 선택적으로 설정하도록 구성된 하나 이상의 스위칭 디바이스(도시되어 있지 않음)를 포함한다. 몇몇 실시예에서, 클램프 회로(116)는 출력 단자(112)를 기준 단자(113)에 직접 커플링함으로써 전류 경로를 선택적으로 설정하도록 구성된 하나 이상의 스위칭 디바이스를 포함한다. 다양한 실시예에서, 하나 이상의 스위칭 디바이스는 n형 금속 산화물 반도체(n-type metal oxide semiconductor: NMOS) 트랜지스터 또는 p형 금속 산화물 반도체(p-type metal oxide semiconductor: PMOS) 트랜지스터를 포함하고, 전류 경로는 NMOS 또는 PMOS 트랜지스터의 채널을 포함한다.
몇몇 실시예에서, 클램프 회로(116)는 정상 동작 조건에 대응하는 제1 논리 전압 레벨을 갖는 제어 신호에 응답하여 전류 경로를 차단하고 과전압 조건에 대응하는 제2 논리 전압 레벨을 갖는 제어 신호에 응답하여 전류 경로를 설정하도록 구성된다.
다양한 실시예에서, 검출 회로(114) 및 클램프 회로(116)는 ESD 이벤트 중 하나 이상에 기초하여, 예를 들어 인체 모델(human body model: HBM) 또는 충전 디바이스 모델(charge device model: CDM), 전기 과부하(electrical overstress: EOS) 이벤트 또는 다른 과도 과전압 조건에 기초하여, 신호(Rext)의 과도 과전압 조건을 검출하고 응답하도록 구성된다. 다양한 실시예에서, 검출 회로(114) 또는 클램프 회로(116) 중 하나 또는 모두는 하나 이상의 서브 회로(도시되어 있지 않음)를 포함하고, 이에 의해 하나 초과의 유형의 과전압 조건에 응답하도록 구성된다.
보호 회로(110)는 이에 의해 신호(Rext)의 전압 레벨을 검출하고, 신호(Rext)의 정상 동작 조건에 응답하여, 신호(RextPC)로서 출력 단자(112) 상에 신호(Rext)를 출력하고, 신호(Rext)의 검출된 과전압 조건에 응답하여, 기준 전압(VSS)의 전압 레벨 또는 그 부근의 전압 레벨을 가져, 이에 의해 저 논리 전압 레벨에 대응하는 신호(RextPC)를 출력하도록 구성된다.
도 1에 도시되어 있는 보호 회로(110)의 구성은 예시의 목적으로 제공된 비한정적인 예이다. 다양한 실시예에서, 보호 회로(110)는 다르게는 예를 들어, 입력 단자(111)와 출력 단자(112) 사이에 하나 이상의 회로 컴포넌트를 포함함으로써, 신호(RextPC)로서 신호(Rext)를 출력 단자(112) 상에 출력함으로써 신호(Rext)의 정상 동작 조건을 검출하고 응답하고, 저 논리 전압 레벨을 갖는 신호(RextPC)를 출력함으로써 신호(Rext)의 과전압 조건을 검출하고 응답한다. 몇몇 실시예에서, 보호 회로(110)는 검출 회로(114)를 포함하지 않고, 외부 회로(도시되어 있지 않음)로부터 제어 신호를 수신하도록 구성되고 그리고/또는 신호(Rext) 이외의 신호에 기초하여 과전압 조건을 검출하도록 구성되고, 이에 의해 검출된 과전압 조건에 응답하여 저 논리 전압 레벨을 갖는 신호(RextPC)를 출력하도록 구성된다.
보호 회로(110)는 검출된 과전압 조건의 타이밍 특성 또는 검출 회로(114) 및 클램프 회로(116)의 구성 중 하나 또는 모두에 기초하여 소정 기간 동안 저 논리 전압 레벨을 갖는 신호(RextPC)를 출력하도록 구성된다. 동작시에, 보호 회로(110)가 검출된 과전압 조건 전후에 고 논리 전압 레벨을 갖는 신호(RextPC)를 출력하는 경우, 저 논리 전압 레벨을 갖는 신호(RextPC)는 저 논리 전압 레벨을 갖는 신호(RextPC)를 출력하는 보호 회로(110)의 기간에 대응하는 기간을 갖는 논리 반전을 표현한다. 몇몇 실시예에서, 보호 회로(110)가 하나 이상의 논리 반전 전후에 고 논리 전압 레벨을 갖는 신호(RextPC)를 출력하는 경우는 IC 시스템(100)의 정상 동작 모드에 대응한다.
다양한 실시예에서, 보호 회로(110)는, 검출된 과전압 조건의 성질, 예를 들어 검출된 ESD 이벤트에 기초하는 사전 결정된 기간 및 검출된 EOS 이벤트에 기초하는 가변 기간에 따라, 사전 결정된 기간, 가변 기간, 또는 사전 결정된 또는 가변 기간 중 하나 또는 다른 하나 동안 기준 전압 레벨 또는 그 부근의 전압 레벨을 갖는 신호(RextPC)를 출력하도록 구성된다.
몇몇 실시예에서, 보호 회로(110)는 0.1 마이크로초(㎲) 내지 100 ㎲ 범위의 사전 결정된 또는 가변 기간 중 하나 또는 모두 동안 기준 전압 레벨 또는 그 부근의 전압 레벨을 갖는 신호(RextPC)를 출력하도록 구성된다. 몇몇 실시예에서, 보호 회로(110)는 0.2 ㎲ 내지 10 ㎲ 범위의 사전 결정된 또는 가변 기간 중 하나 또는 모두 동안 기준 전압 레벨 또는 그 부근의 전압 레벨을 갖는 신호(RextPC)를 출력하도록 구성된다. 몇몇 실시예에서, 보호 회로(110)는 0.5 ㎲ 내지 2 ㎲ 범위의 사전 결정된 또는 가변 기간 중 하나 또는 모두 동안 기준 전압 레벨 또는 그 부근의 전압 레벨을 갖는 신호(RextPC)를 출력하도록 구성된다.
IC 칩(120)은 전원 전압 레벨을 갖는 전원 전압(VDD)을 전달하도록 구성된 전원 전압 노드(VDDN)에 커플링된 입력 단자(121), 신호 경로(RST)에 커플링된 입력 단자(123) 및 출력 단자(124)를 포함하는 버퍼 회로(122) 및, 기준 전압 노드(VSSN)에 커플링된 입력 단자(125), 및 명료화를 위해 도 1에는 도시되어 있지 않은 하나 이상의 부가의 컴포넌트를 포함하는 반도체 칩이다. 몇몇 실시예에서, 입력 단자(121), 입력 단자(123) 또는 입력 단자(125) 중 하나 이상은 IC 칩(120)의 콘택트 패드(contact pad)를 포함한다.
몇몇 실시예에서, IC 칩(120)은 시스템 온 칩(system on a chip: SoC)을 포함한다. SoC는 단일의 반도체 칩 내에 통합된 다수의 IC, 예를 들어 프로세서, 코프로세서, 신호 처리 회로, 논리 회로, 제어기, 메모리 회로, 응용 주문형 IC(application specific IC: ASIC), 입출력(input/output: I/O) 인터페이스, 통신 회로 등을 포함한다.
IC 칩(120)의 적어도 하나의 컴포넌트는 출력 단자(124)로부터 수신된 신호(Rint)에 응답하여 파워온 시퀀스를 개시하도록 구성된 파워온 회로(power-on circuit: POC)(도시되어 있지 않음)를 포함한다. 동작시에, 파워온 시퀀스는, 예를 들어 하나 이상의 레지스터, 플립 플롭 및/또는 래치를 포함하는 IC 칩(120)의 적어도 일부가 정상 동작 모드에서 기능하도록 제어 가능하게 구성되고, IC 칩(120)은 파워온 시퀀스의 실행 중에 정상 동작 모드에서 기능하는 것이 방지되는 하나 이상의 단계를 포함한다. 다양한 실시예에서, POC는 고 또는 저 논리 전압 레벨을 갖는 신호(Rint)에 응답하여 파워온 시퀀스를 개시하도록 구성된다. 다양한 실시예에서, 신호(Rext, RextPC 또는 Rint) 중 하나 이상은 리셋 신호라 칭하고, 신호(RextPC)는 보호되는 신호 또는 보호되는 리셋 신호라 칭하고, 그리고/또는 입력 단자(123)는 리셋 핀이라 칭한다.
버퍼 회로(122)는 입력 단자(123)에서 신호(RextPC)를 수신하고, 신호(RextPC)에 기초하여 신호(Rint)를 생성하고, 출력 단자(124)에서 신호(Rint)를 출력하도록 구성된 전자 회로이다. 버퍼 회로(122)는 입력 단자(123)와 출력 단자(124) 사이에 직렬로 커플링된 적어도 하나의 버퍼(도 1에는 도시되어 있지 않음) 및 적어도 하나의 지연 회로(126)를 포함한다. 버퍼 회로(122)에 포함된 적어도 하나의 버퍼는 지연 회로(126)와 출력 단자(124) 사이에 커플링된다. 몇몇 실시예에서, 버퍼 회로(122)는 예시의 목적으로 도시되거나 더 설명되지 않는 하나 이상의 컴포넌트(도시되어 있지 않음)를 전술된 것들에 추가하여 포함한다.
지연 회로(126)는 입력 단자(127) 및 출력 단자(128)를 포함한다. 다양한 실시예에서, 입력 단자(127)는 버퍼 회로(122)의 입력 단자(123)에 커플링되거나, 또는 버퍼 회로(122) 적어도 하나의 버퍼의 출력 단자에 커플링된다. 출력 단자(128)는 버퍼 회로(122)의 적어도 하나의 버퍼(122)의 버퍼의 입력 단자에 커플링된다.
지연 회로(126)는, 이하에 설명되는 바와 같이, 입력 단자(127)에서 수신된 신호(IN)를 반전시키고, 신호(IN)의 논리 전압 레벨들 간의 전이 시간에 대해 신호(OUT)의 논리 전압 레벨들 간의 전이 시간을 증가시킴으로써 신호(OUT)를 생성하도록 구성된다. 다양한 실시예에서, 지연 회로(126)는 저 논리 전압 레벨로부터 고 논리 전압 레벨로의 신호(OUT) 전이 또는 고 논리 전압 레벨로부터 저 논리 전압 레벨로의 신호(OUT) 전이 중 하나 또는 모두의 전이 시간을 증가시키도록 구성된다.
지연 회로(126)를 포함함으로써, 버퍼 회로(122)는 신호(RextPC)의 논리 전압 레벨들 간의 전이 시간에 비해 신호(Rint)의 논리 전압 레벨들 간의 전이 시간을 증가시키도록 구성된다. 다양한 실시예에서, 버퍼 회로(122)는 도 2a 및 도 2b와 관련하여 이하에 설명되는 버퍼 회로(222A 또는 222B) 또는 도 4와 관련하여 이하에 설명되는 버퍼 회로(400) 중 하나를 포함한다.
신호(RextPC) 전이 시간은, 예를 들어, 그 동안에 보호 회로(110)가 신호(Rext)의 검출된 과전압 조건에 응답하여 기준 전압(VSS)의 전압 레벨 또는 그 부근의 전압 레벨을 갖는 신호(RextPC)를 출력하는 기간의 시작시에, 고 논리 전압 레벨로부터 저 논리 전압 레벨로 전이하기 위한 시간에 대응한다. 신호(Rint) 전이 시간은 몇몇 실시예에서 고 논리 전압 레벨로부터 저 논리 전압 레벨로 전이하기 위한 시간, 또는 몇몇 실시예에서 저 논리 전압 레벨로부터 고 논리 전압 레벨로 전이하기 위한 시간에 대응한다. 신호 전이 시간의 비한정적인 예는 도 5와 관련하여 이하에 설명된다.
몇몇 실시예에서, 지연 회로(126)는 저항기-커패시터(resistor-capacitor: RC) 네트워크(도 1에는 도시되어 있지 않음), 예를 들어 도 3a 내지 도 3d와 관련하여 이하에 설명되는 지연 회로(300A 내지 300D)의 RC 네트워크를 포함하고, 이에 의해, 신호(OUT)에 기초하여 신호(RextPC) 전이 시간에 비해 신호(Rint) 전이 시간을 증가시키도록 구성된다. 몇몇 실시예에서, 지연 회로(126)는 인버터 지연, 카운터 또는 다른 적합한 회로 컴포넌트를 포함하고, 이에 의해 신호(OUT)에 기초하여 신호(RextPC) 전이 시간에 비해 신호(Rint) 전이 시간을 증가시키도록 다른 방식으로 구성된다.
다양한 실시예에서, 버퍼 회로(122)에 포함된 적어도 하나의 버퍼 및 지연 회로(126)는 정상 상태에서 입력 신호(RextPC)와 동일한 저 또는 고 논리 전압 레벨을 갖는 동기화된 신호로서 또는 정상 상태에서 입력 신호(RextPC)의 것과 반대인 저 또는 고 논리 전압 레벨을 갖는 상보적 신호(Rint)로서 신호(Rint)를 출력하도록 구성된다.
버퍼 회로(122)에 포함된 적어도 하나의 버퍼는, 입력 단자(도 1에는 도시되어 있지 않음)에서 입력 신호를 수신하고, 버퍼 회로의 문턱 전압, 예를 들어, 트랜지스터의 문턱 전압에 대한 입력 신호의 전압 레벨에 응답하여 출력 단자(도 1에 도시되어 있지 않음)에서 출력 신호를 생성하도록 구성된 전자 회로이다. 다양한 실시예에서, 버퍼 회로(122)에 포함된 적어도 하나의 버퍼는 인버터 또는 비반전 회로 컴포넌트, 예를 들어 증폭기 중 하나 또는 모두를 포함한다.
몇몇 실시예에서, 버퍼 회로(122)에 포함된 적어도 하나의 버퍼 및 지연 회로(126)는 출력 단자(128)에 커플링된 버퍼의 문턱 전압에 기초하여 신호(RextPC)의 전이 시간에 비해 신호(Rint)의 전이 시간을 증가시키도록 구성된다. 몇몇 실시예에서, 문턱 전압은 NMOS 트랜지스터에 대응하고, 신호(Rint)의 전이 시간은 신호(OUT)가 기준 전압(VSS)의 기준 전압 레벨로부터 문턱 전압으로 램프업(ramp up)하기 위해 요구되는 시간에 대응한다. 몇몇 실시예에서, 문턱 전압은 PMOS 트랜지스터에 대응하고 신호(Rint)의 전이 시간은 신호(OUT)가 전원 전압(VDD)의 전원 전압 레벨로부터 문턱 전압으로 램프다운(ramp down)하기 위해 요구되는 시간에 대응한다.
지연 회로(126)는 저 또는 고 논리 전압 레벨 중 제1 레벨을 갖는 신호(IN)에 응답하여 문턱 전압을 향해 신호(OUT)를 램핑하고, 저 또는 고 논리 전압 레벨 중 제2 레벨을 갖는 신호(IN)에 응답하여 기준 또는 전원 전압 레벨 중 대응하는 것을 향해 신호(OUT)를 램핑하도록 구성된다.
동작시에, 지연 회로(126)에 커플링된 버퍼의 출력 신호는 신호(OUT)가 문턱 전압에 도달할 때까지 제1 논리 전압 레벨로부터 제2 논리 전압 레벨로의 전이를 경험하지 않기 때문에, 신호(IN)가 신호(OUT)를 문턱 전압으로 램핑하는 데 요구되는 시간보다 짧은 시간 동안 제1 논리 전압 레벨을 가지면, 버퍼 출력 신호가 전이되지 않는다. 지연 회로(126)는 이에 의해, 문턱 전압과 조합하여, 시간 문턱값보다 짧은 시간 동안 제1 논리 전압 레벨을 갖는 신호(IN)가 버퍼 출력 신호에서 전이를 유발하는 것을 방지하도록 시간 문턱값을 규정한다.
몇몇 실시예에서, 지연 회로(126)는 주어진 문턱 전압에 대해, 전술된 바와 같이, 보호 회로(110)에 의해 출력된 신호(RextPC)에서 논리 반전 기간의 하나 이상의 예측값에 기초하여 시간 문턱값을 규정하도록 구성된다. 몇몇 실시예에서, 하나 이상의 예측값은 ESD 모델, 예를 들어 HBM 또는 CDM에 대응하는 사전 결정된 기간을 포함한다.
몇몇 실시예에서, IC 시스템(100)은 보호 회로(110)를 포함하지 않고, 지연 회로(126)는 보호 회로(110) 이외의 소스로부터 버퍼 회로(122)에 의해 수신된, 신호, 예를 들어 전술된 특성을 갖는 신호(RextPC)에서 논리 반전의 기간의 하나 이상의 예측값에 기초하여 시간 문턱값을 규정하도록 구성된다. 몇몇 실시예에서, 버퍼 회로(122)에 의해 수신된 신호의 논리 반전은 저 논리 전압 레벨로부터 고 논리 전압 레벨로의 전이에 이어서 고 논리 전압 레벨로부터 저 논리 전압 레벨로의 전이에 대응한다.
전술된 구성에 의해, 버퍼 회로(122)는, 시간 문턱값보다 짧은 기간 동안 논리 반전을 갖는 신호(RextPC)에 응답하여, 버퍼 회로(122)가 주어진 논리 전압 레벨을 유지하면서 신호(Rint)를 출력하도록, 신호(RextPC)의 전이 시간에 비해 신호(Rint)의 전이 시간을 증가시키는 것이 가능하다. 몇몇 실시예에서, 버퍼 회로(122)는 신호(RextPC)의 전이 시간에 비해 신호(Rint)의 전이 시간을 증가시키도록 다른 방식으로 구성된다.
신호(RextPC)의 전이 시간에 비해 신호(Rint)의 전이 시간을 증가시키도록 구성됨으로써, 버퍼 회로(122)는 신호(RextPC)에 비해 신호(Rint)를 수신하는 회로의 응답 시간, 예를 들어 신호(RextPC 또는 Rext) 중 하나 또는 모두에 대한 POC의 응답 시간을 증가시키도록 구성된다. 몇몇 실시예에서, 버퍼 회로(122)는 사전 결정된 응답 시간보다 적은 양, 예를 들어 회로, 예를 들어 SoC의 사양으로서 포함된 응답 시간만큼 신호(RextPC)의 전이 시간에 비해 신호(Rint)의 전이 시간을 증가시키도록 구성된다.
몇몇 실시예에서, 버퍼 회로(122)는 신호(Rint)의 전이 시간을 0.2 ㎲ 내지 1000 ㎲ 범위의 시간으로 증가시키도록 구성된다. 몇몇 실시예에서, 버퍼 회로(122)는 신호(Rint)의 전이 시간을 1 ㎲ 내지 100 ㎲ 범위의 시간으로 증가시키도록 구성된다. 몇몇 실시예에서, 버퍼 회로(122)는 신호(Rint)의 전이 시간을 2 ㎲ 내지 10 ㎲ 범위의 시간으로 증가시키도록 구성된다.
지연 회로(126)를 포함하고 이에 의해 신호(RextPC)의 전이 시간에 비해 신호(Rint)의 전이 시간을 증가시키도록 구성함으로써, 버퍼 회로(122)는 예를 들어 ESD 이벤트에 기초하는 것들과 같은, 입력 신호에서 단기간 논리 반전에 의해 트리거되는 출력 신호 전이를 방지하는 것이 가능하다. 지연 회로를 포함하지 않는 접근법과 비교하여, 버퍼 회로(122)는 입력 신호의 단기간 논리 반전에 응답하여 일정한 논리 전압 레벨을 갖는 출력 신호를 더 양호하게 생성하는 것이 가능하다.
버퍼 회로(122)가 IC 시스템, 예를 들어 IC 시스템(100)에 포함되는 실시예에서, 일정한 전압 레벨을 갖는 신호(Rint)를 수신하는 POC는 이에 의해 충분히 단기간을 갖는 논리 반전에 응답하여 원하지 않는 파워온 시퀀스를 개시하는 것이 방지된다.
도 2a는 몇몇 실시예에 따른, 버퍼 회로(222A)의 개략도이다. 버퍼 회로(222A)는 도 1과 관련하여 전술된 버퍼 회로(122)로서 사용 가능하다.
버퍼 회로(222A)는, 도 1과 관련하여 각각 전술된 입력 단자(123) 및 입력 단자(123)에 커플링된 입력 단자(127)를 포함하는 지연 회로(126), 출력 단자(224), 및 지연 회로(126)의 출력 단자(128)와 출력 단자(224) 사이에 직렬로 커플링된 다수개(N)의 인버터(INV1 내지 INVN)를 포함한다. 출력 단자(224)는 출력 단자(124)로서 사용 가능하고, 인버터(INV1 내지 INVN)는 도 1과 관련하여 전술된 버퍼 회로(122)의 적어도 하나의 버퍼로서 사용 가능하다. 다양한 실시예에서, 버퍼 회로(222A)의 지연 회로(126)는 도 3a 내지 도 3d와 관련하여 이하에 설명되는 지연 회로(300A 내지 300D) 중 하나를 포함한다. 몇몇 실시예에서, 버퍼 회로(222A)는 예시의 목적으로 도시되거나 더 설명되지 않는 하나 이상의 컴포넌트(도시되어 있지 않음)를 전술된 것들에 추가하여 포함한다.
각각의 인버터(INV1 내지 INVN)는 입력 단자에서 입력 신호를 수신하고 출력 단자에서 상보적 출력 신호를 생성하도록 구성된 논리 게이트이다. 몇몇 실시예에서, 각각의 인버터(INV1 내지 INVN)는 전원 전압(VDD)과 기준 전압(VSS) 사이에서 NMOS 트랜지스터(도시되어 있지 않음)와 직렬로 커플링된 PMOS 트랜지스터(도시되어 있지 않음)를 포함하고, PMOS 및 NMOS 트랜지스터의 게이트는 함께 커플링되고 입력 신호를 수신하도록 구성되고, PMOS 및 NMOS 트랜지스터의 드레인 단자는 함께 커플링되고 출력 신호를 생성하도록 구성된다.
도 2a에 도시되어 있는 실시예에서, 인버터(INV1)는, 저 논리 전압 레벨로부터 고 논리 전압 레벨로의 전이를 위한 문턱 전압을 고 논리 전압 레벨로부터 저 논리 전압 레벨로의 전이를 위한 문턱 전압보다 크게 설정함으로써 히스테리시스 기능(hysteresis function)을 수행하도록 구성된 하나 이상의 회로, 예를 들어 슈미트 트리거(Schmitt trigger)를 포함한다. 동작시에, 히스테리시스 회로는 문턱 전압에 비해 작은 크기를 갖는 노이즈 신호에 의해 트리거되는 전이에 대한 보호를 제공하여, 이에 의해 노이즈 필터로서 작용하도록 기능한다. 몇몇 실시예에서, 인버터(INV1)는 히스테리시스 기능을 수행하도록 구성된 하나 이상의 회로를 포함하지 않는다.
다양한 실시예에서, 버퍼 회로(222A)는, 신호(RDint)가 신호(RextPC)와 동기화되게 하는 지연 회로(126) 및 홀수개(N)의 인버터(INV1 내지 INVN)를 포함하거나, 또는 신호(RDint)가 신호(RextPC)에 상보적이게 하는 지연 회로(126) 및 홀수개(N)의 인버터(INV1 내지 INVN)를 포함한다.
도 2a에 도시되어 있는 실시예에서, 버퍼 회로(222A)는 인버터(INV1 내지 INVN) 중 하나 초과를 포함한다. 몇몇 실시예에서, 버퍼 회로(222A)는 1의 인버터(INV1 내지 INVN)의 수(N)를 포함한다. 몇몇 실시예에서, 버퍼 회로(222A)는 2 내지 8개의 범위의 인버터(INV1 내지 INVN)의 수(N)를 포함한다. 몇몇 실시예에서, 버퍼 회로(222A)는 3 내지 5개의 범위의 인버터(INV1 내지 INVN)의 수(N)를 포함한다. 몇몇 실시예에서, 버퍼 회로(222A)는 8개 초과의 인버터(INV1 내지 INVN)의 수(N)를 포함한다.
버퍼 회로(222A)는 입력 단자(123)에서 신호(RextPC)를 수신하고, 신호(RextPC)의 논리 전압 레벨들 간의 전이 시간에 비해 논리 전압 레벨들 간의 증가된 전이 시간을 갖는 신호(RDint)를 출력 단자(224)에서 생성하도록 구성된다. 신호(RDint)를 생성하는 것은 도 1과 관련하여 전술된 바와 같이 버퍼 회로(122)를 사용하여 신호(Rint)를 생성하는 것에 대응하고, 출력 단자(224)가 출력 단자(124)에 대응하는 실시예에서, 신호(RDint)는 신호(Rint)로서 사용 가능하다.
도 2b는 몇몇 실시예에 따른, 버퍼 회로(222B)의 개략도이다. 버퍼 회로(222B)는 도 1과 관련하여 전술된 버퍼 회로(122)로서 사용 가능하다.
버퍼 회로(222B)는, 버퍼 회로(222A) 및 도 2a와 관련하여 각각 전술된 입력 단자(123), 출력 단자(224), 지연 회로(126) 및 인버터(INV1 내지 INVN)를 포함한다. 몇몇 실시예에서, 버퍼 회로(222B)는 예시의 목적으로 도시되거나 더 설명되지 않는 하나 이상의 컴포넌트(도시되어 있지 않음)를 전술된 것들에 추가하여 포함한다.
버퍼 회로(222B)는, 지연 회로(126)가 입력 단자(123)와 인버터(INV1) 대신에 인버터(INV1 내지 INVN)의 2개의 인버터 사이에 커플링되는 것을 제외하고는, 전술된 버퍼 회로(222A)의 구성과 일치하는 구성을 갖는다. 도 2b에 도시되어 있는 실시예에서, 인버터(INV1 내지 INVN) 중 적어도 2개의 인버터는 입력 단자(123)와 지연 회로(126) 사이에 커플링된다. 몇몇 실시예에서, 인버터(INV1)는 입력 단자(123)와 지연 회로(126) 사이에 커플링된 인버터(INV1 내지 INVN) 중 단일의 인버터이다.
버퍼 회로(222B)는 이에 의해 버퍼 회로(222A) 및 도 2a와 관련하여 전술된 방식으로, 입력 단자(123)에서 신호(RextPC)를 수신하고 출력 단자(224)에서 신호(RDint)를 생성하도록 구성된다.
전술된 바와 같이 구성된 지연 회로(126) 및 인버터(INV1 내지 INVN)를 포함함으로써, 각각의 버퍼 회로(222A, 222B)는 신호(RextPC)의 전이 시간에 비해 신호(RDint)의 전이 시간을 증가시키도록 구성되고 이에 의해 예를 들어, 버퍼 회로(122) 및 IC 시스템(100)과 관련하여 전술된 단기간 입력 신호 논리 반전에 의해 트리거되는 출력 신호 전이를 방지하는 이점을 달성하는 것이 가능하다.
도 3a 내지 도 3d는 몇몇 실시예에 따른, 각각의 지연 회로(300A 내지 300D)의 개략도이다. 각각의 지연 회로(300A 내지 300D)는 도 1 및 도 2b와 관련하여 전술된 지연 회로(126)로서 사용 가능하다. 몇몇 실시예에서, 지연 회로(300A 내지 300D)는 RC 회로라 칭한다.
각각의 지연 회로(300A 내지 300D)는, 도 1 내지 도 2b에 관련하여 각각 전술된 신호(IN)를 수신하도록 구성된 입력 단자(127), 신호(OUT)를 출력하도록 구성된 출력 단자(128), 전원 전압 노드(VDDN) 및 기준 전압 노드(VSSN)를 포함한다. 각각의 지연 회로(300A 내지 300D)는 지연 회로(300A, 300B)에서 출력 단자(128)와 전원 전압 노드(VDDN) 사이에, 또는 지연 회로(300C, 300D)에서 출력 단자(128)와 기준 전압 노드(VSSN) 사이에 커플링된 저항성 디바이스(R1)를 또한 포함한다.
몇몇 실시예에서, 저항성 디바이스(R1)는 용량성 디바이스(C1)와 병렬로 배열되고, 병렬 배열은 지연 회로(300A, 300B)에서 출력 단자(128)와 전원 전압 노드(VDDN) 사이에, 또는 지연 회로(300C 및 300D)에서 출력 단자(128)와 기준 전압 노드(VSSN) 사이에 커플링된다. 몇몇 실시예에서, 출력 단자(128)와 전원 전압 노드(VDDN) 또는 기준 전압 노드(VSSN) 사이에 커플링된 저항성 디바이스(R1) 및 용량성 디바이스(C1)의 병렬 배열은 RC 네트워크라 칭한다.
몇몇 실시예에서, 저항성 디바이스(R1)는 용량성 디바이스(C1)와 직렬로 배열되고, 용량성 디바이스(C1)는 지연 회로(300A, 300B)에서 출력 단자(128)와 기준 전압 노드(VSSN) 사이에, 또는 지연 회로(300C, 300D)에서 출력 단자(128)와 전원 전압 노드(VDDN) 사이에 커플링된다. 몇몇 실시예에서, 전원 전압 노드(VDDN)와 기준 전압 노드(VSSN) 사이에 커플링된 저항성 디바이스(R1) 및 용량성 디바이스(C1)의 직렬 배열은 RC 네트워크라 칭한다.
지연 회로(300A, 300B)는 출력 단자(128)와 기준 전압 노드(VSSN) 사이에 커플링되고 입력 단자(127)에 커플링된 게이트를 갖는 NMOS 트랜지스터(N1)를 포함한다. 지연 회로(300A)와 비교하여, 지연 회로(300B)는 출력 단자(128)와 저항성 디바이스(R1) 사이에 직렬로 커플링된 적어도 하나의 PMOS 트랜지스터(P2 내지 PM)를 더 포함하고, 각각의 트랜지스터(P2 내지 PM)는 입력 단자(127)에 커플링된 게이트를 갖는다.
지연 회로(300C, 300D)는 출력 단자(128)와 전원 전압 노드(VDDN) 사이에 커플링되고 입력 단자(127)에 커플링된 게이트를 갖는 PMOS 트랜지스터(P1)를 포함한다. 지연 회로(300C)와 비교하여, 지연 회로(300D)는 출력 단자(128)와 저항성 디바이스(R1) 사이에 직렬로 커플링된 적어도 하나의 NMOS 트랜지스터(N2 내지 NM)를 더 포함하고, 각각의 트랜지스터(N2 내지 NM)는 입력 단자(127)에 커플링된 게이트를 갖는다.
다양한 실시예에서, 저항성 디바이스(R1)는 IC 디바이스, 예를 들어, 사전 결정된 저항값에 따른 치수를 갖는 폴리실리콘 및/또는 금속 또는 다른 적합한 재료를 포함하는 층의 부분을 포함하여, 이에 의해 지연 회로(300A 내지 300D)에서 저항기로서 동작하도록 구성된다.
다양한 실시예에서, 용량성 디바이스(C1)는 대응하는 제1 또는 제2 사전 결정된 커패시턴스 값에 따라 구성된 하나 이상의 IC 디바이스를 포함하고, 이에 의해 지연 회로(300A 내지 300D)에서 커패시터로서 동작하도록 구성된다. 다양한 실시예에서, 용량성 디바이스(C1)는 금속-절연체-금속(metal-insulator-metal: MIM) 커패시터, 커패시터로서 구성된 트랜지스터, 또는 제어된 커패시턴스 값을 제공하기 위해 적합한 다른 IC 디바이스를 포함한다.
동작시에, 전술된 바와 같이 구성된 저항성 디바이스(R1) 및 용량성 디바이스(C1)의 병렬 또는 직렬 배열은, 출력 단자(128) 상의 전압 레벨이 대응하는 트랜지스터(N1 또는 P1)에 의해 전원 전압 노드(VDDN) 또는 기준 전압 노드(VSSN) 중 다른 하나로부터 디커플링된 후에 전원 전압 노드(VDDN) 또는 기준 전압 노드(VSSN) 중 대응하는 하나를 향해 램핑하는 레이트를 제어하는 작용을 한다.
저항성 디바이스(R1)는 사전 결정된 저항값을 갖고, 용량성 디바이스(C1)는 지연 회로(300A 내지 300D)가 신호(OUT)를 램핑하도록 구성된 사전 결정된 레이트에 대응하는 사전 결정된 커패시턴스 값을 갖는다. 동작시에, 지연 회로(300A, 300B)에서 출력 단자(128)와 전원 전압 노드(VDDN) 사이에 커플링된 저항성 디바이스(R1) 및 출력 단자(128)와 전원 전압 노드(VDDN) 또는 기준 전압 노드(VSSN) 중 하나 사이에 커플링된 용량성 디바이스(C1)는 신호(OUT)가 사전 결정된 레이트로 논리적 저 전압 레벨로부터 논리적 고 전압 레벨로 램프업하게 한다. 지연 회로(300C, 300D)에서, 출력 단자(128)와 기준 전압 노드(VSSN) 사이에 커플링된 저항성 디바이스(R1) 및 출력 단자(128)와 전원 전압 노드(VDDN) 또는 기준 전압 노드(VSSN) 중 하나 사이에 커플링된 용량성 디바이스(C1)는 신호(OUT)가 사전 결정된 레이트로 논리적 고 전압 레벨로부터 논리적 저 전압 레벨로 램프다운하게 한다.
전술된 구성에 의해, 동작시에, 지연 회로(300B)의 적어도 하나의 트랜지스터(P2 내지 PM)는, 신호(IN)가 고 논리 전압 레벨을 가질 때 저항성 디바이스(R1)를 출력 단자(128)로부터 전기적으로 격리하여, 이에 의해 지연 회로(300A)와 비교하여 전원 전압 노드(VDDN)와 출력 단자(128) 사이의 누설 전류를 감소시킨다. 다양한 실시예에서, 지연 회로(300B)는 1 내지 8개의 범위의 적어도 하나의 트랜지스터(P2 내지 PM)의 수(M)를 포함한다.
유사하게, 전술된 구성에 의해, 동작시에, 지연 회로(300D)의 적어도 하나의 트랜지스터(N2 내지 NM)는, 신호(IN)가 저 논리 전압 레벨을 가질 때 저항성 디바이스(R1)를 출력 단자(128)로부터 전기적으로 격리하여, 이에 의해 지연 회로(300C)와 비교하여, 출력 단자(128)와 기준 전압 노드(VSSN) 사이의 누설 전류를 감소시킨다. 다양한 실시예에서, 지연 회로(300D)는 1 내지 8개의 범위의 적어도 하나의 트랜지스터(N2 내지 NM)의 수(M)를 포함한다.
도 3a 내지 도 3d에 도시되어 있고 전술된 지연 회로(300A 내지 300D)의 구성은 비한정적인 예이고, 여기서 동작시에, 신호(OUT)는 전원 전압 노드(VDDN) 또는 기준 전압 노드(VSSN) 중 하나를 향해 사전 결정된 레이트로 램핑된다. 다양한 실시예에서, RC 회로, 예를 들어 지연 회로(300A 내지 300D) 중 하나는, 신호, 예를 들어, 신호(OUT)가 동작시에 전원 전압 노드(VDDN) 또는 기준 전압 노드(VSSN) 중 하나를 향해 램핑되는 레이트를 제어하도록 다른 방식으로 구성된 적어도 하나의 저항성 디바이스 및 적어도 하나의 용량성 디바이스를 포함한다.
전술된 구성에 의해, 각각의 지연 회로(300A 내지 300D)는 신호(IN)의 대응하는 전이 시간에 비해 신호(OUT)의 전이 시간을 증가시키는 것이 가능하다. 버퍼 회로, 예를 들어 버퍼 회로(122)에 포함됨으로써, 각각의 지연 회로(300A 내지 300D)는 이에 의해 버퍼 회로(122) 및 IC 시스템(100)과 관련하여 전술된 이점을 실현하는 것이 가능하다.
도 4는 몇몇 실시예에 따른, 버퍼 회로(400)의 개략도이다. 버퍼 회로(400)는 도 1과 관련하여 전술된 버퍼 회로(122)로서 사용 가능하다.
버퍼 회로(400)는 도 1 및 도 2b와 관련하여 각각 전술된 입력 단자(123) 및 출력 단자(124)를 포함한다. 버퍼 회로(400)는 입력 단자(123)에 커플링된 버퍼 회로(422), 입력 단자(123)에 커플링된 논리 회로(430), 및 출력 단자(124)에 커플링된 논리 회로(440)를 또한 포함한다. 버퍼 회로(422)는 도 2a 및 도 2b와 관련하여 각각 전술된 출력 단자(224) 및 버퍼 회로(222A 또는 222B) 중 하나를 포함한다. 출력 단자(224)는 논리 회로(440)의 제1 입력 단자(도면 부호 표기되어 있지 않음)에 커플링되고, 논리 회로(430)는 논리 회로(440)의 제2 입력 단자(도면 부호 표기되어 있지 않음)에 커플링된 출력 단자(도면 부호 표기되어 있지 않음)를 포함한다.
논리 회로(430)는 적어도 하나의 논리 디바이스(도시되어 있지 않음)를 포함하고, 이에 의해 도 1 내지 도 2b와 관련하여 전술된 입력 신호(RextPC)에 기초하여 신호(RinPC)를 논리 회로(440)의 제2 입력 단자에 출력하도록 구성된다. 몇몇 실시예에서, 적어도 하나의 논리 디바이스는 입력 단자(123)와 논리 회로(430)의 출력 단자 사이에 직렬로 커플링된 적어도 하나의 버퍼를 포함한다. 몇몇 실시예에서, 적어도 하나의 논리 디바이스는 입력 단자(123)와 논리 회로(430)의 출력 단자 사이에 직렬로 커플링된 복수의 인버터들을 포함하고, 복수의 인버터들은 도 2a 및 도 2b와 관련하여 전술된 인버터(INV1 내지 INVN)의 수(N)보다 많은 수를 갖는다.
논리 회로(440)는 적어도 하나의 논리 디바이스(도시되어 있지 않음)를 포함하고, 이에 의해 논리 회로(430)로부터의 신호(RinPC)에 추가하여, 버퍼 회로(422)로부터의 신호(RDint)를 수신하고, 신호(RDint 및 RinPC)에 기초하여 도 1 내지 도 2b와 관련하여 각각 전술된 신호(Rint)를 출력 단자(124)에 출력하도록 구성된다. 몇몇 실시예에서, 적어도 하나의 논리 디바이스는 논리 회로(440)의 제1 및 제2 입력 단자를 포함하는 NAND 게이트 및 NAND 게이트와 출력 단자(124) 사이에 직렬로 커플링된 적어도 하나의 버퍼를 포함한다.
몇몇 실시예에서, 논리 회로(430 또는 440) 중 하나 또는 모두는 도 4에 도시되어 있는 것들에 추가하여 하나 이상의 입력 단자 및/또는 출력 단자를 포함하고, 버퍼 회로(400)는 이에 의해 신호(RextPC)에 추가하여 하나 이상의 신호에 기초하여 신호(Rint)를 생성하고 그리고/또는 신호(Rint)에 추가하여 하나 이상의 신호(도시되어 있지 않음)를 생성하도록 구성된다.
버퍼 회로(422)에 추가하여 논리 회로(430, 440)를 포함함으로써, 버퍼 회로(400)는 전술된 버퍼 회로(122, 222A, 222B)에 비교하여 증가된 유연성을 갖는 신호(Rint)를 생성하도록 구성된다. 버퍼 회로(222A, 222B) 중 하나를 포함하는 버퍼 회로(422)를 포함함으로써, 버퍼 회로(400)는 신호(RextPC)의 전이 시간에 비해 신호(Rint)의 전이 시간을 증가시키는 것이 가능하고 이에 의해 예를 들어, 버퍼 회로(122) 및 IC 시스템(100)과 관련하여 전술된 단기간 입력 신호 논리 반전에 의해 트리거되는 출력 신호 전이를 방지하는 이점을 달성하는 것이 가능하다.
도 5는 몇몇 실시예에 따른, 버퍼 회로 동작 파라미터의 도면이다. 도 5는 시간의 함수로서 다양한 신호: 지연 회로에 의해 수신된 신호(IN1 또는 IN2), 지연 회로에 의해 생성된 대응 신호(OUT1 또는 OUT2), 및 지연 회로를 포함하는 버퍼 회로, 예를 들어 지연 회로(126)를 포함하는 버퍼 회로(122)에 의해 생성된 신호(Reset)의 비한정적인 예를 도시하고 있다.
신호(IN1, OUT1)는, 지연 회로(126)가, 신호(IN)가 고 논리 전압 레벨로부터 저 논리 전압 레벨로 전이하는 시간에 비해 신호(OUT)가 저 논리 전압 레벨로부터 고 논리 전압 레벨로 전이하는 시간을 증가시키는 실시예에 대한, 도 1 내지 도 3d와 관련하여 설명된 각각의 신호(IN, OUT)의 비한정적인 예이다. 신호(IN2, OUT2)는, 지연 회로(126)가, 신호(IN)가 저 논리 전압 레벨로부터 고 논리 전압 레벨로 전이하는 시간에 비해 신호(OUT)가 고 논리 전압 레벨로부터 저 논리 전압 레벨로 전이하는 시간을 증가시키는 실시예에 대한 각각의 신호(IN, OUT)의 비한정적인 예이다. 신호(Reset)는 전술된 비한정적인 예 중 어느 하나에 대응하는, 도 1 내지 도 4와 관련하여 전술된 신호(Rint)의 비한정적인 예이다.
각각의 신호(IN1, IN2, OUT1, OUT2, Reset)는 고 논리 레벨(H) 및 저 논리 레벨(L)에 대해 도시되어 있다. 다양한 실시예에서, 고 논리 레벨(H)은 고 논리 전압 레벨 또는 문턱 전압, 예를 들어 버퍼의 문턱 전압에 대응하고, 저 논리 레벨(L)은 저 논리 전압 레벨 또는 문턱 전압, 예를 들어, 버퍼의 문턱 전압에 대응한다.
시간(t1) 전에, 신호(IN1)는 고 논리 레벨(H)을 갖고 신호(OUT1)는 저 논리 레벨(L)을 갖는다. 시간(t1)으로부터 시간(t2)까지, 신호(IN1)는 저 논리 레벨(L)로 전이하여 유지되고, 이 때 신호(IN1)는 고 논리 레벨(H)로 복귀한다. 저 논리 레벨(L)을 갖는 신호(IN1)는 시간(t1)으로부터 시간(t2)까지의 기간을 갖는 논리 반전을 나타낸다. 시간(t1)에서, 신호(OUT1)는 지연 회로(126)의 구성에 의해 결정된 레이트로 저 논리 레벨(L)로부터 고 논리 레벨(H)을 향해 램프업한다. 비교적 증가된 전이 시간에 기초하여, 신호(OUT1)는 시간(t2)에서 고 논리 레벨(H) 미만으로 유지되고, 이 때 신호(OUT1)는 고 논리 레벨(H)로 복귀하는 신호(IN1)에 응답하여 저 논리 레벨(L)로 복귀한다.
시간(t1) 전에, 신호(IN2)는 저 논리 레벨(L)을 갖고 신호(OUT2)는 고 논리 레벨(H)을 갖는다. 시간(t1)으로부터 시간(t2)까지, 신호(IN2)는 고 논리 레벨(H)로 전이하여 유지되고, 이 때 신호(IN2)는 저 논리 레벨(L)로 복귀한다. 고 논리 레벨(H)을 갖는 신호(IN2)는 시간(t1)으로부터 시간(t2)까지의 기간을 갖는 논리 반전을 나타낸다. 시간(t1)에서, 신호(OUT2)는 지연 회로(126)의 구성에 의해 결정된 레이트로 고 논리 레벨(H)로부터 저 논리 레벨(L)을 향해 램프다운한다. 비교적 증가된 전이 시간에 기초하여, 신호(OUT2)는 시간(t2)에서 저 논리 레벨(L) 초과로 유지되고, 이 때 신호(OUT2)는 저 논리 레벨(L)로 복귀하는 신호(IN2)에 응답하여 고 논리 레벨(H)로 복귀한다.
제1 실시예에서, 신호(OUT1)는 신호(IN1)의 논리 반전의 기간 전체에 걸쳐 고 논리 레벨(H) 미만으로 유지되기 때문에, 신호(OUT1)를 수신하는 버퍼 회로(122)의 버퍼는 논리 전압 레벨들 사이에서 전이하지 않고, 버퍼 회로(122)는 고 논리 레벨(H) 또는 저 논리 레벨(L) 중 하나에 대응하는 변경되지 않은 레벨을 갖는 신호(Reset)를 출력한다.
유사하게, 제2 실시예에서, 신호(OUT2)는 신호(IN2)의 논리 반전의 기간 전체에 걸쳐 저 논리 레벨(L) 초과로 유지되기 때문에, 신호(OUT2)를 수신하는 버퍼 회로(122)의 버퍼는 논리 전압 레벨들 사이에서 전이하지 않고, 버퍼 회로(122)는 고 논리 레벨(H) 또는 저 논리 레벨(L) 중 하나에 대응하는 변경되지 않은 레벨을 갖는 신호(Reset)를 출력한다.
도 6은 몇몇 실시예에 따른, 버퍼 회로를 동작시키는 방법(600)의 흐름도이다. 방법(600)은 버퍼 회로, 예를 들어, 도 1 내지 도 4와 관련하여 전술된 버퍼 회로(122, 222A, 222B 또는 400)와 함께, 그리고 버퍼 회로를 포함하는 IC 시스템, 예를 들어 도 1과 관련하여 전술된 버퍼 회로(122)를 포함하는 IC 시스템(100)과 함께 사용 가능하다.
방법(600)의 동작이 도 6에 도시되어 있는 시퀀스는 단지 예시를 위한 것이고; 방법(600)의 동작은 도 6에 도시되어 있는 것과는 상이한 시퀀스로 실행되는 것이 가능하다. 몇몇 실시예에서, 동작은, 도 6에 도시되어 있는 것들에 추가하여, 도 6에 도시되어 있는 동작 전, 사이, 중, 및/또는 후에 수행된다. 몇몇 실시예에서, 방법(600)의 동작의 일부 또는 전체는 SoC, 예를 들어 도 1과 관련하여 전술된 IC 칩(120)에 포함된 SoC를 동작시키는 것의 일부이다.
동작 610에서, 몇몇 실시예에서, 논리 신호는 과전압 보호 회로로부터 출력된다. 논리 신호를 출력하는 것은, 고 논리 전압 레벨 또는 저 논리 전압 레벨 중 하나를 갖고, 고 논리 전압 레벨로부터 저 논리 전압 레벨로의 전이 또는 저 논리 전압 레벨로부터 고 논리 전압 레벨로의 전이 중 하나 또는 모두에 대응하는 제1 전이 시간을 갖는 논리 신호를 출력하는 것을 포함한다.
몇몇 실시예에서, 과전압 보호 회로로부터 논리 신호를 출력하는 것은 도 1과 관련하여 전술된 바와 같이, 보호 회로(110)로부터 신호(RextPC)를 출력하는 것을 포함한다. 몇몇 실시예에서, 논리 신호를 출력하는 것은 도 1 내지 도 5와 관련하여 전술된 바와 같이, 논리 반전을 포함하는 논리 신호를 출력하는 것을 포함한다.
동작 620에서, 논리 신호는 버퍼 회로의 입력 단자에서 수신된다. 논리 신호를 수신하는 것은 제1 전이 시간을 갖는 논리 신호를 수신하는 것을 포함한다. 몇몇 실시예에서, 논리 신호를 수신하는 것은 도 1 내지 도 5와 관련하여 전술된 바와 같이, 논리 반전을 포함하는 논리 신호를 수신하는 것을 포함한다.
몇몇 실시예에서, 버퍼 회로의 입력 단자에서 논리 신호를 수신하는 것은 도 1 내지 도 2b 및 도 4와 관련하여 전술된 버퍼 회로(122)의 입력 단자(123)에서 신호(RextPC)를 수신하는 것을 포함한다.
몇몇 실시예에서, 버퍼 회로의 입력 단자에서 논리 신호를 수신하는 것은 도 1과 관련하여 전술된 IC 칩, 예를 들어 SoC를 포함하는 IC 칩(120)의 입력 패드에서 논리 신호를 수신하는 것을 포함한다.
동작 630에서, 논리 신호는 RC 회로 및 버퍼를 사용하여 순차적으로(sequentially) 반전된다. RC 회로 및 버퍼를 사용하여 논리 신호를 순차적으로 반전시키는 것은 RC 회로를 사용하여 논리 신호를 반전시키고 이어서 버퍼를 사용하여 논리 신호를 반전시키는 것을 포함한다. RC 회로는 버퍼의 입력 단자에 커플링되고, RC 회로를 사용하여 논리 신호를 반전시키는 것은 버퍼의 입력 단자를 전원 전압 노드 또는 기준 전압 노드 중 하나에 커플링하기 위해 RC 네트워크의 저항 디바이스를 사용하는 것을 포함한다.
RC 회로를 사용하여 논리 신호를 반전시키는 것은 버퍼의 입력 단자를 전원 전압 노드 또는 기준 전압 노드 중 하나에 커플링하기 위해 RC 네트워크를 사용함으로써 제1 전이 시간으로부터 제2 전이 시간으로 논리 신호의 전이 시간을 증가시키는 것을 포함한다.
몇몇 실시예에서, 버퍼의 입력 단자를 전원 전압 노드 또는 기준 전압 노드 중 하나에 커플링하기 위해 RC 네트워크를 사용하는 것은 전원 전압 노드 또는 기준 전압 노드 중 다른 하나로부터 버퍼의 입력 단자를 디커플링하기 위해 트랜지스터를 사용하는 것을 포함한다.
몇몇 실시예에서, RC 회로를 사용하여 논리 신호를 반전시키는 것은 도 3a 내지 도 3d와 관련하여 전술된 지연 회로(300A 내지 300D) 중 하나를 사용하여 신호(OUT)를 생성하기 위해 신호(IN)를 반전시키는 것을 포함한다.
몇몇 실시예에서, 버퍼의 입력 단자를 전원 전압 노드 또는 기준 전압 노드 중 하나에 커플링하기 위해 RC 네트워크를 사용하는 것은 히스테리시스 회로를 포함하는 버퍼의 입력 단자를 커플링하기 위해 RC 네트워크를 사용하는 것을 포함한다. 몇몇 실시예에서, 버퍼의 입력 단자를 전원 전압 노드 또는 기준 전압 노드 중 하나에 커플링하기 위해 RC 네트워크를 사용하는 것은 도 2a 및 도 2b와 관련하여 전술된 인버터(INV1 내지 INVN)의 입력 단자를 커플링하기 위해 RC 네트워크를 사용하는 것을 포함한다.
다양한 실시예에서, RC 회로를 사용하여 논리 신호를 반전시키는 것은 버퍼 회로의 입력 단자에서 수신된 논리 신호를 반전시키는 것 또는 버퍼 회로의 입력 단자와 RC 회로 사이에서 버퍼에 의해 반전된 후 논리 신호를 반전시키는 것을 포함한다.
몇몇 실시예에서, 버퍼를 사용하여 논리 신호를 반전시키는 것은 복수의 버퍼들을 사용하여 논리 신호를 순차적으로 반전시키는 것을 포함한다. 몇몇 실시예에서, 버퍼를 사용하여 논리 신호를 반전시키는 것은 도 2a 및 도 2b와 관련하여 전술된 인버터(INV1 내지 INVN) 중 하나 이상을 사용하여 논리 신호를 반전시키는 것을 포함한다.
동작 640에서, 순차적으로 반전된 논리 신호는 버퍼 회로의 출력 단자로부터 출력된다. 버퍼 회로로부터 순차적으로 반전된 논리 신호를 출력하는 것은 제2 전이 시간을 갖는 반전된 논리 신호를 출력하는 것을 포함한다. 다양한 실시예에서, 버퍼 회로로부터 순차적으로 반전된 논리 신호를 출력하는 것은 수신된 논리 신호에 동기화되거나 수신된 논리 신호에 상보적인 반전된 논리 신호를 출력하는 것을 포함한다.
몇몇 실시예에서, 순차적으로 반전된 논리 신호를 출력하는 것은 도 1 내지 도 5와 관련하여 전술된 신호(Rint)를 출력하는 것을 포함한다. 몇몇 실시예에서, 순차적으로 반전된 논리 신호를 출력하는 것은 도 2a, 도 2b, 및 도 4와 관련하여 전술된 신호(RDint)를 출력하는 것을 포함한다.
몇몇 실시예에서, 순차적으로 반전된 논리 신호를 출력하는 것은 도 1과 관련하여 전술된 IC 칩, 예를 들어 SoC를 포함하는 IC 칩(120)의 리셋 신호를 출력하는 것을 포함한다.
방법(600)의 동작의 일부 또는 전체를 실행함으로써, 버퍼 회로는 수신된 논리 신호의 논리 전압 레벨들 간의 전이 시간에 비해 논리 전압 레벨들 간의 증가된 전이 시간을 갖는 논리 신호를 출력하고, 이에 의해 IC 시스템(100) 및 버퍼 회로(122, 222A, 222B)에 관하여 전술된 이점을 얻는다.
몇몇 실시예에서, 버퍼 회로는 입력 단자, 출력 단자, 버퍼, 및 입력 단자와 출력 단자 사이에 버퍼와 직렬로 커플링된 RC 회로를 포함하고, RC 회로는 입력 단자에서 수신된 입력 신호의 논리 전압 레벨들 간의 전이 시간에 비해 출력 단자에서 생성된 출력 신호의 논리 전압 레벨들 간의 전이 시간을 증가시키도록 구성되고, 출력 신호 전이 시간은 입력 신호의 논리 반전의 기간에 기초한다. 몇몇 실시예에서, RC 회로는 전원 노드(power supply node)와 기준 노드 사이에 RC 네트워크와 직렬로 커플링된 제1 트랜지스터를 포함하고, RC 네트워크는 커패시터와 병렬인 저항기를 포함한다. 몇몇 실시예에서, 제1 트랜지스터는 NMOS 트랜지스터이다. 몇몇 실시예에서, RC 회로는 제1 트랜지스터와 RC 네트워크 사이에 직렬로 커플링된 제2 트랜지스터를 포함하고, 제1 및 제2 트랜지스터는 상이한 트랜지스터 유형이고, 제1 및 제2 트랜지스터 각각의 게이트는 RC 회로의 입력 단자에 커플링되고, 제1 및 제2 트랜지스터 각각의 드레인은 RC 회로의 출력 단자에 커플링된다. 몇몇 실시예에서, RC 회로는 전원 노드와 기준 노드 사이에 저항기와 직렬로 커플링된 트랜지스터, 및 트랜지스터와 병렬로 배열된 커패시터를 포함한다. 몇몇 실시예에서, 버퍼는 히스테리시스 회로를 포함한다. 몇몇 실시예에서, 버퍼는 인버터를 포함한다. 몇몇 실시예에서, RC 회로는 버퍼와 입력 단자 사이에 커플링된다. 몇몇 실시예에서, 버퍼는 복수의 버퍼들 중 하나의 버퍼이고, RC 회로는 복수의 버퍼들 전체와 입력 단자 사이에 커플링된다.
몇몇 실시예에서, 시스템은 과전압 보호 회로 출력 단자에서 보호되는 신호를 생성하도록 구성된 과전압 보호 회로, 및 버퍼 회로 출력 단자에서 버퍼 회로 출력 신호를 생성하도록 구성된 버퍼 회로를 포함한다. 버퍼 회로는 과전압 보호 회로 출력 단자에 커플링된 입력 단자, 버퍼, 및 입력 단자와 버퍼 회로 출력 단자 사이에 버퍼와 직렬로 커플링된 RC 회로를 포함하고, RC 회로는 보호되는 신호의 논리 전압 레벨들 간의 전이 시간에 비해 버퍼 회로 출력 신호의 논리 전압 레벨들 간의 전이 시간을 증가시키도록 구성된다. 몇몇 실시예에서, 버퍼 회로는 과전압 보호 회로로부터 분리된 IC 칩의 부분이고, 버퍼 회로의 입력 단자는 IC 칩의 콘택트 패드를 포함한다. 몇몇 실시예에서, 과전압 보호 회로는 검출된 전압 레벨에 응답하여 과전압 보호 회로 출력 단자를 기준 노드에 커플링함으로써, 보호되는 신호를 생성하도록 구성된 스위칭 디바이스를 포함한다. 몇몇 실시예에서, RC 회로는 버퍼의 문턱 전압에 기초하여 버퍼 회로 출력 신호의 전이 시간을 증가시키도록 구성된다. 몇몇 실시예에서, 과전압 보호 회로는 ESD 모델에 기초하여 기간 동안 기준 전압 노드에 과전압 보호 회로 출력 단자를 커플링하도록 구성되고, RC 회로는 또한 기간에 기초하여 버퍼 회로 출력 신호의 전이 시간을 증가시키도록 구성된다. 몇몇 실시예에서, 버퍼 회로는 버퍼 회로 출력 신호에 응답하여 리셋 동작을 수행하도록 구성된 SoC의 컴포넌트이다. 몇몇 실시예에서, RC 회로는 버퍼 회로의 입력 단자에 커플링된 게이트, 기준 노드에 커플링된 소스 단자, 및 버퍼의 입력 단자에 커플링된 드레인 단자를 포함하는 NMOS 트랜지스터, 및 NMOS 트랜지스터의 드레인 단자와 IC 칩의 전원 노드 사이에 커플링된 저항기 및 커패시터의 병렬 구성을 포함하는 RC 네트워크를 포함한다. 몇몇 실시예에서, RC 회로는 버퍼 회로의 입력 단자에 커플링된 게이트, NMOS 트랜지스터의 드레인 단자에 커플링된 드레인 단자, 및 RC 네트워크에 커플링된 소스 단자를 포함하는 PMOS 트랜지스터를 포함한다.
몇몇 실시예에서, 버퍼 회로를 동작시키는 방법은, 버퍼 회로의 입력 단자에서 논리 신호를 수신하는 단계, RC 회로 및 버퍼 각각을 사용하여 논리 신호를 순차적으로 반전시키는 단계로서, RC 회로는 버퍼의 입력 단자에 커플링되는 것인, 논리 신호를 반전시키는 단계, 및 버퍼 회로의 출력 단자에서 순차적으로 반전된 논리 신호를 출력하는 단계를 포함하고, RC 회로를 사용하여 논리 신호를 반전시키는 단계는 버퍼의 입력 단자를 전원 전압 노드 또는 기준 전압 노드 중 하나에 커플링하기 위해 RC 네트워크를 사용하는 단계를 포함한다. 몇몇 실시예에서, 버퍼의 입력 단자를 전원 전압 노드 또는 기준 전압 노드 중 하나에 커플링하기 위해 RC 네트워크를 사용하는 단계는 전원 전압 노드 또는 기준 전압 노드 중 다른 하나로부터 버퍼의 입력 단자를 디커플링하기 위해 트랜지스터를 사용하는 단계를 포함한다. 몇몇 실시예에서, 버퍼 회로의 입력 단자에서 논리 신호를 수신하는 단계는 SoC의 입력 패드에서 논리 신호를 수신하는 단계를 포함하고, 순차적으로 반전된 논리 신호를 출력하는 단계는 SoC의 리셋 신호를 출력하는 단계를 포함한다.
상기에는 당 기술 분야의 숙련자들이 본 개시내용의 양태를 더 양호하게 이해할 수도 있도록 다수의 실시예의 특징을 개략 설명하였다. 당 기술 분야의 숙련자들은 이들이 본 명세서에 소개된 실시예의 동일한 목적을 수행하고 그리고/또는 동일한 장점을 성취하기 위해 다른 프로세스 및 구조를 설계하거나 수정하기 위한 기초로서 본 개시내용을 즉시 사용할 수도 있다는 것을 이해해야 한다. 당 기술 분야의 숙련자들은 또한 이러한 등가의 구성이 본 개시내용의 사상 및 범주로부터 벗어나지 않는다는 것과, 이들이 본 개시내용의 사상 및 범주로부터 벗어나지 않고 본 명세서의 다양한 변경, 치환, 및 변형을 행할 수도 있다는 것을 또한 인식해야 한다.
실시예들
실시예 1. 버퍼 회로에 있어서,
입력 단자;
출력 단자;
버퍼; 및
상기 입력 단자와 상기 출력 단자 사이에 상기 버퍼와 직렬로 커플링된 저항기-커패시터(resistor-capacitor: RC) 회로를 포함하고;
상기 RC 회로는 상기 입력 단자에서 수신된 입력 신호의 논리 전압 레벨들 간의 전이 시간(transition time)에 비해 상기 출력 단자에서 생성된 출력 신호의 논리 전압 레벨들 간의 전이 시간을 증가시키도록 구성되고,
상기 출력 신호의 전이 시간은 상기 입력 신호의 논리 반전(logic inversion)의 기간(duration)에 기초하는 것인 버퍼 회로.
실시예 2. 실시예 1에 있어서,
상기 RC 회로는 전원 노드(power supply node)와 기준 노드 사이에 RC 네트워크와 직렬로 커플링된 제1 트랜지스터를 포함하고,
상기 RC 네트워크는 커패시터와 병렬인 저항기를 포함하는 것인 버퍼 회로.
실시예 3. 실시예 2에 있어서, 상기 제1 트랜지스터는 NMOS 트랜지스터인 것인 버퍼 회로.
실시예 4. 실시예 2에 있어서,
상기 RC 회로는 상기 제1 트랜지스터와 상기 RC 네트워크 사이에 직렬로 커플링된 제2 트랜지스터를 더 포함하고,
상기 제1 트랜지스터 및 제2 트랜지스터는 상이한 트랜지스터 유형들이고,
상기 제1 트랜지스터 및 제2 트랜지스터 각각의 게이트는 상기 RC 회로의 입력 단자에 커플링되며,
상기 제1 트랜지스터 및 제2 트랜지스터 각각의 드레인은 상기 RC 회로의 출력 단자에 커플링되는 것인 버퍼 회로.
실시예 5. 실시예 1에 있어서, 상기 RC 회로는,
전원 노드와 기준 노드 사이에 저항기와 직렬로 커플링된 트랜지스터; 및
상기 트랜지스터와 병렬로 배열된 커패시터를 포함하는 것인 버퍼 회로.
실시예 6. 실시예 1에 있어서, 상기 버퍼는 히스테리시스 회로(hysteresis circuit)를 포함하는 것인 버퍼 회로.
실시예 7. 실시예 1에 있어서, 상기 버퍼는 인버터를 포함하는 것인 버퍼 회로.
실시예 8. 실시예 1에 있어서, 상기 RC 회로는 상기 버퍼와 상기 입력 단자 사이에 커플링되는 것인 버퍼 회로.
실시예 9. 실시예 8에 있어서,
상기 버퍼는 복수의 버퍼들 중 하나의 버퍼이고,
상기 RC 회로는 상기 복수의 버퍼들 전체와 상기 입력 단자 사이에 커플링되는 것인 버퍼 회로.
실시예 10. 시스템에 있어서,
과전압 보호 회로 출력 단자에서 보호되는 신호를 생성하도록 구성된 과전압 보호 회로; 및
버퍼 회로 출력 단자에서 버퍼 회로 출력 신호를 생성하도록 구성된 버퍼 회로를 포함하고, 상기 버퍼 회로는,
상기 과전압 보호 회로 출력 단자에 커플링된 입력 단자;
버퍼; 및
상기 입력 단자와 상기 버퍼 회로 출력 단자 사이에 상기 버퍼와 직렬로 커플링된 저항기-커패시터(RC) 회로를 포함하고;
상기 RC 회로는 상기 보호되는 신호의 논리 전압 레벨들 간의 전이 시간에 비해 상기 버퍼 회로 출력 신호의 논리 전압 레벨들 간의 전이 시간을 증가시키도록 구성되는 것인 시스템.
실시예 11. 실시예 10에 있어서,
상기 버퍼 회로는 상기 과전압 보호 회로로부터 분리된 집적 회로(integrated circuit: IC) 칩의 부분이고,
상기 버퍼 회로의 입력 단자는 상기 IC 칩의 콘택트 패드(contact pad)를 포함하는 것인 시스템.
실시예 12. 실시예 10에 있어서, 상기 과전압 보호 회로는 검출된 전압 레벨에 응답하여 상기 과전압 보호 회로 출력 단자를 기준 노드에 커플링함으로써 상기 보호되는 신호를 생성하도록 구성된 스위칭 디바이스를 포함하는 것인 시스템.
실시예 13. 실시예 10에 있어서, 상기 RC 회로는 상기 버퍼의 문턱 전압에 기초하여 상기 버퍼 회로 출력 신호의 전이 시간을 증가시키도록 구성되는 것인 시스템.
실시예 14. 실시예 13에 있어서,
상기 과전압 보호 회로는 정전기 방전(electrostatic discharge: ESD) 모델에 기초하여 기간 동안 상기 기준 전압 노드에 상기 과전압 보호 회로 출력 단자를 커플링하도록 구성되고,
상기 RC 회로는 또한 상기 기간에 기초하여 상기 버퍼 회로 출력 신호의 전이 시간을 증가시키도록 구성되는 것인 시스템.
실시예 15. 실시예 10에 있어서, 상기 버퍼 회로는 상기 버퍼 회로 출력 신호에 응답하여 리셋 동작을 수행하도록 구성된 시스템 온 칩(system on chip: SoC)의 컴포넌트인 것인 시스템.
실시예 16. 실시예 10에 있어서, 상기 RC 회로는,
상기 버퍼 회로의 입력 단자에 커플링된 게이트, 기준 노드에 커플링된 소스 단자, 및 상기 버퍼의 입력 단자에 커플링된 드레인 단자를 포함하는 NMOS 트랜지스터; 및
상기 NMOS 트랜지스터의 드레인 단자와 상기 IC 칩의 전원 노드 사이에 커플링된 저항기 및 커패시터의 병렬 구성을 포함하는 RC 네트워크를 포함하는 것인 시스템.
실시예 17. 실시예 16에 있어서, 상기 RC 회로는 상기 버퍼 회로의 입력 단자에 커플링된 게이트, 상기 NMOS 트랜지스터의 드레인 단자에 커플링된 드레인 단자, 및 상기 RC 네트워크에 커플링된 소스 단자를 포함하는 PMOS 트랜지스터를 더 포함하는 것인 시스템.
실시예 18. 버퍼 회로를 동작시키는 방법에 있어서,
상기 버퍼 회로의 입력 단자에서 논리 신호를 수신하는 단계;
저항기-커패시터(RC) 회로 및 버퍼 각각을 사용하여 논리 신호를 순차적으로(sequentially) 반전시키는 단계로서, 상기 RC 회로는 상기 버퍼의 입력 단자에 커플링되는 것인, 상기 논리 신호를 반전시키는 단계; 및
상기 버퍼 회로의 출력 단자에서 상기 순차적으로 반전된 논리 신호를 출력하는 단계를 포함하고,
상기 RC 회로를 사용하여 논리 신호를 반전시키는 단계는 상기 버퍼의 입력 단자를 전원 전압 노드 또는 기준 전압 노드 중 하나에 커플링하기 위해 RC 네트워크를 사용하는 단계를 포함하는 것인 방법.
실시예 19. 실시예 18에 있어서, 상기 버퍼의 입력 단자를 전원 전압 노드 또는 기준 전압 노드 중 하나에 커플링하기 위해 RC 네트워크를 사용하는 단계는 상기 전원 전압 노드 또는 상기 기준 전압 노드 중 다른 하나로부터 상기 버퍼의 입력 단자를 디커플링하기 위해 트랜지스터를 사용하는 단계를 포함하는 것인 방법.
실시예 20. 실시예 18에 있어서,
상기 버퍼 회로의 입력 단자에서 논리 신호를 수신하는 단계는 시스템 온 칩(SoC)의 입력 패드에서 논리 신호를 수신하는 단계를 포함하고,
상기 순차적으로 반전된 논리 신호를 출력하는 단계는 상기 SoC의 리셋 신호를 출력하는 단계를 포함하는 것인 방법.

Claims (10)

  1. 버퍼 회로에 있어서,
    입력 단자;
    출력 단자;
    버퍼; 및
    상기 입력 단자와 상기 출력 단자 사이에 상기 버퍼와 직렬로 커플링된 저항기-커패시터(resistor-capacitor: RC) 회로를 포함하고;
    상기 RC 회로는 상기 입력 단자에서 수신된 입력 신호의 논리 전압 레벨들 간의 전이 시간(transition time)에 비해 상기 출력 단자에서 생성된 출력 신호의 논리 전압 레벨들 간의 전이 시간을 증가시키도록 구성되고,
    상기 출력 신호의 전이 시간은 상기 입력 신호의 논리 반전(logic inversion)의 기간(duration)에 기초하며,
    상기 RC 회로는,
    전원 노드(power supply node)와 기준 노드 사이에 저항기와 직렬로 커플링된 제1 트랜지스터; 및
    상기 제1 트랜지스터와 병렬로 배열된 커패시터를 포함하는 것인 버퍼 회로.
  2. 삭제
  3. 제1항에 있어서, 상기 제1 트랜지스터는 NMOS 트랜지스터인 것인 버퍼 회로.
  4. 제1항에 있어서,
    상기 RC 회로는 상기 제1 트랜지스터와 상기 저항기 사이에 직렬로 커플링된 제2 트랜지스터를 더 포함하고,
    상기 제1 트랜지스터 및 제2 트랜지스터는 상이한 트랜지스터 유형들이고,
    상기 제1 트랜지스터 및 제2 트랜지스터 각각의 게이트는 상기 RC 회로의 입력 단자에 커플링되며,
    상기 제2 트랜지스터의 드레인은 상기 RC 회로의 출력 단자에 커플링되는 것인 버퍼 회로.
  5. 삭제
  6. 제1항에 있어서, 상기 버퍼는 히스테리시스 회로(hysteresis circuit)를 포함하는 것인 버퍼 회로.
  7. 제1항에 있어서, 상기 버퍼는 인버터를 포함하는 것인 버퍼 회로.
  8. 제1항에 있어서, 상기 RC 회로는 상기 버퍼와 상기 입력 단자 사이에 커플링되는 것인 버퍼 회로.
  9. 시스템에 있어서,
    과전압 보호 회로 출력 단자에서 보호되는 신호를 생성하도록 구성된 과전압 보호 회로; 및
    버퍼 회로 출력 단자에서 버퍼 회로 출력 신호를 생성하도록 구성된 버퍼 회로를 포함하고, 상기 버퍼 회로는,
    상기 과전압 보호 회로 출력 단자에 커플링된 입력 단자;
    버퍼; 및
    상기 입력 단자와 상기 버퍼 회로 출력 단자 사이에 상기 버퍼와 직렬로 커플링된 저항기-커패시터(RC) 회로를 포함하고;
    상기 RC 회로는 상기 보호되는 신호의 논리 전압 레벨들 간의 전이 시간에 비해 상기 버퍼 회로 출력 신호의 논리 전압 레벨들 간의 전이 시간을 증가시키도록 구성되고,
    상기 RC 회로는,
    전원 노드와 기준 노드 사이에 저항기와 직렬로 커플링된 트랜지스터; 및
    상기 트랜지스터와 병렬로 배열된 커패시터를 포함하는 것인, 시스템.
  10. 버퍼 회로를 동작시키는 방법에 있어서,
    상기 버퍼 회로의 입력 단자에서 논리 신호를 수신하는 단계;
    저항기-커패시터(RC) 회로 및 버퍼 각각을 사용하여 논리 신호를 순차적으로(sequentially) 반전시키는 단계로서, 상기 RC 회로는 상기 버퍼의 입력 단자에 커플링되는 것인, 상기 논리 신호를 순차적으로 반전시키는 단계; 및
    상기 버퍼 회로의 출력 단자에서 상기 순차적으로 반전된 논리 신호를 출력하는 단계를 포함하고,
    상기 RC 회로를 사용하여 논리 신호를 반전시키는 단계는 상기 버퍼의 입력 단자를 전원 전압 노드 또는 기준 전압 노드 중 하나에 커플링하기 위해 RC 네트워크를 사용하는 단계를 포함하고,
    상기 RC 회로는,
    상기 전원 전압 노드와 상기 기준 전압 노드 사이에 저항기와 직렬로 커플링된 트랜지스터; 및
    상기 트랜지스터와 병렬로 배열된 커패시터를 포함하는 것인, 방법.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102020104129A1 (de) * 2019-05-03 2020-11-05 Taiwan Semiconductor Manufacturing Co., Ltd. Logikpufferschaltung und verfahren
US10979049B2 (en) * 2019-05-03 2021-04-13 Taiwan Semiconductor Manufacturing Company Ltd. Logic buffer circuit and method
CN114489202B (zh) * 2021-01-06 2024-03-29 台湾积体电路制造股份有限公司 电源供应产生器及其操作方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002368589A (ja) * 2001-06-06 2002-12-20 Toshiba Corp 遅延回路

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6153759A (ja) * 1984-08-23 1986-03-17 Fujitsu Ltd 発振回路
US5041741A (en) * 1990-09-14 1991-08-20 Ncr Corporation Transient immune input buffer
TW253083B (ko) 1993-10-05 1995-08-01 Advanced Micro Devices Inc
US5656947A (en) * 1996-07-16 1997-08-12 National Semiconductor Corporation Low noise digital output buffer
FR2758422B1 (fr) * 1997-01-13 1999-02-05 Sgs Thomson Microelectronics Oscillateur en anneau en technologie cmos
US6023174A (en) 1997-07-11 2000-02-08 Vanguard International Semiconductor Corporation Adjustable, full CMOS input buffer for TTL, CMOS, or low swing input protocols
US5959820A (en) * 1998-04-23 1999-09-28 Taiwan Semiconductor Manufacturing Co., Ltd. Cascode LVTSCR and ESD protection circuit
KR20000022571A (ko) * 1998-09-22 2000-04-25 김영환 알씨 지연시간 안정화 회로
US6249410B1 (en) * 1999-08-23 2001-06-19 Taiwan Semiconductor Manufacturing Company ESD protection circuit without overstress gate-driven effect
US6724603B2 (en) * 2002-08-09 2004-04-20 Motorola, Inc. Electrostatic discharge protection circuitry and method of operation
KR100487138B1 (ko) 2003-04-30 2005-05-04 주식회사 하이닉스반도체 입/출력 드라이버
DE10349405A1 (de) * 2003-10-21 2005-05-25 Austriamicrosystems Ag Aktive Schutzschaltungsanordnung
US7196561B2 (en) * 2004-08-25 2007-03-27 Agere Systems Inc. Programmable reset signal that is independent of supply voltage ramp rate
US7529070B2 (en) * 2005-03-11 2009-05-05 Agere Systems Inc. Power pin to power pin electro-static discharge (ESD) clamp
JP4971699B2 (ja) * 2006-06-26 2012-07-11 ルネサスエレクトロニクス株式会社 遅延回路
KR100782328B1 (ko) * 2006-08-11 2007-12-06 삼성전자주식회사 페일 세이프 ｉｏ 회로를 구비하는 반도체 집적회로 장치및 이를 포함하는 전자 기기
US7804327B2 (en) * 2007-10-12 2010-09-28 Mediatek Inc. Level shifters
KR101006098B1 (ko) * 2008-06-27 2011-01-07 주식회사 하이닉스반도체 정전기 방전 회로
US7969699B2 (en) * 2008-08-05 2011-06-28 Taiwan Semiconductor Manufacturing Co., Ltd. ESD protection trigger circuit
TWI424683B (zh) * 2008-12-11 2014-01-21 Ind Tech Res Inst 適用於功率放大器的靜電放電箝制電路
US8102632B2 (en) * 2009-03-18 2012-01-24 Advanced Micro Devices, Inc. Electrostatic discharge power clamp trigger circuit using low stress voltage devices
US8299825B2 (en) * 2009-10-30 2012-10-30 Apple Inc. Electronic age detection circuit
US8339756B2 (en) * 2009-12-17 2012-12-25 Intel Corporation Control circuit having a delay-reduced inverter
US8336009B2 (en) 2010-06-30 2012-12-18 Taiwan Semiconductor Manufacturing Co., Ltd. Method and apparatus for electronic system function verification at two levels
JP5588370B2 (ja) * 2011-01-25 2014-09-10 セイコーインスツル株式会社 出力回路、温度スイッチｉｃ、及び、電池パック
US8988839B2 (en) * 2011-11-01 2015-03-24 Qualcomm Incorporated Block power switch with embedded electrostatic discharge (ESD) protection and adaptive body biasing
EP2701308A2 (en) * 2012-08-21 2014-02-26 Nxp B.V. Glitch filter circuit and method
US9065324B2 (en) 2013-10-23 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Electronic device with PVT delay compensation and related method
US9553446B2 (en) * 2014-10-31 2017-01-24 Nxp Usa, Inc. Shared ESD circuitry
TWI573242B (zh) 2015-07-07 2017-03-01 台灣類比科技股份有限公司 具自身靜電防護功能的輸出緩衝電路
US9467143B1 (en) * 2015-09-24 2016-10-11 Qualcomm Incorporated Inversely proportional voltage-delay buffers for buffering data according to data voltage levels
US20180331682A1 (en) * 2016-06-22 2018-11-15 Sarda Technologies, Inc. Gate Driver for Depletion-Mode Transistors
US10348293B2 (en) * 2017-06-19 2019-07-09 Psemi Corporation Timing controller for dead-time control
US10910321B2 (en) 2017-11-29 2021-02-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of making the same
US10110221B1 (en) * 2018-02-21 2018-10-23 Navitas Semiconductor, Inc. Power transistor control signal gating
US10979049B2 (en) * 2019-05-03 2021-04-13 Taiwan Semiconductor Manufacturing Company Ltd. Logic buffer circuit and method

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002368589A (ja) * 2001-06-06 2002-12-20 Toshiba Corp 遅延回路

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Publication number Publication date
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