CN109492437B - 具有用于检测对芯片的攻击的电路的芯片 - Google Patents

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Abstract

本发明涉及一种芯片。根据一个实施方式描述一种芯片，所述芯片具有：带有基板触点的基板区域；RS锁存器，其具有两个互补的节点，所述节点表示RS锁存器的存储状态；控制电路，其具有控制输入端并且设计用于：根据在控制输入端处的电势将互补的节点中的一个节点与供电电势连接，其中控制输入端与基板触点连接；和输出电路，其与RS锁存器的输出端连接并且设计用于：根据RS锁存器的存储状态触发警报。

Description

具有用于检测对芯片的攻击的电路的芯片
技术领域
实施例一般性地涉及一种芯片，所述芯片具有用于检测对芯片的攻击的电路。
背景技术
典型地，具有集成电路(IC)的、用于安全关键应用的芯片应被保护免受攻击，所述芯片例如处于芯片卡或安全控制器上。这种攻击的一个类型是辐射攻击，例如激光攻击或离子束攻击，其中会引起器件的功能干扰。用于检测对数字电路的这种故障攻击的可行性是期望的。此外，期望的是，在检测到故障攻击的情况下，立即触发警报信号，以便开启在IC级或系统(例如芯片卡或控制器)级上的适当的保护机制。
发明内容
根据一个实施方式，提供一种芯片，所述芯片具有：具有基板触点的基板区域；RS锁存器，其具有两个互补的节点，所述节点表示RS锁存器的存储状态；控制电路，其具有控制输入端并且设计用于：根据在控制输入端处的电势将互补的节点之一与供电电势连接，其中控制输入端与基板触点连接；和具有输出电路，其与RS锁存器的输出端连接并且设计用于：根据RS锁存器的存储状态触发警报。
根据另一实施方式，提供一种芯片，所述芯片具有：具有第一基板端子的掺杂的第一基板区域；具有第二基板端子的与掺杂的第一基板区域互补地掺杂的第二基板区域；并且具有场效应晶体管，其栅极与掺杂的第一基板区域连接并且设计用于：根据第一基板区域的电势将第二基板区域与供电端子连接。
附图说明
附图不描述实际的大小比例，而是用于图解说明不同的实施例的原理。下文中，参照下述附图描述不同的实施例。
图1示出数据处理设备的一个实例，所述数据处理设备应当被保护免受辐射攻击。
图2说明阱-触点-反馈-故障攻击检测。
图3示出用于基于n阱-触点的故障攻击检测的电路，所述电路基于在图2中示出的物理效应。
图4示出用于基于p阱-触点的故障攻击检测的电路400，所述电路基于在图2中示出的物理效应。
图5示出用于故障攻击检测的电路，所述电路基于在n阱-触点和p阱-触点之间的协作。
图6示出用于故障攻击检测的电路，所述电路基于在n阱中的p-MOSFET和在p阱中的n-MOSFET的相互的反馈。
图7示出如下电路，所述电路的一个变型方案用于集成到系统中，在所述系统中在供电线路VDD和/或VSS上出现暂时强的负载变化。
图8示出如下电路，所述电路能够视为图5和图6中的电路的组合。
图9示出如下电路，所述电路是相对于图8中的电路扩展了测试输入端和警报输出端的电路。
图10示出如下电路，所述电路是图9中的电路的一个变型方案，其中能够测试警报信号的传播或警报处理，而不模拟辐射攻击。
图11示出如下电路，所述电路是图9中的电路的另一变型方案，其中能够测试警报信号的传播或警报处理，而不模拟辐射攻击。
图12示出根据一个实施方式的芯片。
图13示出根据另一实施方式的芯片。
下面详细的描述涉及示出细节和实施例的附图。详细地描述所述实施例，使得本领域技术人员能够实施本发明。其他实施方式也是可行的并且能够对实施例在结构、逻辑和电学的方面做出改变，而不偏离本发明的主题。不同的实施例无需相互排斥，而是能够将不同的实施方式彼此组合，使得产生新的实施方式。在本说明书的范围中，术语“连接”、“联接”以及“耦合”用于描述直接的以及间接的连接、直接的或间接的联接以及直接的或间接的耦合。
具体实施方式
图1示出数据处理设备100的一个实例，所述数据处理设备应当防止辐射攻击。
数据处理设备100能够是交通工具中的控制仪器或微控制器，例如汽车中的ECU(电子控制单元)。所述数据处理设备也能够是芯片卡的芯片卡-IC(集成电路)，如具有任意尺寸外型的智能卡，例如用于通行证或用于SIM(用户识别模块)的芯片卡。
数据处理设备100具有集成电路，例如芯片101，所述芯片应当被保护免受辐射攻击。芯片能够是控制芯片并且例如实现处理器、辅助处理器(例如加密处理器)和/或存储器。芯片例如也能够是RFID(射频识别)芯片或用于移动电话的SIM(用户识别模块)。芯片能够设置用于安全应用并且例如存储或处理加密的数据和/或设计用于认证用户。
在用于安全应用的集成电路(IC)101上例如能够集成有光传感器，所述光传感器构成为模拟电路并且设计用于：保护整个IC或至少其非常大的区域，免受全局的(也就是说大面积的)光攻击(或通常辐射攻击)。然而，这种光传感器典型地不适合于保护各个较小的电路区块免受局部攻击(在一个至几百个标准栅格面的面上)。此外，这种模拟电路的功能原理基于与典型地在对数字电路进行故障攻击时使用以达到期望的功能性故障的物理效应不同的物理效应，所述数字电路例如是静态的CMOS(互补金属氧化物半导体)门电路。由此也引起，不能由所述模拟电路以足够的概率识别出对各个小的电路区块进行局部的故障攻击。
一个替选方案是所谓的(n)阱传感器，所述阱传感器使用在芯片卡-控制芯片中或在安全芯片中。在此，利用物理效应，如SCR(可控硅整流)或在CMOS(互补金属氧化物半导体)电路之内的锁存及其伴随着的寄生的n-p-n-p晶闸管。阱传感器具有模拟电路，所述模拟电路将当前的阱电势与预设的预期值比较并且在当前的值与预期值相差预定数值时，触发警报。然而通常，阱传感器灵敏度随着射入的(激光)光束的直径减小。因此，对于非常小的射束直径(小于大约1.5μ.)，阱传感器灵敏度(也与相应的寄生的n-p-n-p环境的其他参数相关)不足以无缝识别故障攻击。
另一替选方案是故障攻击检测，称作为阱-触点-反馈-故障攻击检测(或者称作为WCF-FAD，全称Well-Contact-Feedback Failure Attack Detection)。
阱-触点-反馈-故障攻击检测的基本设计基于在每种CMOS技术中出现的物理效应。
图2说明阱-触点-反馈-故障攻击检测。
光电流脉冲201(通过光子能量hν表示)引起(激光引发的)电子-空穴-对形成和在n阱203和p阱204之间的pn结202(空间电荷区)处的电荷分离。n/p-阱-限制的多数载流子的寿命相对高。对形成和电荷分离引起局部的阱电势移动进而引起相应的MOSFET(金属氧化物半导体场效应晶体管)205、206的MOSFET阈值电压降低结合相应的寄生的双极晶体管207、208的接通，所述双极晶体管造成由攻击者期望的位的翻转(尤其在元件、如锁存器和触发器中，其具有数据存储器的反馈回路)。
应当注意的是，(只要有意义)总是当在实例中提到阱-触点时，这也能够是直接与基板(无阱)的触点，例如因为基板具有相应的掺杂进而不需要阱。尤其，在讨论p阱-触点和n阱-触点的实例中，如果仅针对两种掺杂之一设有阱时，那么触点之一是直接与基板的触点。下面，也使用术语基板触点，以便表示阱触点以及与无阱的基板的触点。
图3示出用于基于n阱-触点的故障攻击检测的电路300，所述电路基于图2中所示出的物理效应。
电路300具有对应于p-MOSFET 205的p-MOSFET 301和对应于n-MOSFET 206的n-MOSFET 302。p-MOSFET 301的栅极和n-MOSFET 302的栅极与n阱-触点303连接。此外，p-MOSFET 301的和n-MOSFET 302的漏极借助于线路304彼此连接。
在辐射攻击中，由于参照图2所描述的效应，在线路304的输出端Z处出现电压脉冲305，所述电压脉冲例如能够借助于异步触发器检测。警报电路于是能够以对所检测的脉冲做出反应的方式触发警报。
图4示出用于基于p阱-触点的故障攻击检测的电路400，所述电路基于在图2中所示出的物理效应。
电路400具有对应于p-MOSFET 205的p-MOSFET 401和对应于n-MOSFET 206的n-MOSFET 402。p-MOSFET 401的栅极和n-MOSFET 402的栅极与p-阱-触点403连接。此外，p-MOSFET 401的和n-MOSFET 402的漏极借助于线路404彼此连接。
在辐射攻击时，由于参照图2所描述的效应，在线路404的输出端Z处出现电压脉冲405，所述电压脉冲例如能够借助于异步触发器检测。警报电路于是能够以对所检测的脉冲做出反应的方式触发警报。
如在图3和图4中所示出，针对基于n阱-触点的故障攻击检测(图3)以及针对基于p阱-触点的故障攻击检测(图4)限制(hemmen)MOSFET 301、302、401、402的参与的寄生的双极晶体管。这在反相器输出端Z处产生辐射引发的脉冲305、405，所述脉冲小于当寄生的双极晶体管不被限制时能够出现的脉冲。
下面描述如下实施例，其中通过如下方式提高检测概率进而提高保护水平：即在图3和图4中所描述的故障检测原理中实现寄生的双极晶体管(在其相对于彼此作用的部位处)之间的协作。
图5示出用于故障攻击检测的电路500，所述电路基于n阱-触点501和p阱-触点502之间的协作。
电路500能够视作为基于RS触发器或RS锁存器的故障检测，其中n阱503和p阱504协作。
如在图2中，在n阱中设有p-MOSFET 505并且在p阱中设有n-MOSFET 506。p-MOSFET505的栅极与n阱-触点501连接并且n-MOSFET 506的栅极与p阱-触点502连接。
p-MOSFET 505的漏极与门电路507的第一或门输入端连接，所述门电路在第二或门输入端处接收测试输入信号T，在这两个或门输入端处将所述信号或关联，并且将结果与复位输入信号RN与非关联。门电路507的输出端与n-MOSFET 506的漏极端子和与第一反相器508的输入端连接，所述第一反相器的输出端与p-MOSFET 505的漏极端子连接。门电路507的输出端还与第二反相器509的输入端连接，所述第二反相器的输出端是故障攻击检测电路500的具有警报输出端信号A的警报输出端。
门电路507和第一反相器508形成具有两个互补的节点510、511(第一反相器508的输出端和门电路507的输出端)的RS锁存器，所述节点表示RS锁存器的存储状态。
故障攻击检测电路500能够由各个(独立)门电路构成或集成(例如在锁存器或触发器之内)。故障攻击检测电路500实现可测试的故障攻击检测线路：测试输入信号T在输出端处触发测试警报A＝1。复位输入信号RN将通过门电路507和第一反相器508形成的RS触发器复位，使得A＝0。对于T＝0和在复位之后(也就是说在RN设置为0并且随后再设置为1之后)能够如参照图1所描述的那样通过辐射攻击触发警报(A＝1)。
图6示出用于故障攻击检测的电路600，所述故障攻击检测基于在n阱603中的p-MOSFET 601和p阱604中的n-MOSFET 602的相互反馈。
n阱-触点605与p-MOSFET 601的栅极连接并且p阱-触点606与n-MOSFET 602的栅极连接。
如果在n阱603中的电势比预设的n阱-电势(VDDBULK)低大约p-MOSFET门限电压，那么p-MOSFET 601将p阱-触点606(进而p阱604)与VDD连接。
如果相反地在p阱604中的电势由于辐射攻击而比预设的p阱-电势(VSSBULK)高大约n-MOSFET门限电压，那么n-MOSFET 602将n阱-触点605(进而n阱603)与VSS连接。
因此，电路600实现阱603、604之间的反馈，并且在两个阱之一中的电势由于辐射攻击引起的足够的改变也引起在另一阱中的改变，进而也增强对基板的辐射攻击的效应。
用于借助于经过MOSFET 601、602的电流I(MOS)对阱603、604充电或放电的时间例如是
其中采用大约10fF的阱的电容C、大约1V的最大电势差ΔV和大约50μA的平均电流I(MOS)。
根据一个实施方式，设有阱传感器，所述阱传感器检测阱电势(n阱603或p阱604或两个阱)的变化并且在变化超过特定阈值时输出警报信号。因此，由于故障攻击产生的警报不由电路600本身触发，而是通过阱传感器，例如模拟电路触发，所述模拟电路是阱传感器的部分。
阱603、604的相互反馈提高敏感度，以所述敏感度检测辐射攻击，所述辐射攻击改变阱一个603、604的电势。
实际上，能够实现明显地改善阱传感器的触发灵敏度。这引起：能够将阱传感器的灵敏度调节地较小，以便相对于负载变换更鲁棒，而不丧失相对于辐射攻击的保护。电路600用作为加速器并且实际上仅对辐射攻击作出反应，所述辐射攻击如是激光束或其他高度离子化的辐射，使得误报的概率是小的。
电路600能够以在通常使用的常规的门电路(例如锁存器)之内实施的方式使用，以便达到芯片的适当的传感器覆盖。
图6的检测原理能够视作为基于CMOS-晶闸管的检测原理，以加速通过阱传感器进行检测，其中在后一种情况下刺激寄生的pnpn晶闸管的触发。相应地，电路600能够视作为CMOS-晶闸管-结构。
图7示出电路700，所述电路是电路600的用于集成到系统(例如芯片)中的变型方案，其中在供电线路VDD和/或VSS上能够出现暂时大的负载变化。因此，在电路700中设有激活信号AE，所述激活信号能够实现暂时地切断电路，以便防止由于外部的VDD波动(其能够通过负载变化引起)而引起的潜在的错误行为。此外，在电路700中设有具有MOSFET串联电路(以及这种串联电路的并联电路)的场效应晶体管装置来代替MOSFET 601、602，所述场效应晶体管装置还减小在负载变换时的错误行为的风险。
激活信号AE被输送给第一p-MOSFET 701的栅极，所述第一p-MOSFET的源极与高的供电电势VDD连接并且所述第一p-MOSFET的漏极与第一n-MOSFET 702的漏极连接，同样将激活信号AE输送给所述第一n-MOSFET的栅极并且所述第一n-MOSFET的源极与低的供电电势VSS连接。MOSFET 701、702因此形成具有输出信号AN的反相器。
信号AN被输送给第二p-MOSFET 703的栅极，所述第二p-MOSFET的源极与高的供电电势VDD连接并且所述p-MOSFET的漏极与第二n-MOSFET 704的漏极连接，同样将信号AN输送给所述第二n-MOSFET的栅极，并且所述第二n-MOSFET的源极与低的供电电势VSS连接。因此，MOSFET 703、704同样形成反相器，其输出信号用AP表示。
信号AP被输送给第三p-MOSFET 705的源极，所述第三p-MOSFET的栅极与第一n阱-触点706连接并且所述第三p-MOSFET的漏极与第四p-MOSFET 707的源极连接，所述第四p-MOSFET的栅极同样与第一n阱-触点706连接。
信号AP还被输送给第五p-MOSFET 708的源极，所述第五p-MOSFET的栅极与第一n阱-触点706连接并且所述第五p-MOSFET的漏极与第六p-MOSFET 709的源极连接，所述第六p-MOSFET的栅极同样与第一n阱-触点706连接。
信号AP还被输送给第七p-MOSFET 710的源极，所述第七p-MOSFET的栅极与第二n阱-触点711连接并且所述第七p-MOSFET的漏极与第八p-MOSFET 712的源极连接，所述第八p-MOSFET的栅极同样与第二n阱-触点711连接。
第四p-MOSFET 707的漏极与第一p阱(或基板)-触点713连接，所述第一p阱-触点与第三n-MOSFET 714的栅极和与第四n-MOSFET 715的栅极连接。第三n-MOSFET 714的漏极与第一p阱-触点706连接并且第三n-MOSFET 714的源极与第四n-MOSFET 715的漏极连接。AN被输送给第四n-MOSFET 715的源极。
第六p-MOSFET 709的漏极与第二p阱(或基板)-触点716连接，所述第二p阱-触点与第五n-MOSFET 717的栅极和与第六n-MOSFET 718的栅极连接。第五n-MOSFET 717的漏极与第一p阱-触点706连接并且第五n-MOSFET 717的源极与第六n-MOSFET 718的漏极连接。AN被输送给第六n-MOSFET 718的源极。
第二p阱-触点716还与第七n-MOSFET 719的栅极和与第八n-MOSFET 720的栅极连接。第七n-MOSFET 719的漏极与第二p阱-触点711连接并且第七n-MOSFET 719的源极与第八n-MOSFET 720的漏极连接。AN被输送给第八n-MOSFET 720的源极。
电路700实现可借助于激活信号AE开关的阱传感器加速器。
图8示出电路800，所述电路能够视作为电路500和600的组合(虽然不具有测试信号输入端和警报输出端)。
如在图5的电路500中，在n阱中设有第一p-MOSFET 805并且在p阱中设有第一n-MOSFET 806。第一p-MOSFET 805的栅极与在n阱803中的n阱-触点801连接，并且第一n-MOSFET 806的栅极与在p阱804中的p阱-触点802连接。
第一p-MOSFET 805的漏极和与非门电路807的第一输入端连接，所述与非门电路在其第二输入端处获得复位输入信号RN。与非门电路807的输出端与第一n-MOSFET 806的漏极端子并且与反相器808的输入端连接，所述反相器的输出端与第一p-MOSFET 805的漏极端子连接。
与非门电路807的输出端还与第二p-MOSFET 809的输入端连接，所述第二p-MOSFET的源极与高的供电电势VDD连接并且所述第二p-MOSFET的漏极与p阱-触点802连接。
反相器808的输出端还与第二n-MOSFET 810的栅极连接，所述第二n-MOSFET的源极与低的供电电势VSS连接并且所述第二n-MOSFET的漏极与n阱-触点801连接。
除了切换电路500的RS触发器(或RS锁存器)之外，一旦检测到故障攻击(也就是说由门电路807和反相器808形成的RS触发器改变其状态)，那么在电路800中下拉n阱并且上拉p阱。如在图6的实例中，阱传感器记录n阱电势的所产生的移动并且随后能够激活RN，基于此再次去激活下拉/上拉MOSFET 809、810。
图9示出电路900，所述电路是相对于电路800扩展了测试输入端和警报输出端的电路。
如在图8中，在n阱中设有第一p-MOSFET 905并且在p阱中设有第一n-MOSFET 906。第一p-MOSFET 905的栅极与在n阱903中的n阱-触点901连接并且第一n-MOSFET 906的栅极与在p阱904中的p阱-触点902连接。
第一p-MOSFET 905的漏极与门电路907的第一输入端连接，所述门电路在第二或-输入端处接收测试输入信号T，所述信号在两个或-输入端处或关联，并且结果与复位输入信号RN与非关联。门电路907的输出端与第一n-MOSFET 906的漏极端子并且与第一反相器908的输入端连接，所述第一反相器的输出端与第一p-MOSFET 905的漏极端子连接。
门电路907的输出端还与第二p-MOSFET 909的栅极连接，所述第二p-MOSFET的源极与高的供电电势VDD连接并且所述第二p-MOSFET的漏极与p阱-触点902连接。
第一反相器908的输出端还与第二n-MOSFET 910的输入端连接，所述第二n-MOSFET的源极与低的供电电势VSS连接并且所述第二n-MOSFET的漏极与n阱-触点901连接。
除了切换电路500的RS触发器(或RS锁存器)之外，一旦检测到故障攻击(也就是说由门电路807和反相器808形成的RS触发器改变其状态)，那么在电路900中下拉n阱并且上拉p阱。如在图6的实例中，阱传感器记录n阱电势的所产生的移动并且随后能够激活RN，基于此再次去激活下拉/上拉MOSFET 909、910。
门电路907的输出端还与第二反相器911的输入端连接，所述第二反相器的输出端是故障攻击检测电路900的具有警报输出信号A的警报输出端。
在测试模式中，测试输入信号T被激活，这模拟辐射攻击，使得能够测试警报的触发或还有警报信号的传播或警报处理。
图10示出电路1000，所述电路是电路900的变型方案，其中能够测试警报信号的传播或警报处理，而不模拟辐射攻击，也就是说阱1003、1004不经历电荷反转(umladen)。
电路1000与电路900很大程度上是相同的，其具有如下区别：第二n-MOSFET 1010的源极不直接与VSS连接，而是经由第三n-MOSFET 1012连接，所述第三n-MOSFET的栅极与第三反相器1013的输出端连接，测试信号T被输送给所述第三反相器的输入端。类似地，第二p-MOSFET 1009的源极不直接与VDD连接，而是经由第三p-MOSFET 1014连接，测试信号T被输送给所述第三p-MOSFET的栅极。
图11示出电路1100，所述电路是电路900的另一变型方案，其中能够测试警报信号的传播或警报处理，而不模拟辐射攻击，也就是说阱1103、1104不经历电荷反转。
电路1100与电路900很大程度上是相同的，其具有如下区别：第二n-MOSFET 1110的源极不与VSS连接，而是能够经由第三n-MOSFET 1112与p阱-触点1102连接，其中第三n-MOSFET 1112的栅极与第三反相器1113的输出端连接，测试信号T被输送给所述第三反相器的输入端。类似地，第二p-MOSFET 1109的源极不与VDD连接，而是能够经由第三p-MOSFET1114与n阱-触点1101连接，测试信号T被输送给所述第三p-MOSFET的栅极。
因此，在辐射攻击下，阱不与供电端子连接，而是短路，以便增强辐射攻击的效应并且加速阱传感器的反应或提高阱传感器的故障检测敏感度。
综上所述，根据不同的实施方式提供如在图12和13中示出的芯片。
图12示出根据一个实施方式的芯片1200。
芯片1200具有基板区域1201，所述基板区域具有基板触点1202以及RS锁存器1203，所述RS锁存器具有两个互补的节点1204、1205，所述节点表示RS锁存器的存储状态。
芯片1200还具有控制电路1206，所述控制电路具有控制输入端1207并且设计用于：根据在控制输入端1207处的电势将互补的节点1204、1205之一与供电电势1208连接，其中控制输入端1207与基板触点1202连接。
芯片1200还具有输出电路1209，所述输出电路与RS锁存器1203的输出端连接并且设计用于：根据RS锁存器1203的存储状态触发警报。
根据不同的实施例，RS锁存器(或RS触发器)与基板区域，例如阱连接，使得阱的电势变化对RS锁存器的存储状态产生影响。例如，RS锁存器能够置于启动状态，并且基板区域的电势的变化(例如与针对基板区域设计的电势或电势范围的偏差)引起将RS锁存器逆转到与启动状态互补的存储状态中(例如从Q＝1到Q＝0或反之亦然)。警报电路能够以对存储状态的或改变的存储状态的这种变化做出反应的方式输出警报信号。
图13示出根据另一实施方式的芯片1300。
芯片1300具有掺杂的第一基板区域1301和与掺杂的第一基板区域1301互补的掺杂的第二基板区域1303，所述第一基板区域具有第一基板端子1302并且所述第二基板区域具有第二基板端子1304。
在此将互补地掺杂可理解为：基板区域之一1301、1303是n掺杂的而另一基板区域是p掺杂的。
芯片还具有场效应晶体管1305，所述场效应晶体管的栅极与掺杂的第一基板区域连接并且设计用于：根据第一基板区域1301的电势将第二基板区域1303与供电端子1306连接。
应当注意的是，场效应晶体管1305不必直接与供电端子1306连接，而是还能够设有其他部件，例如其他场效应晶体管，例如用于去激活电路或用于减少敏感度。
根据第一基板区域具有何种掺杂，场效应晶体管1305是n通道场效应晶体管或p通道场效应晶体管(p通道表示n掺杂，n通道表示p掺杂)。
根据不同实施方式，基板区域(例如阱)根据一个互补的基板区域(例如互补的阱)的电势经历电荷反转。由此，当基板的电势例如由于辐射攻击而改变并且作为结果与预设的电势偏差一定值时，另一基板区域也经历电荷反转，也就是说增强了辐射攻击对阱的电荷反转效应，使得辐射攻击的电荷反转效应在多个基板区域上扩散进而能够由检测电路，例如阱传感器更容易地发现或还有芯片的功能单独已经受电荷反转效应的扩散而限制。
下文中，概括地说明一些实施例。
实施例1是如在图12中示出的芯片。
实施例2是根据实施例1的芯片，其中基板区域是具有n阱-触点的n掺杂的阱。
实施例3是根据实施例1的芯片，其中基板区域是具有p阱-触点的p掺杂的阱。
实施例4是根据实施例1至3之一的芯片，其中输出电路设计用于：根据RS锁存器的存储状态输出警报信号。
实施例5是根据实施例1至4之一的芯片，其中输出电路设计用于：根据RS锁存器的存储状态，基板区域经历电荷反转；并且芯片还具有检测电路，所述检测电路设计用于：检测基板区域的电荷反转，并且当所述检测电路检测到基板区域的电荷反转时，输出警报信号。
实施例6是根据实施例4或5的芯片，所述芯片还具有警报处理电路，所述警报处理电路设计用于：接收警报信号并且阻止芯片的至少一个部件的功能和/或重置芯片的至少一个部件作为对警报信号反应。
实施例7是根据实施例1至6之一的芯片，所述芯片具有输入电路，所述输入电路设计用于：将RS锁存器置于第一存储状态，其中输出电路设计用于：当RS锁存器达到第二存储状态时，触发警报，所述第二存储状态与所述第一存储状态互补。
实施例8是根据实施例7的芯片，其中基板区域是具有n阱-触点的n掺杂阱，并且在第一存储状态中互补的节点中的一个节点510具有低电势，所述低电势由控制电路505根据在控制输入端处的电势与供电电势连接，其中供电电势是高的供电电势，其中所述控制电路的控制输入端与n阱-触点501连接。
实施例9是根据实施例7或8的芯片，其中基板区域是具有p阱-触点的p掺杂的阱，并且在第一存储状态中互补的节点中的如下节点511具有高电势，所述节点由控制电路506根据在控制输入端处的电势与供电电势连接，其中供电电势是低的供电电势，其中控制电路的控制输入端与p阱-触点502连接。
实施例10是根据实施例1至9中之一的芯片，其具有：
具有n阱-触点的n阱；
具有p阱-触点的p阱；
具有第一控制电路，所述第一控制电路具有第一控制输入端并且设计用于：将互补的节点中的第一节点与高的供电电势连接，其中第一控制输入端与n阱-触点连接，
和第二控制电路，所述第二控制电路具有第二控制输入端并且设计用于：将互补的节点中的第二节点与低的供电电势连接，其中第二控制输入端与p阱-触点连接。
实施例11是如在图13中示出的芯片。
实施例12是根据实施例11的芯片，其中第一基板区域是n掺杂的并且第二基板区域是p掺杂的，供电端子是用于高的供电电势的供电端子，并且场效应晶体管设计用于：当第一基板区域比高的供电电势低预设的阈值时，将第二基板区域与供电端子连接。
实施例13是根据实施例11的芯片，其中第一基板区域是p掺杂的并且第二基板区域是n掺杂的，供电端子是用于低的供电电势的供电端子，并且场效应晶体管设计用于：当第一基板区域比低的供电电势高预设的阈值时，将第二基板区域与供电端子连接。
实施例14是根据实施例11或12的芯片，其中第一基板区域是具有n阱-触点的n掺杂的阱并且第二基板区域是具有p阱-触点的p掺杂的阱。
实施例15是根据实施例11或13的芯片，其中第一基板区域是具有p阱触点的p掺杂的阱并且第二基板区域是具有n阱-触点的n掺杂的阱。
实施例16是根据实施例11至15之一的芯片，其还具有去激活电路，所述去激活电路设计用于：根据去激活信号阻止第二基板区域与供电端子连接。
实施例17是根据实施例11至16之一的芯片，其具有场效应晶体管装置，所述场效应晶体管装置具有多个串联的场效应晶体管，其中每个场效应晶体管具有栅极，所述栅极与第一基板区域连接并且设计用于：根据第一基板区域的电势将第二基板区域与供电端子连接。
实施例18是根据实施例11至17之一的芯片，其具有多个并联的场效应晶体管装置，其中每个场效应晶体管装置具有一个或多个串联的场效应晶体管，其中每个场效应晶体管具有栅极，所述栅极与第一基板区域连接并且设计用于：根据第一基板区域的电势将第二基板区域与供电端子连接。
实施例19是根据实施例11至18之一的芯片，其中芯片还具有检测电路，所述检测电路设计用于：检测第二基板区域的电荷反转，并且当所述检测电路检测到第二基板区域的电荷反转时，输出警报信号。
实施例20是根据实施例19的芯片，其还具有警报处理电路，所述警报处理电路设计用于：接收警报信号并且阻止芯片的至少一个部件的功能和/或将芯片的至少一个部件重置作为对警报信号的反应。应当注意的是，所有上述实施例能够任意地彼此组合。
尽管本发明尤其参照特定的实施方式示出和描述，但是本领域技术人员应当理解的是：能够在设计方案和细节方面进行大量改变，而不偏离本发明的如通过权利要求所限定的知识和范围。因此，本发明的范围通过所附的权利要求确定，并且旨在包括所有落入权利要求书的文字范围或等同范围内的变化。

Claims (9)

1.一种芯片，所述芯片具有：
具有第一基板端子的掺杂的第一基板区域；
具有第二基板端子的与掺杂的所述第一基板区域互补地掺杂的第二基板区域；
场效应晶体管，所述场效应晶体管的栅极与掺杂的所述第一基板区域连接并且设计用于：根据所述第一基板区域的电势将所述第二基板区域与供电端子连接，和
检测电路，所述检测电路设计用于：检测所述第二基板区域的电荷反转，并且当所述检测电路检测到所述第二基板区域的电荷反转时，输出警报信号。
2.根据权利要求1所述的芯片，其中所述第一基板区域是n掺杂的并且所述第二基板区域是p掺杂的，所述供电端子是用于高的供电电势的供电端子，并且所述场效应晶体管设计用于：当所述第一基板区域比所述高的供电电势低了预设的阈值时，将所述第二基板区域与所述供电端子连接。
3.根据权利要求1所述的芯片，其中所述第一基板区域是具有n阱-触点的n掺杂阱，并且所述第二基板区域是具有p阱-触点的p掺杂阱。
4.根据权利要求1所述的芯片，其中所述第一基板区域是具有p阱-触点的p掺杂阱，并且所述第二基板区域是具有n阱-触点的n掺杂阱。
5.根据权利要求1所述的芯片，所述芯片具有场效应晶体管装置，所述场效应晶体管装置具有多个串联的场效应晶体管，其中每个场效应晶体管具有栅极，所述栅极与所述第一基板区域连接并且设计用于：根据所述第一基板区域的电势将所述第二基板区域与所述供电端子连接。
6.根据权利要求1所述的芯片，所述芯片具有多个并联的场效应晶体管装置，其中每个场效应晶体管装置具有一个或多个串联的场效应晶体管，其中每个场效应晶体管具有栅极，所述栅极与所述第一基板区域连接并且设计用于：根据所述第一基板区域的电势将所述第二基板区域与所述供电端子连接。
7.根据权利要求1所述的芯片，所述芯片还具有警报处理电路，所述警报处理电路设计用于：接收所述警报信号，并且阻止所述芯片的至少一个部件的功能和/或将所述芯片的至少一个部件重置作为对所述警报信号的反应。
8.一种芯片，所述芯片包括：
具有第一基板端子的掺杂的第一基板区域；
具有第二基板端子的与掺杂的所述第一基板区域互补地掺杂的第二基板区域；和
场效应晶体管，所述场效应晶体管的栅极与掺杂的所述第一基板区域连接并且设计用于：根据所述第一基板区域的电势将所述第二基板区域与供电端子连接，
其中所述第一基板区域是p掺杂的并且所述第二基板区域是n掺杂的，所述供电端子是用于低的供电电势的供电端子，并且所述场效应晶体管设计用于：当所述第一基板区域比所述低的供电电势高了预设的阈值时，将所述第二基板区域与所述供电端子连接。
9.一种芯片，所述芯片包括：
具有第一基板端子的掺杂的第一基板区域；
具有第二基板端子的与掺杂的所述第一基板区域互补地掺杂的第二基板区域；
场效应晶体管，所述场效应晶体管的栅极与掺杂的所述第一基板区域连接并且设计用于：根据所述第一基板区域的电势将所述第二基板区域与供电端子连接，和
去激活电路，所述去激活电路设计用于：根据去激活信号阻止所述第二基板区域与所述供电端子连接。
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