CN103839577A - 存储电路 - Google Patents

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Abstract

本发明涉及存储电路。根据实施例描述一种存储电路，其具有用于提供待存储的值的输入级、用于存储待存储的值的存储级、用于输出由存储电路存储的值的输出级以及控制电路，其中该控制电路被设立用于从该输出级接收表明该输出级的加载状态的信号，并且如果该输出级的加载状态与预先给定的预加载状态相同，则向该存储级输出激活信号，并且其中该存储级被设立用于响应于该激活信号而存储由该输入级提供的待存储的值。

Description

存储电路
技术领域
实施例一般涉及一种存储器。
背景技术
为了保障安全相关电路以防止差分电磁分析(DEMA)，存在如下可能性，即构造以及控制此电路，使得使确定的线路节点定期地达到预加载状态(例如在每次加载之间达到新的值)。
有效地、例如仅以处理速度的小的提高支持这样的功能的电路是值得想望的。
发明内容
根据一种实施方式，描述一种存储电路，该存储电路具有用于提供待存储的值的输入级、用于存储待存储的值的存储级、用于输出由存储电路存储的值的输出级以及控制电路，其中该控制电路被设立用于接收输出级的信号，该信号表明输出级的加载状态，并且如果该输出级的加载状态与预先给定的预加载状态相同，向该存储级输出激活信号，并且其中该存储级被设立用于响应于该激活信号而存储由输入级提供的待存储的值。
附图说明
图并不再现实际的尺寸关系，而是应用于说明不同实施例的原理。在下文中参考以下的图来描述不同实施例。
图1示出根据一个实施例的存储电路。
图2示出根据一个实施例的存储电路。
图3示出根据一个实施例的信号图。
图4示出根据一个实施例的存储电路。
图5示出根据一个实施例的存储电路。
图6示出根据一个实施例的信号图。
图7示出根据一个实施例的输入级和主触发器。
图8示出根据一个实施例的从触发器和输出级。
图9示出根据一个实施例的控制单元。
图10示出根据一个实施例的信号图。
图11示出根据一个实施例的对称或非门。
具体实施方式
以下的详细的描述涉及附图、细节和示出的实施例。这些实施例被详细地描述，使得本领域技术人员能够实施本发明。其他实施方式也是可能的，并且实施例可以在结构、逻辑和电气方面进行改变，而不偏离本发明的主题。不同实施例并不必然相互排斥，而是可以将不同的实施方式互相组合，从而形成新的实施方式。
差分电磁分析(英语Differential Electro-Magnetic Analysis，DEMA，或者也可以是差分功率分析(Differential PowerAnalysis)，DPA)是用于攻击集成电路(ICs，英语Integrated Circuits)(以及用于集成电路的灵敏度的评价)的最重要的方法之一，其中所述集成电路用于相对于对“秘密”信息、如密码或密钥的有针对性的攻击的安全应用：对于给定的程序或者给定的算法，利用统计方法来分析所测量的IC的电磁场或者辐射分布，其中对于多个程序实施，要保护的信息可从系统数据变化的相关生以及各个辐射分布推断出。
使DEMA攻击至少显著地变得困难的可能性在于，在IC的子系统之间尽可能仅加密地交换或者传输数据。为此因为可证明而最佳的安全的加密系统是所谓的一次性密码本掩蔽：作为位，编码明文d＝(d1，d2，...)根据c＝e(d，m)＝(m1 利用由真实的随机序列100110001011…获得的掩码
Figure BSA0000100889200000022
来掩蔽，即密文c＝e(d，m)的位cj从掩码m和明文d的对应的位的异或运算
Figure BSA0000100889200000024
得到。由于
Figure BSA0000100889200000025
并且
Figure BSA0000100889200000026
，
Figure BSA0000100889200000027
适用，为了重建明文d，c的解掩蔽根据相同的逐位的异或运算进行。
对于一次性密码本密码系统重要的是，每个密钥序列仅各一次性地被用于掩蔽和解掩蔽，因为否则不能利用统计方法确定关于明文的信息。
通常，开关网络和线路以微电子方式来实施，使得例如由正好一个电气节点在寄存器输出端处物理地显示存储在寄存器内的状态的每一位。对于因此所谓的“单轨”(single-rail)电路技术，同样的内容也适用于寄存器之间的组合开关网络之内的所有节点以及适用于其输入端：即正好一个电气节点对应于(中间)状态位的逻辑值或其补码。
不同于正好由开关网络或开关线路的正好一个电气节点物理地显示数据或者信号路径之内的每一位的常规的“单轨”逻辑相反，在利用双轨逻辑实现时，每一位通过两个节点k和kq来显示，其中当k对应于该位的真正的逻辑值b并且kq对应于取反值bn＝not(b)时，该位具有有效的逻辑值。
双轨逻辑中的电路相对于DEMA的所期望的抵抗可通过以下方式来实现，即所谓的预加载状态(英语Precharge)被插入在有效逻辑值为(b，bn)＝(1，0)或(0，1)的每两个状态之间，其中对于该预加载状态，k以及kq都被加载到相同的电位，也即采用逻辑上无效的值(1，1)或(0，0)。对于预加载状态(1，1)，状态序列例如可以看起来如下(其中，“-＞”象征状态转换)：
(1，1)-＞(0，1)-＞(1，1)-＞(1，0)-＞(1，1)-＞(1，0)-＞(1，1)-＞(0，1)-＞...，
对于每个任意的这样的状态序列适用，与考虑中的状态位的逻辑上有效的值b无关，在每次转换(1，1)-＞(b，bn)时正好一个节点从1向0被重新加载，并且对于所有(b，bn)-＞(1，1)正好一个节点从0向1被重新加载。类似的内容适用于预加载状态为(0，0)的状态序列。
但是由此得出，如果仅关心节点k和kq在其具有相同的驱动器和接收机电路以及相同的电容的意义上对称地实现，与这些状态序列相应的辐射分布与逻辑上有效的值的序列(b，bn)无关。因此，这样实现的数据路径的辐射分布不依赖于待处理的数据的时间变化：其是有DEMA抵抗力的。
单轨电路技术中的“掩蔽计算”具有明显提高的电路花费并且因此更高的面积利用(
Figure BSA0000100889200000031
)以及更高的能量消耗。
根据一个实施例，提出一种时钟边沿控制的寄存器标准单元，其具有对安全IC(IC＝集成电路(Integrated Circuit))的差分电磁分析(DEMA)的抵抗，所述安全IC用于具有高自动化程度的用于IC实现的半定制设计方法。
而全定制实现具有设计方法的更低的自动化程度(即用于电路架构、原理图输入、布局、功能验证、系统集成和测试的高花费)以及作为半定制实现的安全关键部分电路的更容易的可识别性。
在下文中更详细地阐述根据一个实施例的存储电路。
图1示出根据一个实施例的存储电路100。
存储电路100具有用于提供待存储的值的输入级101、用于存储待存储的值的存储级102、以及用于输出由存储电路100存储的值的输出级103。
存储电路100此外具有控制电路104，该控制电路被设立用于从输出级103接收表明输出级103的加载状态的信号(例如加载状态信号)105，并且如果输出级103的加载状态与预先给定的预加载状态相同，向存储级102输出激活信号106，其中该存储级102被设立用于响应于激活信号106而存储由输入级101提供的待存储的值。
换句话说，根据一个实施例，响应于存储电路的输出级达到预加载状态，引起新的待存储的值到电路中的读入。为此，例如输出级的至少一个输出信号被反馈用于控制存储级。
根据一个实施例，存储电路与半定制设计方法兼容，并且例如允许存储电路的输出信号(例如下面的实例中的Q和QN)的时间特性的表征。
该信号(其表明输出级的加载状态)例如是存储电路的输出数据信号。
控制电路例如具有生成电路，其被设立用于根据该信号来生成激活信号。
控制电路例如具有延迟元件，该延迟元件被设立用于延迟向存储级输出该激活信号。该延迟元件例如被确定尺寸，使得输出级在预先给定的持续时间内采用预加载状态。
该输出级例如具有用于输出存储电路的第一输出信号(例如输出数据信号)的第一输出端，以及用于输出存储电路的相对于第一输出信号反相的第二输出信号(例如输出数据信号)的第二输出端。
当由第一输出端输出的信号和由第二输出端输出的信号与预先给定的值相同时，该输出级的加载状态例如与预先给定的预加载状态相同。
该控制电路例如被设立用于当由第一输出端输出的信号与由第二输出端输出的信号相同时向存储电路输出激活信号。
该输出级的加载状态例如是该输出级的至少一个节点的加载状态。
根据一种实施方式，该输出级被设立用于接收预加载信号，并响应于该预加载信号的接收而对至少一个节点进行预加载。
例如，该控制电路被设立用于生成预加载信号。
例如，该控制电路被设立用于响应于时钟信号而生成预加载信号。
根据一种实施方式，存储级是从触发器。
该存储电路例如此外具有主触发器，该主触发器被设立用于存储由输入级提供的待存储的值，其中该从触发器被设立用于响应于激活信号而从该主触发器接收由该输入级提供的待存储的值并进行存储。
在下文中更详细地描述存储电路(在下文中也称为寄存器电路)的实例。
图2示出根据一个实施例的存储电路200。
该存储电路例如是寄存器电路，例如具有自身(时间)调节的预加载的触发器。
该存储电路200具有数据输入端201，用于接收宽度为n位的输入数据D。
该存储电路200此外还具有用于接收重设信号(复位信号)RN的(异步)复位输入端202、用于接收时钟信号CK的时钟输入端203、用于输出输出信号Q的第一输出端204、以及用于输出反相输出信号QN的第二(反相)输出端205。
n个输入位例如由存储电路200的输入级组合成待存储的值，该值当其被存储电路200的存储级接纳(即，在存储级中被存储)时在第一输出端204处作为输出信号Q被输出。
在图3中示出了信号变化曲线的实例。
图3示出信号图300。
信号图300示出时钟信号CK、数据信号D＜n∶1＞、输出信号Q和反相输出信号QN的变化曲线。
在下文中假设，逻辑值0对应于下面的供电电位VSS，并且逻辑值1对应于上面的供电电位VDD。
输入信号D相对于时钟信号CK的上升沿具有建立时间ts和保持时间th。
输出信号Q和QN通过CK的上升沿触发地首先被置于预先给定的预加载状态中(通过箭头301和302来图示)。在这个实例中，Q和QN都采用预加载状态0。
Q和QN的该预加载状态触发新的、随着时钟信号CK的最后一个上升沿事先根据D＜n∶1＞例如由输入级确定的互补值Q＝f(D＜n∶1＞)，QN＝not[Q]的异步释放，其中f(D＜n∶1＞)表示n个输入信号D＜n∶1＞的(布尔)运算，使得这些值被接纳到存储级中，并施加在输出端204，205上(通过箭头303，304来图示)。
在该实例中，输入数据依次是d(0)(在D＜n∶1＞的信号变化曲线中未示出)、d(1)和d(2)，其分别具有n位。由此相应地由输入级确定的值被称为d0，d1和d2。
Q＝f(D＜n∶1＞)，QN＝not[Q]的异步释放例如借助于(Q，QN)的单元内部的反馈根据同样单元内部的激活信号(或者释放信号)来实现。
在从输入数据d(1)改变为输入数据d(2)时的进一步的变化曲线类似地来实现。
在下文中描述根据一种实施方式的存储电路200的实现。
图4示出存储电路400。
与图2对应地，该存储电路400具有数据输入端401、(异步)复位输入端402、时钟输入端403、第一输出端404以及第二输出端405，该存储电路400如参考图2所述的那样通过这些输入端和输出端接收或输出信号。
该存储电路具有输入级406、主触发器(例如主锁存器)407、从触发器(例如从锁存器)408、输出级409和控制单元(即控制电路)410。
输入级接收输入数据D＜n∶1＞，并将该输入数据转换成一个或多个用于主触发器407的输入信号12M，该主触发器的数据输出端与从触发器408的数据输入端连接，并且通过这些数据输出端输出主触发器407的输出信号M2S。从触发器408又在输出侧与输出级409连接，并把输出信号S20输出给输出级409。输出级409输出存储电路400的输出信号Q和QN。输出信号Q和QN此外被反馈到控制电路410中，该控制电路此外接收重设信号RN和时钟信号CK，并向输入级406提供控制信号CtrlI、向主触发器407提供控制信号CtrlM、向从触发器408提供控制信号CtrlS以及向输出级409提供控制信号CtrlO。
在下文中描述存储电路400的具体的实现。
图5示出存储电路500。
该存储电路500与存储电路400对应，并且相应地具有与输入和输出端401至405类似的输入和输出端501至505，通过这些输入和输出端输入和输出信号D，RN，CK，Q，QN，其中在该实例中，输入数据信号D＝D＜1∶1＞仅是单个位。
与存储电路400类似地，该存储电路500此外具有输入级506、主触发器(例如主锁存器)507、从触发器(例如从锁存器)508、输出级509和控制单元510。
输入级506仅具有用于生成与D反相的信号DN的第一反相器511。主触发器507和从触发器508如在典型的CMOS寄存器电路中那样被实施为具有用于控制信号CN和CP的输入端(即互补时钟输入端)以及用于(低活性的)复位信号(重设信号)RN的输入端。
具体地，主触发器507在其数据输入端处具有第一传输门512，第一传输门的输出端与第二反相器513耦合，第二反相器的输出端构成主触发器507的输出端并输出主触发器的输出信号DM。第一传输门在其反相输入端(即，p沟道场效应晶体管的栅极)处收到CP，并且在非反相输入端(即，n沟道场效应晶体管的栅极)处收到CN。第一传输门512的输出端此外借助第二传输门514与第一与非(即，与非，英语NAND)门515的输出端耦合，该与非门具有复位信号RN以及主触发器的输出信号DM作为输入信号。第二传输门514在其反相输入端处收到CN，并且在非反相输入端处收到CP。
从触发器508在其输入端处具有第三传输门516。第三传输门516的输出端构成从触发器508的(非反相)输出端，通过该输出端输出从触发器的(非反相)输出信号(DS)。第三传输门516在其反相输入端处收到CN，并且在非反相输入端处收到CP。
第二与非门517接收输出信号DS和复位信号RN。第二与非门517的输出端构成从触发器508的反相输出端，通过该反相输出端输出从触发器的反相输出信号DSN。
从触发器的反相输出信号DSN被输送给第三反相器518，该第三反相器通过第四传输门519与第三传输门516的输出端耦合。第四传输门519在其反相输入端处收到CP，并且在非反相输入端处收到CN。
输出级509具有第三与非门520，该与非门的输出端与第四反相器521耦合，第四反相器的输出端构成存储电路500的第一(非反相)输出端。
输出级509具有第四与非门522，该与非门的输出端与第五反相器523耦合，第五反相器的输出端构成存储电路500的第二(反相)输出端。第三与非门520收到信号DSN和信号PQ作为输入。第四与非门522收到信号DS和信号PQ作为输入。控制信号PQ用于对两个数据输出端504，505进行预加载。[0067]两个输出信号Q，QN被输送给控制电路510的第一或非(即，或非，英语NOR)门524。第一或非门524的输出信号被输送给延迟元件525。用EN表示的延迟后的输出信号被输送给第二或非门526。
控制单元510此外具有与或非门527(即，具有两个与运算输入端的门，这两个输入端的与组合和第三输入端进行或非组合)，该与或非门在其与运算输入端处接收信号CK和CN，并且在其第三输入端处接收第二或非门526的输出信号。与或非门527的输出信号是信号PQ，该信号也被输送给第二或非门526。信号PQ此外和第五与非门528的输出信号一起被输送给第六与非门529。第六与非门529的输出信号和信号CK是第五与非门528的输入信号。第六与非门的输出信号是信号CP，其被输送给第六反相器530，该第六反相器由此生成信号CN。
在图6中示出了存储电路500的信号的变化曲线。
图6示出信号图600。
信号图600示出信号CK、PQ、CN、CP、EN、Q和QN的变化曲线。
时钟输入CK的上升沿首先引起PQ的下降沿(通过箭头601来图示)，以此数据输出Q、QN被置于预加载状态(Q，QN)＝(0，0)中(箭头602和603)。随着PQ的该下降沿，内部的互补的时钟信号CN和CP才切换(箭头604，605)，由此，如对于时钟边沿控制的寄存器来说通常的那样，主触发器507从其数据输入端被分离，并且从触发器508的数据输入端与主触发器507的数据输出端连接，例如也即从锁存器接纳主锁存器的值。但是该新的值在数据输出端504，505的预加载状态(Q，QN)＝(0，0)已通过内部反馈(通过第一或非门524和延迟元件525)将内部控制信号EN置为1(箭头606)之后才出现在数据输出端504，505处，这再次触发PQ的上升沿(箭头607)，因此关断预加载状态(Q，QN)＝(0，0)(箭头608，609)，并且因此也又关断EN信号(箭头610)。
在下文中参考图7至9来描述输入级406、主触发器407、从触发器408、输出级409和控制单元(或控制电路)410的其它实例。在以下的实例中，(从输入级406的输出端直到数据输出端404，405的)寄存器的数据路径的每一级完全以具有预加载状态(英语Precharge)的电荷中性的双轨电路技术来实现。
图7示出输入级701和主触发器702。
在该实例中，输入数据信号D＜N∶1＞＝D＜2∶1＞具有2位的宽度，这2位被表示为A和B。
输入级对这两个输入位A和B进行逻辑运算。在该实例中，该输入级具有具有预加载功能的异或电路以及单双轨转换装置。
具体地，该输入级701具有或非门703和与非门704。此外，该输入级701具有与-或-与非门705，其对两个输入进行与运算，将结果与第三个输入进行或运算，并且将该或运算的结果与第四个输入进行与非运算。与-或-与非门705的输出信号构成该输入级701的非反相输出信号。该输入级701此外具有或与非门706，其对两个输入进行或运算，并且将结果与两个另外的输入进行与非运算。或与非门706的输出信号构成该输入级701的反相输出信号。
输入数据信号A被输送给或非门703、与非门704、与-或-与非门705的与运算输入端之一以及或与非门706的或运算输入端之一。
输入数据信号B被输送给或非门703、与非门704、与-或-与非门705的与运算输入端之一以及或与非门706的或运算输入端之一。
或非门703的输出信号被输送给与-或-与非门705的或运算输入端。与非门704的输出信号被输送给或与非门706的与非运算输入端之一。
PXQ信号被输送给与-或-与非门705的与非运算输入端以及或与非门706的与非运算输入端之一。
作为结果得出
X＝NICHT(PXQ UND(XNODER(A，B)))，XQ＝NICHT(PXQ UND(XODER(A，B)))，
即，对于PXQ＝0适用(X，XQ)＝(1，1)，并且对于PXQ＝1适用(X，XQ)＝(XOR(A，B)，XNOR(A，B))。
主触发器702作为RS锁存器被实施为具有输入信号X和XQ、激活信号(使能信号)EM以及输出信号M和MQ。
主触发器702具有第一与或非门707和第二与或非门708。
第一与或非门707在其与运算输入端处收到信号X和信号EM，并且在其或非运算输入端处收到第二与或非门708的输出信号，并输出(反相)输出信号MQ。
第二与或非门708在其与运算输入端处收到信号XQ和信号EM，并且在其或非运算输入端处收到第一与或非门707的输出信号，并输出(非反相)输出信号M。
因此主触发器702具有下列特性：
·对于EM＝0，主触发器702在数据输出端M、MQ上保持最后所写的数据；·对于EM＝1和(X，XQ)＝(1，1)，适用(M，MQ)＝(0，0)，即(M，MQ)采用其预加载状态，以及
·对于EM＝1以及互补数据输入(X，XQ)＝(XOR(A，B)，XNOR(A，B))，这些数据输入被接纳到主触发器702中：(M，MQ)＝(X，XQ)。
图8示出从触发器801和输出级802。
该输出级802在该实例中是驱动级。
该从触发器801作为RS锁存器被实施为具有数据输入M和MQ、使能信号ES、预加载信号PS以及输出信号S和SQ。
从触发器801具有第一与或非门803，其对两个输入进行与运算，并且将结果和两个另外的输入进行或非运算，并且具有第二与或非门804，其对两个输入进行与运算，并且将结果和两个另外的输入进行或非运算。
信号MQ被输送给第一与或非门803的与运算输入端之一。信号M被输送给第二与或非门804的与运算输入端之一。
信号PS被输送给第一与或非门803的一个或非运算输入端以及第二与或非门804的一个或非运算输入端。
信号ES被输送给第一与或非门803的一个与运算输入端和第二与或非门804的一个与运算输入端。
第一与或非门803的输出信号是输出信号S，该信号此外被输送给第二与或非门804的一个或非运算输入端。
第二与或非门804的输出信号是输出信号SQ，该信号此外被输送给第一与或非门803的一个或非运算输入端。
因此从触发器801具有下列特性：
·对于PS＝1，适用(S，SQ)＝(0，0)，即(S，SQ)采用其预加载状态；
·对于PS＝0以及ES＝0，从触发器801在其数据输出端S和SQ处保持最后所写的数据，以及
·对于PS＝0以及ES＝1，互补数据输入(M，MQ)被接纳到从触发器801中：(S，SQ)＝(M，MQ)。
输出级具有第一反相器805、第二反相器806、第三反相器807和第四反相器808。第一反相器805在输入侧收到信号SQ。第一反相器805的输出信号被输送给第三反相器807，该第三反相器由此生成(反相)输出信号QN。第二反相器806在输入侧收到信号S。第二反相器806的输出信号被输送给第四反相器808，该第四反相器由此生成输出信号O。
在该实例中，该输出级802仅用作存储电路的两个数据输出端404，405的驱动级。
图9示出根据一种实施方式的控制单元900。
该控制单元900用于为数据路径生成控制信号PXQ、EM、PS和ES。
该控制单元900具有第一与非门901、第二与非门902、第一与或非门903以及第二与或非门904，第一与或非门903以及第二与或非门904分别对其两个输入进行与运算并将结果和第三输入进行或非运算，具有第三与或非门905，其将其两个输入进行与运算并将结果和两个另外的输入进行或非运算，具有第一或非门906和第二或非门907以及有三个输入端的第三或非门908、第一反相器909、第二反相器910、第三反相器911和延迟元件912。
第一与非门901收到信号CN和第二与非门的输出信号PX作为输入信号，并输出信号PXQ。第二与非门902收到信号PXQ和第一或非门的输出信号ESN作为输入信号。
第一与或非门903在其与运算输入端处收到信号CP和信号PXQ，并在其或非运算输入端处收到第三与或非门的输出信号EMQ。
第二与或非门904收到信号PXQ和第三与或非门的输出信号EMQ作为其与运算输入端的输入信号，并且收到第三或非门的输出信号PSNQ作为其或非运算输入端的输入信号。
第三与或非门905在其与运算输入端处收到信号PX和信号ESN，并且在其或非运算输入端处收到第一反相器909的输出信号和信号EM。
第一或非门906收到第一反相器909的输出信号和第二反相器的输出信号PS作为输入信号。
第二或非门907收到Q和QN作为输入信号。第二或非门907的输出信号被输送给延迟元件912，该延迟元件输出信号EN。
第三或非门908收到第一反相器的输出信号、信号EN和第二与或非门的输出信号PSN作为输入信号。
第一反相器909收到信号RN作为输入信号。第二反相器910收到信号PSN作为输入信号。第三反相器911收到信号ESN作为输入信号，并由此生成信号ES。
图10示出信号图1000。
该信号图1000示出信号CK、EM、PS、ES、PXQ、EN、Q和QN的变化曲线。
在输出状态下(复位信号RN无效，即RN＝1和时钟输入CK＝0)，这些控制信号采用如下值：
PXQ＝1(输入级701的预加载无效)，
EM＝1(主触发器702接纳输入级701的数据)，
PS＝0(从触发器801的预加载无效)，
ES＝0(从触发器801保持最后从主触发器702接纳的数据)。
对于以下内容首先假定，复位信号RN保持无效，即RN＝1。
随着信号CK到1的上升时钟边沿，首先生成EM到0的下降沿(通过箭头1001来图示)，因此主触发器702从其数据输入端被分离，以此相对于CK到1的转换实现用于数据输入端A和B的最小保持时间。
由此得出PS到1的上升沿(箭头1002)，即从触发器801转换为其预加载状态，因此得出(Q，QN)到(0，0)的转换(箭头1003，1004)。
由此一方面得出ES到1的上升沿(箭头1005)，即从触发器801准备好(随着PS到0的下一个下降沿，见下文)接纳来自主触发器702的数据，并且另一方面得出PXQ到0的下降沿(箭头1006)，以此输入级701被置于预加载状态(X，XQ)＝(1，1)中。
由此得出EN到1的上升沿，作为(Q，QN)到(0，0)的转换的结果(箭头1007，1008)。
由此得出PS到0的下降沿(箭头1009)，以此从触发器801由于ES＝1而接纳来自主触发器702的数据(箭头1010，1011)。
由此得出ES到0的下降沿(箭头1012)，即从触发器801与主触发器702分离。
此外得出EM到1的上升沿(箭头1013)，即主触发器702准备好(随着PXQ到1的下一个上升沿，见下文)接纳输入级的数据。
此外，数据的接纳导致EN的下降沿(箭头1014，1015)。
最后，随着CK到0的紧接着的下降沿，生成PXQ到1的下一个上升沿(箭头1016)，以此主触发器702接纳输入级701的数据。
由此，该寄存器就其控制信号方面来说再次处于上述的输出状态中。
异步复位信号RN的功能(在该实例中)在于，对于RN＝0，透明地切换寄存器，即导致(Q，QN)＝(XOR(A，B)，XNOR(A，B))。换句话说，对于RN＝0，电路的存储功能被关断，并且代替地引起组合运算(Q，QN)＝(XOR(A，B)，XNOR(A，B))。
对此的此处未明确示出的替代方案例如在于，对于RN＝0，导致寄存器的数据输出端采用逻辑值0，也即(Q，QN)＝(0，1)，或者于是(Q，QN)＝(0，0)适用，也即寄存器的数据输出端采用其预加载状态。
在图5和9中示出的数据输出端Q和QN的用于生成内部控制信号EN的反馈在上述实例中由或非门(图5中的第一或非门524或图9中的第二或非门907)以及延迟元件525，912、例如用于信号延迟的门组成。对于EN的上升沿和下降沿的生成的时间对称，在此可以有利地使用对称地实现的或非门。在图11中给出了对此的一个实例。
图11示出对称或非门1100。
或非门1100具有第一p沟道场效应晶体管1101、第二p沟道场效应晶体管1102、第三p沟道场效应晶体管1103、第四p沟道场效应晶体管1104、第-n沟道场效应晶体管1105和第二n沟道场效应晶体管1106。
第一p沟道场效应晶体管1101、第四p沟道场效应晶体管1104和第二n沟道场效应晶体管1106在其栅极端子处收到输入信号A。
第二p沟道场效应晶体管1102、第三p沟道场效应晶体管1103和第一n沟道场效应晶体管1105在其栅极端子处收到输入信号B。
第二p沟道场效应晶体管1102的源极端子与高的供电电位VDD耦合。第二p沟道场效应晶体管1102的漏极端子与第一p沟道场效应晶体管1101的源极端子耦合。第一p沟道场效应晶体管1101的漏极端子与第一n沟道场效应晶体管1105的漏极端子耦合，并且第一n沟道场效应晶体管1105的源极端子与低的供电电位VSS耦合。
第四p沟道场效应晶体管1104的源极端子与高的供电电位VDD耦合。第四p沟道场效应晶体管1104的漏极端子与第三p沟道场效应晶体管1103的源极端子耦合。第三p沟道场效应晶体管1103的漏极端子与第二n沟道场效应晶体管1106的漏极端子耦合，并且第二n沟道场效应晶体管1106的源极端子与低的供电电位VSS耦合。
第一p沟道场效应晶体管1101和第三p沟道场效应晶体管1103的漏极端子互相耦合，并构成或非门1100的输出节点。
虽然本发明特别是参考确定的实施方式被示出和描述，熟悉技术领域的那些技术人员应能理解在构型和细节方面可以对此进行很多变化，而不偏离如通过随后的权利要求所限定的本发明的本质和范围。因此本发明的范围通过所附的权利要求来确定，并且意图包括落入权利要求的字面含义或等同范围的所有变化。

Claims (13)

1.一种存储电路，具有：
用于提供待存储的值的输入级；
用于存储待存储的值的存储级；
用于输出由存储电路存储的值的输出级；
控制电路，该控制电路被设立用于从输出级接收表明该输出级的加载状态的信号，并且如果该输出级的加载状态与预先给定的预加载状态相同，则向存储级输出激活信号，其中该存储级被设立用于响应于该激活信号而存储由输入级提供的待存储的值。
2.如权利要求1所述的存储电路，其中该信号是该存储电路的输出数据信号。
3.如权利要求1或2所述的存储电路，其中该控制电路具有被设立用于根据该信号生成该激活信号的生成电路。
4.如权利要求1至3之一所述的存储电路，其中该控制电路具有延迟元件，该延迟元件被设立用于延迟该激活信号向该存储级的输出。
5.如权利要求1至4之一所述的存储电路，其中该输出级具有用于输出该存储电路的第一输出信号的第一输出端以及用于输出该存储电路的相对于该第一输出信号反相的第二输出信号的第二输出端。
6.如权利要求5所述的存储电路，其中当由第一输出端输出的信号和由第二输出端输出的信号与预先给定的值相同时，该输出级的加载状态与预先给定的预加载状态相同。
7.如权利要求5或6所述的存储电路，其中该控制电路被设立用于当由第一输出端输出的信号和由第二输出端输出的信号相同时向该存储电路输出该激活信号。
8.如权利要求1至7之一所述的存储电路，其中该输出级的加载状态是该输出级的至少一个节点的加载状态。
9.如权利要求8所述的存储电路，其中该输出级被设立用于接收预加载信号，并响应于该预加载信号的接收而对至少一个节点进行预加载。
10.如权利要求9所述的存储电路，其中该控制电路被设立用于生成该预加载信号。
11.如权利要求10所述的存储电路，其中该控制电路被设立用于响应于时钟信号而生成该预加载信号。
12.如权利要求1至11之一所述的存储电路，其中该存储级是从触发器。
13.如权利要求12所述的存储电路，此外具有主触发器，该主触发器被设立用于存储由输入级提供的待存储的值，其中该从触发器被设立用于响应于该激活信号而从主触发器接收由输入级提供的值并进行存储。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109492437A (zh) * 2017-09-11 2019-03-19 英飞凌科技股份有限公司 具有用于检测对芯片的攻击的电路的芯片
CN111046445A (zh) * 2018-10-11 2020-04-21 合肥沛睿微电子股份有限公司 加解密金钥产生方法
CN114846473A (zh) * 2020-10-27 2022-08-02 京东方科技集团股份有限公司 数据处理电路、数据处理方法及电子设备

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10140044B2 (en) * 2016-03-31 2018-11-27 Qualcomm Incorporated Efficient memory bank design
CN114067863A (zh) * 2020-10-12 2022-02-18 台湾积体电路制造股份有限公司 半导体器件及其制造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1602496A (zh) * 2001-12-13 2005-03-30 卡纳尔技术公司 抗电型分析的数字电子部件
US20080218234A1 (en) * 2006-12-28 2008-09-11 Stmicroelectronics Pvt. Ltd. low power flip-flop circuit
CN102024810A (zh) * 2009-09-18 2011-04-20 索尼公司 集成电路和电子设备
CN102118146A (zh) * 2009-12-30 2011-07-06 上海华虹集成电路有限责任公司 时钟产生电路

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2070372B (en) 1980-01-31 1983-09-28 Tokyo Shibaura Electric Co Semiconductor memory device
US6420904B1 (en) * 2001-01-25 2002-07-16 Koninklijke Philips Electronics N.V. Domino logic with self-timed precharge
DE102004037591A1 (de) * 2004-08-03 2006-03-16 Infineon Technologies Ag Dual-Rail Precharged Flip-Flop

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1602496A (zh) * 2001-12-13 2005-03-30 卡纳尔技术公司 抗电型分析的数字电子部件
US20080218234A1 (en) * 2006-12-28 2008-09-11 Stmicroelectronics Pvt. Ltd. low power flip-flop circuit
CN102024810A (zh) * 2009-09-18 2011-04-20 索尼公司 集成电路和电子设备
CN102118146A (zh) * 2009-12-30 2011-07-06 上海华虹集成电路有限责任公司 时钟产生电路

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109492437A (zh) * 2017-09-11 2019-03-19 英飞凌科技股份有限公司 具有用于检测对芯片的攻击的电路的芯片
CN109492437B (zh) * 2017-09-11 2023-08-01 英飞凌科技股份有限公司 具有用于检测对芯片的攻击的电路的芯片
CN111046445A (zh) * 2018-10-11 2020-04-21 合肥沛睿微电子股份有限公司 加解密金钥产生方法
CN114846473A (zh) * 2020-10-27 2022-08-02 京东方科技集团股份有限公司 数据处理电路、数据处理方法及电子设备

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