CN105024686A - 半导体芯片 - Google Patents

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Abstract

本发明涉及半导体芯片。根据一个实施例，芯片具有电路，该电路具有至少一个p沟道场效应晶体管(FET)；至少一个n沟道FET；第一和第二电源端子；其中如果n沟道FET在其栅极处被提供有较高电源电势，则其将较低电源电势提供至p沟道FET的栅极；并且如果p沟道FET在其栅极处被提供有较低电源电势，则其将较高电源电势提供至n沟道FET的栅极；其中，可仅通过至电路的第一和第二电源电压中的至少一个来改变p沟道FET和n沟道FET的栅极的逻辑状态；以及耦合至p沟道FET或者n沟道FET的栅极和半导体芯片的另外的部件的连接。

Description

半导体芯片
技术领域
本公开涉及半导体芯片。
背景技术
由于集成电路(IC)的逆向工程(RE)可能被攻击者滥用以偷盗和/或剽窃电路设计，因此其被认为是对半导体工业最严重的威胁之一。成功地逆向工程集成电路的攻击者可以制造和售卖相似、即克隆的电路且不法地售卖并展现该设计。因此，抵御集成电路的逆向工程的观念和技术是期望的。
发明内容
根据一个实施例，提供一种包括电路的半导体芯片，该电路包括至少一个p沟道场效应晶体管；至少一个n沟道场效应晶体管；第一电源端子，被配置成接收具有较高电源电势(upper supply potential)的第一电源电压；以及第二电源端子，被配置成接收具有较低电源电势的第二电源电压；其中至少一个p沟道场效应晶体管和至少一个n沟道场效应晶体管连接，以使得如果至少一个n沟道场效应晶体管在其栅极处被提供有较高电源电势，则其将较低电源电势提供至至少一个p沟道场效应晶体管的栅极；并且如果至少一个p沟道场效应晶体管在其栅极处被提供有较低电源电势，则其将较高电源电势提供至至少一个n沟道场效应晶体管的栅极；其中，该电路被配置成使得可仅通过改变提供至电路的第一电源电压和第二电源电压中的至少一个，改变至少一个p沟道场效应晶体管的栅极的逻辑状态和至少一个n沟道场效应晶体管的栅极的逻辑状态；并且其中，半导体芯片还包括耦合到至少一个p沟道场效应晶体管的栅极或者至少一个n沟道场效应晶体管的栅极的连接和半导体芯片的另外的部件。
附图说明
在附图中，贯穿不同视图，相同参考符号一般指的是相同部件。附图不必按比例，而是通常将重点放在图示本发明原理上。在以下的描述中，参考下列附图描述各方面，其中：
图1示出了根据实施例的半导体芯片。
图2示出了HC-TIE填料单元。
图3示出了TIE-1单元和TIE-0单元。
图4示出了根据实施例的TIE单元。
图5示出了根据实施例的集成电路。
图6示出了根据实施例的集成电路。
图7示出了根据实施例的TIE-MUXOR-1单元。
图8示出了根据实施例的TIE-MUXOR-0单元。
图9示出了根据实施例的电路。
图10示出了根据实施例的电路。
图11示出了根据实施例的电路以及图示其欺骗功能的ANDNOR门和图示其真实功能的NAND门。
图12示出了根据实施例的XNOR电路。
具体实施方式
以下详细描述参考附图，附图借助于例证示出其中可实践本发明的本公开的具体细节和方面。可采用其他方面且在不脱离本发明范围的情况下可做出结构、逻辑和电气改变。由于本公开的一些方面可与本公开的一个或多个其他方面组合以形成新的方面，因此本公开的各方面彼此不必排斥。
通过部署伪装电路阻止逆向工程。但是，这些通常需要工艺技术扩展，类似于掺杂分布改性(doping profile modification)、欺骗触点或者通孔和/或使明显增加的面积和能耗成为必需。由此，对于批量产品来讲，例如，在许可费、硅面积或能耗方面，这些措施通常过于昂贵。
下文中，描述了半导体芯片，其对于半导体芯片的成功逆向工程而言具有增加的必要努力。下文中，术语“半导体芯片”与术语“集成电路”等效使用。
图1示出了根据实施例的半导体芯片100。
半导体芯片100包括电路101，该电路101包括至少一个p沟道场效应晶体管102，至少一个n沟道场效应晶体管103，第一电源端子104和第二电源端子105，该第一电源端子104被配置成接收具有较高电源电势(例如VDD)的第一电源电压，该第二电源端子105被配置成接收具有较低电源电势(例如VSS)的第二电源电压。
至少一个p沟道场效应晶体管102和至少一个n沟道场效应晶体管103连接，以使得如果至少一个n沟道场效应晶体管103在其栅极处被提供有较高电源电势，则其将较低电源电势提供到至少一个p沟道场效应晶体管102的栅极，以及如果至少一个p沟道场效应晶体管102在其栅极处被提供有较低电源电势，则其将较高电源电势提供到至少一个n沟道场效应晶体管103的栅极。
电路101被配置成使得可仅通过改变提供至电路101的第一电源电压和第二电源电压中的至少一个，改变至少一个p沟道场效应晶体管102的栅极的逻辑状态和至少一个n沟道场效应晶体管103的栅极的逻辑状态。
半导体芯片100进一步包括耦合至至少一个p沟道场效应晶体管102的栅极或者至少一个n沟道场效应晶体管103的栅极的连接106以及半导体芯片100的另外的部件107。
根据一个实施例，换句话说，在具有自接通的两个交叉耦合的晶体管的半导体芯片上提供电路，其中，从电路输出交叉耦合中的至少一个处的电势并将其提供至半导体芯片的另外的部件。可在半导体芯片中提供一个或多个这种电路以使得逆向工程更加困难。
可将电路100理解成免于用于改变p沟道场效应晶体管栅极逻辑状态的控制输入且免于用于改变n沟道场效应晶体管栅极逻辑状态的控制输入的电路，该电路100被配置成使得可仅通过改变提供至电路的第一电源电压和第二电源电压中的至少一个来改变至少一个p沟道场效应晶体管栅极的逻辑状态和至少一个n沟道场效应晶体管栅极的逻辑状态。也可将其理解为被配置成使得p沟道场效应晶体管栅极的逻辑状态和n沟道场效应晶体管栅极的逻辑状态不能由至电路的外部控制信号改变的电路。
根据一个实施例，换句话说，使用用于IC伪装的TIE-Cell方法(其也称作TIE-Cell伪装概念或者方法)，其可被看作是基于HC-TIE填料单元的。例如可用于在两条馈电线之间提供一定电容的这种填料单元包括交叉耦合的晶体管，例如彼此使能(即接通)的pMOS(p沟道金属氧化物半导体)和nMOS(n沟道MOS)场效应晶体管(MOS)。例如，为了在设计流程的放置和路由(Place&Route)部分期间解决路由冲突，可以使用具有“每单位面积高电容(HC)”的填料单元以用于半定制电路实现。
根据一个实施例，将连接配置成将至少一个p沟道场效应晶体管栅极的逻辑状态或者至少一个n沟道场效应晶体管栅极的逻辑状态提供至半导体芯片的另外的部件。
半导体芯片的另外的部件例如是(逻辑)门。
半导体芯片的另外的部件可以是虚拟门或者是金属填充结构。
根据一个实施例，电路是门且包括另外的部件。
例如，另外的部件是另一个场效应晶体管。
根据一个实施例，至少一个n沟道场效应晶体管或者至少一个p沟道场效应晶体管耦合在第一电源端子或者第二电源端子和其他场效应晶体管之间。
根据一个实施例，半导体芯片包括耦合到至少一个p沟道场效应晶体管栅极和半导体芯片的第一另外的部件的第一连接，以及耦合到至少一个n沟道场效应晶体管栅极和半导体芯片的第二另外的部件的第二连接。换句话说，两个栅极的逻辑状态都可被转发至半导体芯片的其它部件。
根据一个实施例，电路包括多个p沟道场效应晶体管；其中p沟道场效应晶体管和至少一个n沟道场效应晶体管连接，使得如果至少一个n沟道场效应晶体管在其栅极处被提供有较高电源电势，则其将较低电源电势提供至p沟道场效应晶体管的栅极；并且如果p沟道场效应晶体管在其栅极处被提供有较低电源电势，则其将较高电源电势提供至n沟道场效应晶体管的栅极；其中，将该电路配置成使得可仅通过改变提供至电路的第一电源电压和第二电源电压中的至少一个来改变p沟道场效应晶体管栅极的逻辑状态；并且半导体芯片还包括耦合至p沟道场效应晶体管的栅极或者至少一个n沟道场效应晶体管的栅极和半导体芯片的另外的部件的连接。换句话说，电路可包括多个例如串联连接的p沟道晶体管。
根据一个实施例，电路包括多个n沟道场效应晶体管；其中n沟道场效应晶体管和至少一个p沟道场效应晶体管连接，使得如果至少一个p沟道场效应晶体管在其栅极处被提供有较低电源电势，则其将较高电源电势提供至n沟道场效应晶体管的栅极；并且如果n沟道场效应晶体管在其栅极处被提供有较高电源电势，则其将较低电源电势提供至至少一个p沟道场效应晶体管的栅极；其中将电路配置成使得可仅通过改变提供至电路的第一电源电压和第二电源电压中的至少一个来改变n沟道场效应晶体管栅极的逻辑状态；并且半导体芯片还包括耦合到n沟道场效应晶体管的栅极或者至少一个p沟道场效应晶体管的栅极和半导体芯片的另外的部件的连接。换句话说，电路可包括多个例如串联连接的n沟道晶体管。
根据一个实施例，电路包括多个p沟道场效应晶体管；多个n沟道场效应晶体管；其中p沟道场效应晶体管和n沟道场效应晶体管连接，使得如果n沟道场效应晶体管在其栅极处被提供有较高电源电势，则其将较低电源电势提供至p沟道场效应晶体管的栅极；并且如果p沟道场效应晶体管在其栅极处被提供有较低电源电势，则其将较高电源电势提供至n沟道场效应晶体管的栅极；其中，将电路配置成使得可仅通过改变提供至电路的第一电源电压和第二电源电压中的至少一个来改变p沟道场效应晶体管栅极的逻辑状态和n沟道场效应晶体管栅极的逻辑状态；并且半导体芯片还包括耦合至p沟道场效应晶体管的栅极或者n沟道场效应晶体管的栅极和半导体芯片的另外的部件的连接。
例如，p沟道场效应晶体管串联连接，且其栅极连接，并且n沟道场效应晶体管串联连接，且其栅极连接。
根据一个实施例，电路还包括至少一个第二p沟道场效应晶体管；至少一个第二n沟道场效应晶体管；其中至少一个第二p沟道场效应晶体管和至少一个第二n沟道场效应晶体管连接，使得如果至少一个第二n沟道场效应晶体管在其栅极处被提供有较高电源电势，则其将较低电源电势提供至至少一个第二p沟道场效应晶体管的栅极；并且如果至少一个第二p沟道场效应晶体管在其栅极处被提供有较低电源电势，则其将较高电源电势提供至至少一个第二n沟道场效应晶体管的栅极；并且其中如果至少一个第二n沟道场效应晶体管中的另外的至少一个在其栅极处被提供有较高电源电势，则其将较低电源电势提供至至少一个p沟道场效应晶体管的栅极；并且如果至少一个第二p沟道场效应晶体管在其栅极处被提供有较低电源电势，则其将较高电源电势提供至至少一个n沟道场效应晶体管的栅极。根据一个实施例，换句话说，该电路可包括交叉耦合的晶体管的两个支路，其中连接支路中的一个(或两个)，使得其接通另一个支路的晶体管。
例如，该电路被配置成使得可仅通过改变提供至该电路的第一电源电压和第二电源电压中的至少一个来改变至少一个第二p沟道场效应晶体管栅极的逻辑状态和至少一个第二n沟道场效应晶体管栅极的逻辑状态。
根据一个实施例，半导体芯片包括多种多样的电路，每一个电路都包括至少一个p沟道场效应晶体管；至少一个n沟道场效应晶体管；第一电源端子，其被配置成接收具有较高电源电势的第一电源电压；第二电源端子，其被配置成接收具有较低电源电势的第二电源电压；其中至少一个p沟道场效应晶体管和至少一个n沟道场效应晶体管连接，使得如果至少一个n沟道场效应晶体管在其栅极处被提供有较高电源电势，则其将较低电源电势提供至至少一个p沟道场效应晶体管的栅极；并且如果至少一个p沟道场效应晶体管在其栅极处被提供有较低电源电势，则其将较高电源电势提供至至少一个n沟道场效应晶体管的栅极；其中，将电路配置成使得可仅通过改变提供至电路的第一电源电压和第二电源电压中的至少一个来改变至少一个p沟道场效应晶体管栅极的逻辑状态和至少一个n沟道场效应晶体管栅极的逻辑状态；并且半导体芯片包括耦合至至少一个p沟道场效应晶体管的栅极或至少一个n沟道场效应晶体管的栅极和半导体芯片的另外的部件的连接。
根据一个实施例，半导体芯片还包括第二电路，该第二电路包括至少一个p沟道场效应晶体管；至少一个n沟道场效应晶体管；第一电源端子，其被配置成接收具有较高电源电势的第一电源电压；第二电源端子，其被配置成接收具有较低电源电势的第二电源电压；其中，至少一个p沟道场效应晶体管和至少一个n沟道场效应晶体管连接，使得如果至少一个n沟道场效应晶体管在其栅极处被提供有较高电源电势，则其将较低电源电势提供至至少一个p沟道场效应晶体管的栅极；并且如果至少一个p沟道场效应晶体管在其栅极处被提供有较低电源电势，则其将较高电源电势提供至至少一个n沟道场效应晶体管的栅极；其中将电路配置成使得可仅通过改变提供至电路的第一电源电压和第二电源电压中的至少一个来改变至少一个p沟道场效应晶体管栅极的逻辑状态和至少一个n沟道场效应晶体管栅极的逻辑状态；并且其中至少一个p沟道场效应晶体管的栅极和至少一个n沟道场效应晶体管的栅极与半导体芯片的任何另外的部件电隔离。换句话说，半导体芯片还可包括作为其栅极状态不被转发至任何其它部件的电路101的电路。
在下文中，更详细地描述各实施例。
图2示出了HC-TIE填料单元200。
填料单元200包括p沟道场效应晶体管201，其源极连接至高电源电势(VDD)，其栅极连接至n沟道场效应晶体管202的漏极，且其漏极连接至n沟道场效应晶体管202的栅极。n沟道场效应晶体管202的源极连接至低电源电势(VSS)。
下文中将连接p沟道场效应晶体管201栅极和n沟道场效应晶体管202漏极的节点(或连接)称作T0，并且在下文中将连接n沟道场效应晶体管202栅极和p沟道场效应晶体管201漏极的节点(或连接)称作T1。
在热力学平衡中，节点电压假设值V(T1)＝VDD和V(T0)＝VSS(该电路的弛豫时间范围从大约100ps一直到纳秒时段，这依赖于工艺技术，电源电压和温度)。
TIE-Cell伪装概念可被视为是利用填料单元的“稳定和全电平(full-level)”内部节点T1＝1(即，V(T1)＝VDD)且T0＝0(即V(T0)＝VSS)，以用于隐藏TIE-1和TIE-0单元以及TIE-MUXOR单元。
在具有用于IC伪装的TIE-Cell方案的情况下，当逆向工程师尝试提取标准单元的逻辑功能时能够误导逆向工程师，且能够抑制使用自动(图案)识别来辨别伪装门的功能性以及其与其他伪装门或与规则门的连通性。也就是，TIE-Cell伪装门可与标准逻辑门组合以实现抗逆向工程的IC实现。由于大量TIE-Cell伪装门可跨过IC的整个半定制部分(以及在全定制电路内)呈“不规则”分布，因此TIE-Cell伪装概念显著增加了IC逆向工程的难度、风险和付出的努力。而且，TIE-Cell伪装概念不需要任何的工艺技术修改且可应用于任何(CMOS)技术。
根据一个实施例，TIE-Cell伪装概念包括TIE-1和TIE-0单元的实现，例如其可用于TIE-MUXOR门，以及用于一般电路伪装。
根据一个实施例，TIE-1和TIE-0单元以及TIE-MUXOR门均含有一个HC-TIE填料单元且可以以最大对称方式实现和布线。结果，TIE-1和TIE-0以及TIE-MUXOR门(例如，以TIE-MUXOR-1以及TIE-MUXOR-0版本)对于逆向工程以及对于在目标在于探测/强制(probing/forcing)和电路编辑处的FIB(聚焦离子束)攻击中的导航可引起很大程度上的混淆。
将TIE单元并入到逻辑门中允许大量伪装选项，即用于关于集成电路的真实功能欺骗逆向工程师。特别是，可隐藏规则的、即预有准备的TIE功能。
TIE单元伪装概念还可以通过例如用伪装单元(包括一个或多个TIE单元)取代数据路径位片的元件，而应用于数据路径、存储宏等的全定制实现，该伪装单元隐藏真实功能和/或伪造不存在的功能。一般，TIE单元伪装概念不限于静态CMOS实现，而是也可应用于其他逻辑形式，像传输门逻辑、N通道门逻辑、(动态)预充电逻辑等，例如用于自定时电路或者异步设计中。
根据一个实施例，为了隐藏(预有准备的)TIE-1和TIE-0功能，通过仅为T1和T0分别增加输出管脚，从如图2中图示的HC-TIE填料单元直接导出TIE-功能单元TIE-1和TIE-0。这于图3中图示。
图3示出了TIE-1单元301和TIE-0单元302。
TIE单元301、302均包括对应于p沟道FET 201的p沟道FET 303，和对应于n沟道FET 202的n沟道FET 304，如参考图2解释的对其进行连接。
此外，TIE-1单元301具有输出305，其输出T1节点的状态，并且TIE-0单元302具有输出306，其输出T0节点的状态。
如图3中图示的TIE单元301、302也可在T1节点和T0节点处都具有输出，使得其起TIE-0单元和TIE-1单元的功能。
通过该实现，在其物理设计(即有源(扩散)区的布局、栅极多晶硅、金属布线、触点等)方面，TIE-1单元和TIE-0单元可被制成得难以与相应的HC-TIE填料单元200相区分。换句话说，可提供包括具有相似物理设计的至少一个TIE单元和至少一个HC-TIE填料单元的半导体芯片。
根据一个实施例，如图4中所示，总结(HC-)TIE单元伪装概念。
图4示出了根据实施例的TIE单元400。
TIE单元400包括第一p沟道FET 401，其源极连接至高电源电势，其栅极连接至第一n沟道FET 402的漏极，且其漏极连接至第二p沟道FET 403的源极。
第二p沟道FET 403的漏极连接到第一n沟道FET 402的栅极。第二n沟道FET 402的源极连接至低电源电势。
TIE单元400进一步包括第三p沟道FET 404，其源极连接到高电源电势，其栅极连接到第二n沟道FET 405的漏极，且其漏极连接到第二n沟道FET 405的栅极，第二n沟道FET 405的栅极还连接到第一n沟道FET 402的栅极。第二n沟道FET 405的源极连接到低电源电势。
由此，提供六晶体管的TIE单元，其展出两个选项，每一个都用于TIE-1和TIE-0管脚：为了形成TIE-1单元，连接第三p沟道FET404的漏极与第二n沟道FET 405的栅极的节点T1<0>和/或连接第一p沟道FET 401的漏极与第二p沟道FET 403的源极的节点T1<1>可用作TIE单元的输出节点。
为了形成TIE-0单元，连接第三p沟道FET 404的栅极与第三n沟道FET 405的漏极的节点T0<0>和/或连接第一p沟道FET 401的栅极与第一n沟道FET 402的漏极的节点T0<1>可用作TIE单元的输出节点。
根据一个实施例，可由TIE-1和TIE-0单元取代集成电路(或者集成电路设计)中的多个(例如已经实现的)(HC-TIE)填料单元，且TIE单元输出T1和/或T0，其连接至金属填充(METAL FILL)结构和/或虚拟逻辑门，从而通过伪造TIE功能、信号路径元件以及甚至(例如有限状态机的)反馈回路来误导逆向工程师。这于图5中图示。
图5示出了集成电路500。
电路500包括如图3中所示的第一TIE单元501，第二TIE单元502和第三TIE单元503，以及如图4中所示的第四TIE单元504。
第一TIE单元501的T0输出连接至第三TIE单元503的T0输出。
第一TIE单元501的T1输出经由反相器505连接至第二TIE单元502的T0输出。
第二TIE单元502的T1输出经由金属填充连接至第三TIE单元503的T1输出。
将第三TEI单元503的T0输出和第四TIE单元504的T0<1>输出馈送至NOR门506的输入，其输出连接至第二TIE单元502的T1输出。
进一步地与第四TIE单元504的T1<1>输出一起将第二TIE单元502的T1输出提供至NAND门507的输入，其输出连接至第四TIE单元504的T0<0>输出。
而且，NOR门506的输出连接至第四TIE单元504的T1<0>输出。
如图5中所示，TIE单元的各种连接可用于使得规则的、即预有准备的TIE-1和TIE-0单元的逆向工程更加复杂。而且，为了成功逆向工程，在任何逆向工程的网表中，必须不省略或者不跳过TIE填料单元，而是必须经常与所连接的整体规则的和/或虚拟的电路一起考虑该TIE填料单元。
另一选项是将一个或多个TIE单元的T1输出和/或T0输出连接至传播规则信号的门，如图6中所示。
图6示出了集成电路600。
电路600包括TIE单元601，如图3中所示，其T1输出与信号A1一起被馈送至AND门602且其T0输出与信号A0一起被馈送至OR门603。
由此，如果电路600功能正常，则AND门602和OR门603分别传播信号A1和A0作为输出信号Z1和Z0。
除了混淆逆向工程之外，例如通过侵略性的攻击(像FIB电路编辑)，违反TIE单元601的物理完整性诱发阻挡规则数据路径流的风险。例如，如果A1是规则信号，并且如果违反TIE单元601导致TIE单元的节点T1浮动到VSS，然后部分地阻挡包括电路600的较大电路或者半导体芯片的数据路径，从而导致较大电路或者半导体芯片的可能的故障。
根据实施例的TIE-MUXOR单元于图7和8中图示。可看出其表示几乎相同的伪造多路复用器，所述伪造多路复用器仅使各输入中的一个反相。
图7示出了根据实施例的TIE-MUXOR-1单元700。
TIE-MUXOR-1单元700包括如图3中所示的TIE单元701。
TIE-MUXOR-1单元700还包括第一p沟道FET 702，其源极连接至VDD，其栅极被提供有第一输入信号A1，且其漏极连接至第二p沟道FET 703的源极。
第二p沟道FET 703的栅极连接至TIE单元701的T0输出，且其漏极连接至第一n沟道FET 704。第一n沟道FET 704的栅极连接至TIE单元701的T1输出，且其源极连接至第二n沟道FET 705的漏极。第二n沟道FET 705的栅极被提供有第一输入信号A1，且其源极连接至VSS。
TIE-MUXOR-1单元700还包括第三p沟道FET 706，其源极连接至VDD，其栅极被提供有第二输入信号A0，且其漏极连接至第四p沟道FET 707的源极。
第四p沟道FET 707的栅极连接至TIE单元701的T1输出，且其漏极连接至第三n沟道FET 708。第三n沟道FET 708的栅极连接至TIE单元701的T0输出，且其源极连接至第四n沟道FET 709的漏极。第四n沟道FET 709的栅极被提供有第二输入信号A0，且其源极连接至VSS。
第二p沟道FET 703的漏极和第四p沟道FET 707的漏极连接至输出端子710。由Z1＝NOT(A1)给出输出信号Z1。
图8示出了根据实施例的TIE-MUXOR-0单元800。
TIE-MUXOR-0单元800包括TIE单元801，如图3中所示。
TIE-MUXOR-0单元800还包括第一p沟道FET 802，其源极连接至VDD，其栅极被提供有第一输入信号A1且其漏极连接至第二p沟道FET 803的源极。
第二p沟道FET 803的栅极连接至TIE单元801的T1输出，且其漏极连接至第一n沟道FET 804。第一n沟道FET 804的栅极连接至TIE单元801的T0输出且其源极连接至第二n沟道FET 805的漏极。第二n沟道FET 805的栅极被提供有第一输入信号A1，且其源极连接至VSS。
TIE-MUXOR-0单元800还包括第三p沟道FET 806，其源极连接至VDD，其栅极被提供有第二输入信号A0，且其漏极连接至第四p沟道FET 807的源极。
第四p沟道FET 807的栅极连接至TIE单元801的T0输出，且其漏极连接至第三n沟道FET 808。第三n沟道FET 808的栅极连接至TIE单元801的T1输出，且其源极连接至第四n沟道FET 809的漏极。第四n沟道FET 809的栅极被提供有第二输入信号A0，且其源极连接至VSS。
第二p沟道FET 803的漏极和第四p沟道FET 807的漏极连接至输出端子810。通过Z0＝NOT(A0)给出输出信号Z0。
用来隐藏规则TIE-1和TIE-0功能的另一种方式是如下文中所描述的TIE单元电路伪装。即，可以不仅并入TIE功能，而是甚至实质上将其集成(在交织的意义上)到标准单元库的所有元件中。这于图9中图示。
图9示出了电路910、920、930。
可看出电路910、920、930示出了用于四晶体管伪装反相器的三个单元内部布线选项。
第一电路910包括第一p沟道FET 901，其源极连接至VDD，其栅极连接至T0节点902，且其漏极连接至T1节点903。
T1节点903连接至第二p沟道FET 904的源极，其栅极被提供有输入信号A，且其漏极连接至输出输出信号Z的输出端子905。
输出端子905进一步连接至第一n沟道FET 906的漏极，其栅极被提供有输入信号A，且其源极连接至T0节点902。
T0节点902进一步连接至第二n沟道FET 907的漏极，其栅极连接至T1节点903，且其源极连接至VSS。
第二电路920包括第一p沟道FET 911，其源极连接到VDD，其栅极连接到T0节点912，且其漏极连接到T1节点913。
T1节点913连接到第二p沟道FET 914的源极，其栅极被提供有输入信号A，且其漏极连接至输出输出信号Z的输出端子915。
输出端子915还连接到第一n沟道FET 916的漏极，其栅极被提供有输入信号A，且其源极连接到VSS。
T0节点912还连接到第二n沟道FET 917的漏极，其栅极连接到T1节点913，且其源极连接到VSS。
第三电路930包括第一p沟道FET 921，其源极连接到VDD，其栅极被提供有输入信号A，且其漏极连接至输出输出信号Z的输出端子925。
第三电路930还包括第二p沟道FET 924，其源极连接至VDD，其栅极连接至T0节点922，且其漏极连接至T1节点923。
输出端子925还连接到第一n沟道FET 926的漏极，其栅极被提供有输入信号A，且其源极连接至T0节点922。
T0节点922还连接至第二n沟道FET 927的漏极，其栅极连接至T1节点923，且其源极连接至VSS。
可看出(和使用)T1903、913、923节点和T0节点902、912、922作为输入和输出端子两者。
可看出电路910、920、930每一个都是作为四晶体管静态CMOS门(假设n沟道FET是n沟道MOSFET且p沟道FET是p沟道MOSFET)，其真实功能依赖于其外部连通性。至少存在如下五个选项，这里假设输入A总是连接到另一个门的输出：
第一个选项：仅输出Z被提供至另一个门的输入；那么四个晶体管中的两个可被错误解释为属于不同的相邻门，从而混淆其识别。
第二个选项：输出Z被提供至另一个门的输入；那么，如果节点T1或T0中的一个仅连接到另一个电路(例如，像上面描述的)，则可将其错误解释为具有未知功能(例如NAND、NOR或者BUFFER可以是可能的)的四晶体管门的输入，而门的真实功能是Z＝NOT(A)。
第三个选项：T1节点连接至另一个门的输入(例如像上面描述的)，且输出端子Z不连接；那么，如果T0节点仅连接至其他电路(例如像上面描述的)，则可将其错误解释为具有未知功能(例如NAND、NOR或者BUFFER)的四晶体管门的输入，而门的真实功能是T1＝1(隐藏的TIE功能)。
第四个选项：T0节点连接至另一个门的输入(例如，像上面描述的)，且输出端子不连接；那么，如果T1节点仅连接到其他电路(例如像上面描述的)，则可将其错误解释为具有未知功能(例如NAND、NOR或者BUFFER)的四晶体管门的输入，而门的真实功能是T0＝0(隐藏的TIE功能)。
第五个选项：输出Z被提供至外部门的输入；那么，如果T1节点和T0节点二者仅连接至其他电路(例如像上面描述的)，则可将其错误解释为具有未知功能的六晶体管门的输入，使得相邻门的两个晶体管可被错误解释为属于图9的四晶体管伪装的反相器。
图10中图示了另一个示例，所谓的NEVER门。
图10示出了电路1000。
电路1000包括如图3中所示的TIE单元1009。
电路1000还包括第一p沟道FET 1001，其源极连接至VDD，其栅极连接至T1节点1002，且其漏极连接至第二p沟道FET 1004的源极，其栅极被提供有输入信号A，且其漏极连接至输出输出信号Z的输出端子1005。
输出端子1005还连接至第一n沟道FET 1006的漏极，其栅极被提供有输入信号A，且其源极连接至第二n沟道FET 1007的漏极，其栅极连接至T0节点1003，且其源极连接至VSS。
假设n沟道FET是n沟道MOSFET，且p沟道FET是p沟道MOSFET，则可看出电路1000为以如下的方式进行内部布线的六晶体管CMOS门，以使得输出Z总是浮动，不依赖于输入A，即，由于通过适当连接的TIE单元1009的T1和T0节点将Z隔离，因此Z从不被驱动，不连接至VDD也不连接至VSS。
关于图9中所示电路，关于外部连接T1节点1002、T0节点1003和输出端子1005(即，用于将节点“提升”为管脚)，存在不同选项，且因而存在不同选项以用于误导逆向工程师。
第一个选项：浮动输出端子连接至
-另一个门的输出，或者连接至
-另一个TIE单元的T1节点或者T0节点，或者连接至
-另一个伪装单元的浮动输出端子，和/或连接至
-金属填充结构等。
那么，如果T1节点和T0节点仅连接到外部电路(或者像上面描述的)，则可将其错误解释为具有未知功能的六晶体管门的输入，而门的真实功能仅是NEVER。
第二个选项：T1节点连接到另一个门的输入(例如，像上面描述的)，且输出端子1005不连接；那么，如果T0节点仅连接到其他电路(例如，像上面描述的)，则可将其错误解释为具有未知功能的门的输入，而门的真实功能是T1＝1。
第三个选项：T0节点连接到另一个门的输入(例如，像上面描述的)，且输出端子1005不连接；那么，如果T1节点仅连接到其他电路(例如，像上面描述的)，则可将其错误解释为具有未知功能的门的输入，而门的真实功能是T0＝0。
另外的示例于图11中示出。
图11示出了电路1101和图示其伪造功能的ANDNOR门1102和图示其真实功能的NAND门1103。
电路1101包括第一p沟道FET 1104，其源极连接到VDD，其栅极被提供有第一输入信号A0且其漏极连接到输出输出信号Z的输出端子1105。
输出端子1105进一步连接到第一n沟道FET 1106的漏极，其栅极被提供有第一输入信号A0，且其源极连接到第二n沟道FET 1107的漏极。第二n沟道FET 1107的栅极被提供有第二输入信号A1且其源极连接到VSS。
电路1101还包括第二p沟道FET 1108，其源极连接到VDD，其栅极连接到T0节点1109且其漏极连接到T1节点1110。
T1节点1110进一步连接到第三p沟道FET 1111的源极，其栅极被提供有第二输入信号A1，且其漏极连接到输出端子1105。
T1节点1110还连接到第三n沟道FET 1112的栅极，其漏极连接到T0节点1109，且其源极连接到VSS。
电路1101的伪造功能对应于提供到ANDNOR门1102的AND输入和连接至ANDNOR门1102的NOR输入的T1节点(或者T0节点)的输入信号A1和A0，使得
Z＝NOR(T1，AND(A1，A0))或者(Z＝NOR(T0，AND(A1，A0))。
电路1101的真实功能对应于提供至NAND门1103的输入信号A1和A0使得Z＝NAND(A1，A0)。
再次地，T1节点和T0节点能任选地连接至外部电路和/或连接至金属填充结构，使得逆向工程师当尝试识别电路功能时可被误导。可能的误解是ANDNOR。
伪造的ANDNOR例如可用于隐藏XNOR实现，如图12中所示。
图12示出了XNOR电路1200。
电路1200包括提供有输入信号A0和输入信号A1的NAND门1201。电路1200还包括ORNAND门1202，其OR输入被提供有输入信号A0和A1，且其NAND输入被提供有NAND门1201的输出。ORNAND门1202的输出信号是电路的输出Z，其通过以下给出
Z＝NAND(NAND(A1，A0)，OR(A1，A0))。
通过使用图11的电路1101(即，伪造的ANDNOR)作为NAND 1201可隐藏XNOR电路1200。除此之外，XNOR标准单元(即，在一个单个库元件内实现的电路1200)可首先被分解为NAND门和ORNAND门，并且之后，由图11的伪造的ANDNOR取代NAND。通常，以通过首先分解和接着TIE-伪造一个或多个部件的这样的方式可隐藏任何复杂门(像XOR、ANDNOR等)。
TIE单元伪装概念可应用于标准单元库的基本上所有元件。由此，可提供一组任意许多的这些伪装门。由此，可能不仅生成假的连续门，就像锁存器和主从触发器(其真实功能例如仅是缓冲器)，也假装有限状态机(FSM)中错误的反馈回路或者甚至假装完整的FSM。
结果，如果实现了足够多的这些伪装门，则可显著增加用来解开其真实功能、识别所有NEVER门的死端(dead end)，所有错误的反馈回路等的逆向工程努力。
借助于仔细的物理设计手段，与假装的门的各自布局相比，在很多情况下，可能的是，提供以仅稍微不同布局为特征的伪装门。这甚至会复杂化手动逆向工程，该手动逆向工程将是增强任何用来逆向工程伪装IC实现的自动方法的功能性的必要第一步。
应当注意，通过例如用隐藏真实功能和/或伪造不存在的功能的伪装单元取代数据路径位片的规则元件，还可将TIE单元伪装概念应用于数据路径、存储宏等的全定制实现中。通常，TIE单元伪装概念不限于静态CMOS实现，而是也可应用于其他逻辑形式，像是例如用在自定时电路或者异步设计中的传输门逻辑、N通道门逻辑、(动态)预充电逻辑等。
虽然已经描述了具体方面，但是本领域技术人员应该理解，在形式和细节方面可以做出各种改变而不脱离如由所附权利要求限定的该公开的各方面的精神和范围。由此，由所附权利要求指示该范围且因此意在涵盖进入权利要求的等价物的含义和范围内的所有改变。

Claims (16)

1.一种半导体芯片，包括：
电路，包括
至少一个p沟道场效应晶体管；
至少一个n沟道场效应晶体管；
第一电源端子，其被配置成接收具有较高电源电势的第一电源电压；和
第二电源端子，其被配置成接收具有较低电源电势的第二电源电压；
其中至少一个p沟道场效应晶体管和至少一个n沟道场效应晶体管连接，使得：
如果至少一个n沟道场效应晶体管在其栅极处被提供有较高电源电势，则其将较低电源电势提供至至少一个p沟道场效应晶体管的栅极；并且
如果至少一个p沟道场效应晶体管在其栅极处被提供有较低电源电势，则其将较高电源电势提供至至少一个n沟道场效应晶体管的栅极；
其中，该电路被配置成使得可仅通过改变提供至电路的第一电源电压和第二电源电压中的至少一个来改变至少一个p沟道场效应晶体管栅极的逻辑状态和至少一个n沟道场效应晶体管栅极的逻辑状态；和
连接，其耦合至至少一个p沟道场效应晶体管栅极或者至少一个n沟道场效应晶体管栅极和半导体芯片的另外的部件。
2.如权利要求1所述的半导体芯片，其中所述连接被配置成将至少一个p沟道场效应晶体管栅极的逻辑状态或者至少一个n沟道场效应晶体管栅极的逻辑状态提供至半导体芯片的另外的部件。
3.如权利要求1所述的半导体芯片，其中半导体芯片的另外的部件是门。
4.如权利要求1所述的半导体芯片，其中半导体芯片的另外的部件是虚拟门或者金属填充结构。
5.如权利要求1所述的半导体芯片，其中电路是门且包括另外的部件。
6.如权利要求1所述的半导体芯片，其中另外的部件是另一个场效应晶体管。
7.如权利要求6所述的半导体芯片，其中至少一个n沟道场效应晶体管或者至少一个p沟道场效应晶体管耦合在第一电源端子或者第二电源端子与其他场效应晶体管之间。
8.如权利要求1所述的半导体芯片，包括耦合至至少一个p沟道场效应晶体管栅极和半导体芯片的第一另外的部件的第一连接，以及耦合至至少一个n沟道场效应晶体管栅极和半导体芯片的第二另外的部件的第二连接。
9.如权利要求1所述的半导体芯片，其中该电路包括：
多个p沟道场效应晶体管；
其中p沟道场效应晶体管和至少一个n沟道场效应晶体管连接，使得
如果至少一个n沟道场效应晶体管在其栅极处被提供有较高电源电势，则其将较低电源电势提供至p沟道场效应晶体管的栅极；并且
如果p沟道场效应晶体管在其栅极处被提供有较低电源电势，则其将较高电源电势提供至至少一个n沟道场效应晶体管的栅极；
其中，将该电路配置成使得可仅通过改变提供至电路的第一电源电压和第二电源电压中的至少一个来改变p沟道场效应晶体管栅极的逻辑状态；并且
其中，半导体芯片还包括耦合到p沟道场效应晶体管栅极或者至少一个n沟道场效应晶体管栅极和半导体芯片的另外的部件的连接。
10.如权利要求1所述的半导体芯片，其中该电路包括：
多个n沟道场效应晶体管；
其中n沟道场效应晶体管和至少一个p沟道场效应晶体管连接，使得
如果至少一个p沟道场效应晶体管在其栅极处被提供有较低电源电势，则其将较高电源电势提供至n沟道场效应晶体管的栅极；并且
如果n沟道场效应晶体管在其栅极处被提供有较高电源电势，则其将较低电源电势提供至至少一个p沟道场效应晶体管的栅极；
其中将电路配置成使得可仅通过改变提供至电路的第一电源电压和第二电源电压中的至少一个来改变n沟道场效应晶体管栅极的逻辑状态；并且
其中半导体芯片还包括耦合到n沟道场效应晶体管栅极或者至少一个p沟道场效应晶体管栅极和半导体芯片的另外的部件的连接。
11.如权利要求1所述的半导体芯片，其中该电路包括：
多个p沟道场效应晶体管；
多个n沟道场效应晶体管；
其中p沟道场效应晶体管和n沟道场效应晶体管连接，使得
如果n沟道场效应晶体管在其栅极处被提供有较高电源电势，则其将较低电源电势提供至p沟道场效应晶体管的栅极；并且
如果p沟道场效应晶体管在其栅极处被提供有较低电源电势，则其将较高电源电势提供至n沟道场效应晶体管的栅极；
其中，该电路被配置成使得，可仅通过改变提供至电路的第一电源电压和第二电源电压中的至少一个来改变p沟道场效应晶体管栅极的逻辑状态和n沟道场效应晶体管栅极的逻辑状态；并且
其中，半导体芯片还包括耦合至p沟道场效应晶体管栅极或者n沟道场效应晶体管栅极和半导体芯片的另外的部件的连接。
12.如权利要求11所述的半导体芯片，其中p沟道场效应晶体管串联连接且其栅极连接，并且n沟道场效应晶体管串联连接且其栅极连接。
13.如权利要求1所述的半导体芯片，其中该电路还包括：
至少一个第二p沟道场效应晶体管；
至少一个第二n沟道场效应晶体管；
其中至少一个第二p沟道场效应晶体管和至少一个第二n沟道场效应晶体管连接，使得
如果至少一个第二n沟道场效应晶体管在其栅极处被提供有较高电源电势，则其将较低电源电势提供至至少一个第二p沟道场效应晶体管的栅极；并且
如果至少一个第二p沟道场效应晶体管在其栅极处被提供有较低电源电势，则其将较高电源电势提供至至少一个第二n沟道场效应晶体管的栅极；
并且其中还包括下列项中的至少一个：
如果至少一个第二n沟道场效应晶体管在其栅极处被提供有较高电源电势，则其将较低电源电势提供至至少一个p沟道场效应晶体管的栅极；并且
如果至少一个第二p沟道场效应晶体管在其栅极处被提供有较低电源电势，则其将较高电源电势提供至至少一个n沟道场效应晶体管的栅极。
14.如权利要求13所述的半导体芯片，其中该电路被配置成使得，可仅通过改变提供至电路的第一电源电压和第二电源电压中的至少一个来改变至少一个第二p沟道场效应晶体管栅极的逻辑状态和至少一个第二n沟道场效应晶体管栅极的逻辑状态。
15.如权利要求1所述的半导体芯片，包括多种多样的电路，每种电路都包括：
至少一个p沟道场效应晶体管；
至少一个n沟道场效应晶体管；
第一电源端子，被配置成接收具有较高电源电势的第一电源电压；
第二电源端子，被配置成接收具有较低电源电势的第二电源电压；
其中，至少一个p沟道场效应晶体管和至少一个n沟道场效应晶体管连接，使得
如果至少一个n沟道场效应晶体管在其栅极处被提供有较高电源电势，则其将较低电源电势提供至至少一个p沟道场效应晶体管的栅极；并且
如果至少一个p沟道场效应晶体管在其栅极处被提供有较低电源电势，则其将较高电源电势提供至至少一个n沟道场效应晶体管的栅极；
其中，该电路被配置成使得，可仅通过改变提供至电路的第一电源电压和第二电源电压中的至少一个来改变至少一个p沟道场效应晶体管栅极的逻辑状态和至少一个n沟道场效应晶体管栅极的逻辑状态；并且
半导体芯片包括耦合至至少一个p沟道场效应晶体管栅极或者至少一个n沟道场效应晶体管栅极和半导体芯片的另外的部件的连接。
16.如权利要求1所述的半导体芯片，还包括第二电路，包括：
至少一个p沟道场效应晶体管；
至少一个n沟道场效应晶体管；
第一电源端子，其被配置成接收具有较高电源电势的第一电源电压；
第二电源端子，其被配置成接收具有较低电源电势的第二电源电压；
其中至少一个p沟道场效应晶体管和至少一个n沟道场效应晶体管连接，使得
如果至少一个n沟道场效应晶体管在其栅极处被提供有较高电源电势，则其将较低电源电势提供至至少一个p沟道场效应晶体管的栅极；并且
如果至少一个p沟道场效应晶体管在其栅极处被提供有较低电源电势，则其将较高电源电势提供至至少一个n沟道场效应晶体管的栅极；
其中将该电路配置成使得，可仅通过改变提供至电路的第一电源电压和第二电源电压中的至少一个来改变至少一个p沟道场效应晶体管栅极的逻辑状态和至少一个n沟道场效应晶体管栅极的逻辑状态；并且
其中至少一个p沟道场效应晶体管栅极和至少一个n沟道场效应晶体管栅极与半导体芯片的任何另外的部件电隔离。
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