CN104112743A - 带有不连续保护环的集成电路芯片 - Google Patents

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S·贾拉勒戴恩
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Abstract

本发明涉及带有不连续保护环的集成电路芯片。电子装置(10)包括半导体衬底(16)、被放置在所述半导体衬底（16）并由其支撑并且包括电感器(20)的电路块(12)以及围绕所述电路块(12)的不连续噪声隔离保护环(22)。所述不连续噪声隔离保护环(22)包括由所述半导体衬底(16)支撑的金属环(40)以及被放置在所述半导体衬底(16)中，具有掺杂浓度水平，并且电耦合于所述金属环(40)以抑制所述半导体衬底(16)中的噪声到达所述电路的环形区域(42)。所述金属环(40)具有第一间隙(44)以及所述环形区域(42)具有第二间隙(46)。

Description

带有不连续保护环的集成电路芯片
技术领域
本发明实施例涉及半导体器件。
背景技术
包括模拟电路块和数字电路块两者的混合信号集成电路（IC）芯片经常遭受噪声问题。数字电路块中的器件通常是嘈杂的。相反，模拟电路块中的器件，例如锁相环和低噪声放大器，通常对噪声敏感。一些模拟电路块的敏感性，例如在射频集成电路（RFIC）中的那些的，由于片上无源元件例如电感器的存在而提高。通常做出努力以保护这样的电路免受衬底、电源/接地以及其它电磁干扰。
对最小化混合信号IC芯片的成本兴趣已导致器件密度的增加。嘈杂器件和噪声敏感器件因而更容易彼此靠近放置。如果没有适当的噪声隔离，由嘈杂数字电路块产生的噪声可能干扰敏感模拟电路块。
噪声隔离通常是由放置在模拟和数字电路块之间的导电屏蔽提供的。一种类型的导电屏蔽是接地保护环。在典型的布置中，接地保护环围绕模拟电路块以防止噪声与模拟电路块的电感器的电磁耦合。
随着在同一衬底上形成模拟电路块和数字电路块，噪声也可能穿过衬底。衬底耦合允许数字电路块中的节点处的噪声到达模拟电路块中的节点。噪声隔离区域因此形成在模拟和数字电路块之间的衬底中以防止这种衬底耦合。
附图说明
构件和附图不一定按比例绘制，相反，重点是放在说明本发明的原理上。此外，在附图中，相同参考标号指定不同视图中的相应部分。
图1根据一个实施例，是有不连续保护环的示例IC装置的局部顶部示意图。
图2根据一个实施例，是图1的IC装置的不连续保护环的截面示意图。
图3根据一个实施例，是有p阱块的示例性不连续保护环的截面示意图。
图4根据一个实施例，是有非对准金属和衬底间隙的示例性不连续保护环的截面示意图。
图5根据一个实施例，是有非对准间隙的交错（interlaced）金属堆叠层的示例性不连续保护环的截面示意图。
图6根据一个实施例，显示了在交错金属堆叠层中有偏移于非对准间隙的衬底间隙的示例性不连续保护环的截面图。
图7是图6的不连续保护环的金属堆叠层的顶视图。
图8根据一个实施例，是构造不连续保护环的示例性制作顺序的流程图。
具体实施方式
描述了带有不连续保护环的集成电路（IC）芯片。也描述了制作这种IC芯片的方法。不连续保护环围绕电路块以提供电磁噪声隔离。保护环的不连续性质减小或最小化了电路块的电感器性能的电磁干扰。如果没有保护环的不连续性，封闭的保护环可能会不利地影响电感器的电感（L）和/或品质因数（Q）。例如，封闭的环可能在大约2.5千兆赫的频率下减小高达4%的电感和高达5％的品质因数。相反，所公开的实施例不包括完整的环或闭合环以避免这种不良影响。缺少完整的环降低了保护环和电感器之间的电磁耦合发生的程度。随着这种耦合的最小化或防止，保护环对电感器的不利影响可以被避免。优化的电感器性能可能会因此而得到维持，同时实现优化的噪声隔离。
保护环的不连续性可以允许减小保护环和电感器之间的间距，从而节省了芯片面积。在一些示例中，电感器和保护环之间的间距可以被降低大约50％或更多。在示例性布局中，间距可以从大约50微米至大约60微米降低至大约30微米或更小。由此产生的面积节省可以被实现，而没有对电感器性能产生不利影响。例如，相同的品质因数可以在显著更小的面积内被实现。
不连续保护环包括在保护环的组成层或者组成构件中的间隙。在一些实施例中，保护环有金属环和环形衬底区域。每一个这种构件或层包括各自间隙以建立保护环的不连续性质。在一些实施例中，间隙是不对准的。金属环可以包括跨环形衬底区域内的间隙或在其上方延伸的指或挡板（flap）。如下所述，挡板可以包括间隙的金属重叠，其可以呈现配置保护环的频率响应的阻抗，从而影响保护环内的电路性能，包括电感器。保护环可以充当频率滤波器。间隙的配置，包括例如间隙的一个或多个横向尺寸，可以被用于定制保护环的频率行为和/或保护环的其它行为。
不连续保护环的间隙和其它方面可以被优化以实现足够水平的噪声隔离，并带有可接受水平的电感器性能退化。没有别的，而只将间隙引入保护环对于噪声隔离可能是有挑战性的或不利的。然而，所公开的实施例的间隙配置可以允许提供足够的噪声隔离。间隙的定位、大小、结构和其它特征可以被配置以保存完整环路保护环的隔离性能。在一些情况下，特定量（例如，可忽略不计）的噪声可以到达被保护环所围绕的电感器。因此，本发明所使用的术语“噪声隔离”是广义的，并且不旨在暗示噪声传输其全部被防止。
所公开的实施例的不连续保护环可以对各种不同电路和电感器设计是有用的。电路可以是有LC储能电路（LC tank）射频电路或其它RF或模拟电路。虽然在本发明中结合压控振荡器（VCO）被描述，所公开的实施例不限于任何特定类型的电路块、IC芯片或电子装置。
虽然在下面结合体衬底被描述，所公开的IC芯片、装置和制作方法不限于任何特定衬底类型或制作技术。所公开的器件的半导体衬底可以不同。环形衬底区域的配置、外形、导电类型、掺杂剂材料和其它特征也可以不同。例如，所公开的装置和方法不限于涉及浅沟槽隔离（STI）区域的间隙。例如，间隙可以被形成或放置在IC芯片的有源区域中。
虽然下面结合p-型环形衬底区域描述，所公开的器件不限于任何特定导电类型的结构。p-型衬底和p-型衬底区域在本发明中被描述是为了描述的方便，并没有任何有意图的限制。因此，n-型衬底和n-型衬底区例如可以由相反导电类型的半导体区域的代替物提供。例如，在下面描述的示例中的每一个半导体区域、层或其它结构可以有与在以下示例中确定的类型相反的导电类型（例如n-型或p-型）。
图1显示了具有根据一个实施例配置的电路块12的IC芯片10的一部分的顶视图。IC芯片10可以是具有数字电路和模拟电路块组合的混合信号IC芯片。电路块12可以是模拟电路块。在该示例中，除了电路块12，IC芯片10包括数字电路块14、15。电路块12和数字电路块14被放置在半导体衬底16中并由其支撑。例如，每一个电路块12、14、15可以包括多个晶体管器件（例如，n-沟道-和/或p-沟道场效应晶体管器件），所述晶体管器件具有放置或形成在半导体衬底16中的区域。多个导电层随后在半导体衬底16上沉积以形成的各种结构，包括到半导体衬底16中的区域的触点、晶体管栅极、互连等等。
电路块12可以连同任何数量的模拟电路块和任何数量的数字电路块被放置在混合信号IC芯片10上。半导体衬底16是共用衬底，每一个这种模拟和数字电路块在该衬底上形成。模拟和数字电路块的布置可能不同。例如，数字电路块14、15不必是邻近于，沿单一的侧面，或以其它方式接近所示的电路块12被放置。
在该示例中，电路块12包括带有电感器20的压控振荡器（VCO）电路18。VCO电路18被配置为基于LC储能电路的VCO。VCO电路18还包括多个被放置在半导体衬底16中的晶体管器件（例如，场效应晶体管器件）。附加的或替代的模拟电路或器件可以被包括在电路块12中。例如，替代VCO电路18或者除VCO电路18之外，电路块12可以包括锁相环电路。电感器20可以被放置在各种LC储能谐振布置中。电感器20可以被放置在其它布置中并且合并到各种不同的电路中。
电感器20的布局、结构、配置和其它特征可能不同。电感器20不必是所示的环形。附加或替代形状也可以被使用。例如，电感器20不必是平面的。在一些情况下，电感器20包括一个或多个由半导体衬底16支撑的金属层。例如，电感器20可以包括粘附金属层、过渡金属层和高导电性金属层。在其它实施例中，电感器20可以包括一个或多个由半导体衬底16支撑或被放置在半导体衬底16（例如，一个或多个高掺杂半导体区域）中的非金属层（例如，多晶硅）。
IC芯片10包括围绕了电路块12以将电路块12的构件与外部噪声隔离开的保护环22。外部噪声可以由数字电路块14和15生成。保护环22可以保护电路块12免受替代或附加噪声源，包括片外噪声源的伤害。保护环18包括多个被层叠码放的构件，
以解决噪声沿着不同路径可能传播到电路块12。如下所述，一个或多个层可以由IC芯片12的半导体衬底16支撑，以及一个或多个层可以被放置在半导体衬底16中。多个构件可以有共用布局或图案，例如在图1中所示的直线图案。可替换地，不同布局可以被用于保护环18的不同构件。
保护环22可以接地。在该示例中，保护环22在沿着保护环22的接地点26处被连接到IC芯片10的接地垫24。地面24可以对应或包括接地垫或IC芯片10的专用于电路块12的其它节点。附加的接地点可以被使用。保护环22可以通过一个或多个互连28被电连接到接地垫24。保护环22可以在任何期望的电压下被偏置。
接地点26可以被放置在一个或多个噪声源附近。在该示例中，接地点26沿着保护环22的相邻于数字电路块14、15的一侧被放置。接地点26的位置可能不同。例如，接地点26可以在数字电路块14和15之间被居中放置，居中放置在数字电路块14、15的其中一个被认为生成最显著噪声内，或以其它方式放置在数字电路块14、15的其中一个或两个附近。接地点26可以基于IC芯片10上的噪声分布被选择，其中接地点26被放置在尽可能接近噪声分布的极大值处。
保护环22是不连续保护环。不连续性可以减小与电感器20的电磁耦合。在该示例中，保护环22包括间隙30。因此，保护环22被分成两个段32、34或在接地点26的任一侧上的部分。如下所述，间隙30是通过保护环22的构件或层内中各自的组成间隙形成的。保护环22的不连续性质可以被用于最小化保护环22对电感器20的性能的不利影响程度。考虑到电感器20的作用，间隙30可以被配置以优化由保护环22提供的噪声隔离。例如，给定电感器（20）的电感和/或品质因数（Q）的可接受下降，间隙30的尺寸（例如，长度）可以被选择以确保足够的噪声隔离被提供。
基于噪声源和/或接地点26的位置，间隙30可以沿着保护环22被放置。当接地点26可以沿着保护环22靠近噪声源被放置的时候，间隙30可以沿着保护环22远离噪声源被放置。在该示例中，间隙30沿着保护环22与相邻于数字电路块14、15的一侧相反的一侧被放置。间隙30不必位于所示的相反侧上，并且可以以其它方式与噪声源隔开。在噪声被均匀分布在整个IC芯片10的情况下，间隙30的位置可以基于其它因素被选择，包括，例如下面描述的那些。
间隙30的位置可以基于接地点26的位置被选择（反之亦然）。间隙30（以及其各自组成间隙）可以沿着保护环22相对于接地点26被放置以实现阻抗对称性。例如，间隙30可以被放置以便段32、34有相同或大致相同的阻抗。阻抗可以在间隙30从接地点26到段32、34的指端被测量。段32、34的阻抗对称性可以配置保护环以沿着保护环22的所有部分提供有效和高效隔离。
保护环22的布局或图案可以与给出的示例不同。例如，保护环22不需要有直线形状。保护环22可以有任何数量的侧面、段或部分。附加的侧面或段的加入可以允许间隙30远离噪声源被放置，同时仍呈现阻抗对称段。保护环22的横向宽度、材料、厚度或其它特征可以也或或者沿着段32、34的其中一个或两个不同以调整间隙30的位置并保持阻抗对称性。因此，段32、34的长度可以不同。
保护环22可以被配置为在很宽频率范围内的噪声隔离。保护环22的频率响应可以通过调节保护环22（或，例如，其金属环）相对于接地点26呈现的寄生电容被配置。寄生电容的其它来源也可以被考虑在内，包括，例如，封装和印刷电路板的寄生电容。在一些情况下，直到高额定频率（例如，基于上述参考的寄生电容），频率响应是相对扁平的，在这之后，噪声隔离减小。保护环22的这些和其它特征可以如下所述被配置以提供宽带或窄带噪声隔离。
保护环22也呈现与保护环22中的间隙30引入的电容串联的电感。所生成的LC电路决定保护环22的频率响应特征。在一些实施例中，保护环22可以被配置以调节电感的大小（例如，以达到期望值），并且，进而，定制保护环22的频率响应特征。例如，保护环22的长度可以被调整。保护环22的这种配置可以在给定范围频率上建立间隙30所呈现的用于有效噪声隔离的期望水平的阻抗是有用的。可替代地或附加地，保护环22的这种配置可以在建立LC电路的谐振频率上是有用的，其中在该谐振频率下，间隙30所呈现的阻抗实际上是零。在谐振频率下，保护环22可以充当封闭的环。
图2更详细的显示了带有间隙30的保护环22的一部分。保护环22包括由半导体衬底16支撑的金属环40，以及被放置在半导体衬底16中并且电耦合于金属环40的环形区域42。金属环40可以被配置以阻止或以其它方式抑制噪声沿着半导体衬底16以上的路径到达电路块12（图1）。环形区域42可以被配置以阻止或以其它方式抑制噪声路径穿过半导体衬底16。为了建立保护环22的间隙30（图1），金属环40具有间隙44以及环形区域42具有间隙46。在该实施例中，间隙44和46彼此对准。
金属环40和环形区域42通过多个通孔44被电连接。通孔44可以规则地分布并沿着如图所示的保护环44彼此横向隔开。通孔44的密度可能不同。每个通孔44可以包括金属或从半导体衬底16的表面向上延伸以到达金属环40的其它导电结构。通孔44可以穿过一个或多个钝化层，例如氮化硅。其它介电材料，例如二氧化硅和原硅酸四乙酯（TEOS）可以被使用。为便于说明本公开的实施例，钝化层未在图2中显示并且本申请的其它截面图也未显示。
环形区域42可以有掺杂浓度水平以沿着保护环22建立穿过半导体衬底16的导电路径。导电路径可以被配置以阻止或以其它方式抑制半导体衬底16中的噪声到达电路块12（图1）。在一个示例中，环形区域42包括重掺杂p-型区域。环形区域42可以被掺杂以在半导体衬底16的表面上建立与通孔44的欧姆接触。环形区域42可以通过一个或多个用于形成其它接触区域，例体接触区或源极/漏极接触区域的注入程序被形成。在该示例中，环形区域42被放置在p-型阱46内。p-型阱46可以形成在半导体衬底16的外延层47内。例如，p-型阱46可以在外延层47生长之后通过注入程序被形成。或者，p-型阱46可以在外延层47的生长期间中被形成。外延层47可以是轻p-型掺杂（p-）层或轻n-型掺杂（n-）层。环形区域42不必被放置在半导体衬底16的表面上。例如，环形区域42可以包括与表面隔开的掩埋区。
环形区域内的间隙46可以包括被放置在半导体衬底16的表面上的浅沟槽隔离（STI）区域48。在该示例中，STI区域48延伸跨间隙的整个长度，从而限定了间隙46的大小。STI区域46可以包括氧化硅和/或另一种介电材料。间隙46可以包括替代或附加的结构或材料。在该示例中，STI区域48的下边界处在比环形区域42的下边界更低的深度。因此，STI区域48可以延伸到p-型阱46。下边界的深度可能会不同。例如，在其它实施例中，深沟槽隔离（DTI）或其它隔离区域可以被放置在间隙46中。在一些情况下，隔离区域可以到达超出了p-型阱46的深度。
金属环40可以包括金属层的堆叠。例如，金属环40可以包括粘附金属层、一个或多个过渡金属层以及一个或多个导电层。粘附金属层可以包括钛、氮化钛、钨化钛、铬和/或其它金属，以粘附到钝化层，其中金属环40在钝化层上沉积。过渡金属层可以包括镍、钼、钯、铂和/或其它金属，其被放置在堆叠的粘附金属层和导电金属层之间。导电金属层可以包括铜、金和/或其它低电阻率金属。
金属环40可以处于在IC芯片10的一个或多个互连层内。这种互连层可以在半导体衬底16上或者以上沉积，或以其它方式被半导体衬底16支撑。金属环40可以在电路12、14、和/或15（图1）的一个或多个互连形成过程中被形成。在其它实施例中，金属环40与IC芯片10的互连或互连层分开形成。
半导体衬底16可以包括多个外延层，其中环形区域42和其它区域在该外延层中形成。在一个示例中，半导体衬底16包括在原始p-型衬底50上生长的单一p-型外延层（例如，外延层47）。在一些情况下，原始衬底50可以是重掺杂p-型衬底，例如那些具有多个外延层的衬底。半导体衬底16可以替代地或附加地包括非外延层，其中一个或多个器件区域在该非外延层内形成。半导体衬底16的任何一层或多层可以包括硅、砷化镓、氮化镓或其它半导体材料。在该示例中，半导体衬底16具有体衬底，虽然绝缘体上硅（SOI）衬底可以被使用。放置在原衬底上的绝缘层可以包括，例如，氧化硅。半导体衬底16的结构、材料和其它特征可以不同于上面提到的实施例。此外，更少的或替代的层可以被包括在半导体衬底16中。例如，任何数量的附加的半导体和/或非半导体层可以被包括。因此，所公开的器件不限于，例如，SOI或体衬底、或包括了外延生长层的衬底，而是可以被各种其它类型的半导体衬底支撑。
图3是具有不同间隙配置的另一个保护环60的截面图。保护环60包括带有间隙64的金属环62和带有间隙68的环形区域66。金属环62、环形区域66以及保护环60（例如，通孔）的一个或多个其它构件可以如上面结合图2在描述被配置。例如，如上所述，环形区域66可以包括p-型阱。在该实施例中，环形区域66中的间隙68包括STI区域70和相邻于STI区域70的p阱块区域72。STI区域70可以如结合图2在上面描述的被配置。P阱块区域70被放置在半导体衬底16中。在该实施例中，P阱块区域72是放置在STI区域70下或者下方的掩埋区域。在一些情况下，P阱块区域72是通过图案化p-型阱74以使p阱块区域72与间隙68对准而被形成的。因此，P阱块区域72可以对应于半导体衬底16的未掺杂（或更少重掺杂）部分。例如，P阱块区域72可以包括或对应于半导体衬底16的外延层的一部分。
p阱块区域72可以具有掺杂浓度水平以有效地充当p-型阱74的端点之间的绝缘体。P阱块区域72可以被用于防止可能会以其它方式穿过p-型阱74的在STI区域70周围的电流流动。
在替代实施例中，P阱块区域72被放置在半导体衬底16的表面上。P阱块区域72可以替代STI区域70或者在STI区域70的旁边被放置。
图4是具有挡板的间隙配置的另一个保护环80的截面图。在该实施例中，保护环80的金属环82和环形区域84具有彼此不对准的各自间隙86和88。金属环82有在间隙88上方延伸的指的挡板89。挡板89可以被如上所述的一个或多个钝化层支撑。挡板89的长度可能不同。在该示例中，挡板89延伸到跨整个间隙88。金属环82中的间隙86横向地从环形区域84中的间隙88偏移到间隙86、88不重叠的程度。偏移程度可能不同。例如，间隙86、88可以偏移，但在其它情况下部分地重叠。间隙86、88之间的间距X也可能变化。在一些实例中，间距X可以被选择以实现期望的频率响应。在一些情况下，金属环82可以横向延伸跨环形区域84中的间隙88直到基于期望的噪声频率范围的程度。
有挡板的间隙（flapped gap）配置在金属环82和衬底之间建立了电容耦合。在高频率（例如，大约2.5千兆赫）处，电容耦合可以最小化金属环82和/或环形区域84内的更宽间隙的作用。噪声可以电容性地沉入挡板89。考虑到期望的噪声频率范围，由金属环82和衬底呈现的电容的频率相关分析可以被用于配置挡板89。
间隙86、88不必有相同尺寸（例如，长度）。在该示例中，间隙86可以短于间隙88。在本发明所描述的其它实施例中的间隙的相对尺寸也可以不同。
图4还显示了金属环82如何包括金属层的堆叠。金属层可以在彼此上沉积以形成金属环82。在该示例中，堆叠包括交替金属层，该交替金属层包括第一金属层90和第二金属层92。第一金属层90可以包括以上引用的金属层的任何一个，并且第二金属层92可以包括以上引用金属层的另一个。介电层（例如，二氧化硅、氮化硅和/或其它介电材料）可以被放置在每对相邻的第一和第二金属层90、92之间，其随后可以通过任何数量的通孔（未显示）被连接。介电层可以被配置为薄膜。该膜可以具有比金属层90、92的厚度小得多的厚度，并且因此未在图4中显示。替代地，图4也可以被看作是描绘了介电层，在此情况下，层92可以被认为是介电层并被理解以填充和延伸跨间隙86。附加或替代金属可以被使用或合并到堆叠中。例如，第一和第二金属层的交替层可以是除了堆叠的任何粘附和/或过渡金属层。每一个金属层可以结合第一金属沉积过程被沉积。在一些情况下，金属层可以结合形成互连被沉积。
金属环82和环形区域84通过通孔94被电连接。通孔94可以类似于结合其它实施例所描述的通孔被配置或构造。然而，通孔94的相对于间隙86、88的位置可能不同。在图4的实施例中，没有通孔94被放置在间隙86和88之间（例如，金属环82的内边缘96和间隙88之间），而且通孔94中的一个沿着或在金属环82的外边缘98被放置。在替代实施例中，通孔94中的一个可以被放置在间隙86、88之间，和/或通孔94中的一个不必被放置在金属环82的外边缘98。
金属环82的一个或多个其它构件或方面可以如上述被配置。例如，金属环82可以被配置为阻抗对称保护环的一部分，正如结合图1在上面描述的。为了实现阻抗对称性，保护环的接地点可以相对于间隙86和88的外端或远侧端之间的中点被选择（或反之亦然）。本发明其它地方描述的金属环可以以类似于金属环82的方式被配置。
图5是带有替代间隙配置的保护环100的截面图。正如在本发明描述的一个或多个其它实施例中，保护环100包括金属环102，其进而包括金属层堆叠。在该示例中，堆叠包括两种金属的交替层，金属层104和金属层106。金属层104、106可以包括结合图4的实施例在上面引用的金属。金属层104、106的相邻对被各自介电层或膜分开，并且通过如上所述的通孔彼此连接（在金属环102的间隙外）。图5可以被可替换地看作是描绘了介电层或膜。例如，层106可以被认为是介电层并被理解以填充如上所述的间隙。附加的或替代的金属可以被使用或合并到堆叠。
金属环102的间隙108由金属层104、106内的各自金属层间隙形成。在该实施例中，间隙108包括金属层104内的金属层间隙110、112，以及金属层106内的金属层间隙114。金属层间隙110、112短于（例如，横向地更窄）金属层间隙114。在该示例中，每个金属层间隙114具有符合保护环100的环形区域118内的间隙116的尺寸的长度（例如，横向宽度）。金属层间隙110、112的长度因此也短于间隙116的长度。更小的金属层间隙110、112由横向延伸跨间隙114的一部分的金属层104的挡板120或指形成。挡板120可以被本发明所描述的一个或多个钝化层支撑。
金属层间隙110和金属层间隙112是横向偏移的或彼此不对准的。在该示例中，金属层104的挡板120交替地从金属环102的相对端延伸，并彼此部分地横向重叠以建立交错挡板布置。重叠的程度可以不同。每个挡板120可以终止于间隙108内的任何位置。在该示例中，挡板120延伸跨间隙108的大部分以在更靠近金属环102的另一端（例如，与挡板120从此延伸的一端相反的一段）的横向位置处终止。在其它实施例中，挡板120延伸跨间隙108的小于一半。
金属层104在间隙108内的沉积可以通过插入介电层被支撑。例如，在沉积金属层104的第一层之后，介电材料，例如氮化硅或二氧化硅，在间隙108的区域内沉积。介电材料填充了金属层间隙112，并在间隙108的区域内的金属层104上形成了钝化层。金属层106的第一层随后在金属层104上被沉积，并被蚀刻以形成金属层间隙114（在该示例中，相当于间隙108的区域）。金属层104的第二层随后被沉积并被图案化以限定金属层间隙110。另一个钝化层被沉积并且被图案化以填充金属层间隙110并覆盖间隙108的区域内的金属层104，如上所述。沉积过程随后可以继续进行以形成具有各自金属层间隙的所需数量的金属层。
金属层间隙110、112的布置可以以进一步方式与所示的示例不同。例如，在一些实施例中，金属层间隙110不必如图所示彼此对准。类似地，金属层间隙112不必如图所示彼此对准。金属层间隙110、112不必具有相同尺寸（例如，长度）。
图6是带有另一个挡板间隙配置的保护环120的截面图。在该实施例中，保护环120包括金属环122，其中带有从环形区域128内的间隙126偏移的集体间隙124。金属环122和环形区域128可以如上所述被形成。正如结合图4在上面所描述的，间隙124、126可以横向偏移。在该实施例中，正如结合图5在上面所描述的，间隙124包括一组由金属堆叠的交错金属层形成的组成间隙。因此，间隙124可以包括在一些组成金属层中的各自的非对准金属层间隙130，132，以及在其它组成金属层中的更大的金属层间隙134。间隙130、132的位置以及交错布置的其它方面可以与如上所述不同。与图5的实施例相反，每个金属层间隙130、132、134偏移环形区域128内的间隙126。间隙124、126偏移的程度可以与如上所述不同。
间隙124（以及图5的间隙108）的配置可以被定制以控制电容以为保护环120的性能创建滤波器。电容是通过间隙124内的重叠金属建立的。附加的电容在金属环122的最底部金属层和环形区域128之间建立。这些电容被并联放置以限定滤波器的性能。
图7是金属环122的俯视图，以描绘金属环122的非均匀横向尺寸（例如，宽度）。非均匀性可以被放置在间隙124处。保护环120呈现了金属环122的横向尺寸沿着保护环120的长度是如何不同的一个示例。远离间隙124或在间隙124之外，金属环122具有横向宽度Wring，其可以被选择以提供噪声隔离的期望水平。在间隙124处和/或间隙124附近，金属环122的挡板或指136的横向宽度被增加到宽度W。在该示例中，金属环122的横向宽度在具有长度L的部分138上等于W。部分138可以符合间隙124和组成间隙134的长度（并且因此符合指136的组合（重叠）长度）。指136限定了组成间隙130、132。横向尺寸W和L中的任一个或两者可以被调整。例如，部分138可以短于或长于间隙124的长度。在其它实施例中，部分138可以也或替代地从间隙124横向偏移到任何期望程度。金属环122的这些横向尺寸可以被用作设计参数。例如，部分138可以与间隙124隔开以调整金属环122的段的阻抗。
本发明所描述的每个保护环可以包括一个或多个被图案化以包括类似于图6中所示的部分136的更宽部分的部分。例如，一个或多个上述实施例的挡板可以有增加的宽度。非挡板实施例的金属环宽度也可以在金属环的指或端点处或其附近被增加。
在任何上述金属环内的间隙可以具有基于金属环的横向宽度（例如，Wring）的长度。在一些实施例中，金属环内的集体间隙（与组成金属层间隙相反）可以落有在大约1:1至大约3:1的范围内的间隙长度和环横向宽度比。在一个示例中，对于大约1微米的横向环宽度，间隙长度可以是大约3微米。其它长度和宽度也可以被使用。在范围内的间隙尺寸可以避免允许不可接受水平的噪声到达被隔离的电路块。其它比例可以被使用，这取决于例如噪声环境的其它设计参数和/或特征的变动。例如，间隙长度相对于保护环的总长度可以是指定的。在某些情况下，间隙长度可以比保护环的总长度的约5％更小。
半导体衬底16中的上述半导体区域的掺杂浓度、厚度和其它特点可以不同。
浓度和厚度在其它实施例中可以不同。例如，原始衬底50的掺杂浓度可以变化很大。
图8显示了用于制作带有如上所述的不连续保护环的IC芯片的示例性制作方法。IC芯片是用半导体衬底制作的，所述半导体衬底的区域或层可以有上述描述的示例中的导电类型，或可替代地被配置有相反导电类型。所述方法包括一序列操作或步骤，便于说明，仅其突出部分被描绘。操作的顺序在其它实施例中可以不同。例如，隔离沟槽可以在形成保护环的环形区域（和/或半导体衬底中的其它区域）之后而形成。
所述方法可以开始于或包括动作700，其中p-型外延层，例如外延层47（图2）在半导体衬底上生长。外延层可以限定半导体衬底的表面。半导体衬底可以被配置为体衬底。半导体衬底可以包括原始p-型半导体衬底，其中绝缘体、外延、或其它层在其上生长或以其它方式形成。任何数量的外延层可以被生长。在些情况下，p-型外延层相当于p-型阱，其中保护环的环形区域在其中形成。
在动作702中，一个或多个STI区或其它隔离沟槽可以随后在半导体衬底的表面上形成。如上所述，STI区域的一个可以在保护环的环形区域内的间隙位置处形成。STI区域可以通过任何目前已知的或以后开发的程序被形成。例如，动作702可以包括形成沟槽以及在沟槽内沉积一种或多种材料（例如，化学气相沉积或CVD）。在一些实施例中，沟槽用氧化硅填充。附加或替代材料可以被沉积。在替代实施例中，STI区域可以在一个或多个掺杂注入程序被执行之后而形成。
在动作704中，多个器件区域在外延层内形成以限定IC芯片的电路块的器件。例如，体、源极/漏极以及各种类型的晶体管器件的其它区域通过许多掺杂注入程序被形成。一个或多个注入程序可以被用于形成保护环。
在动作706中，半导体衬底也可以通过针对形成保护环的衬底部分的一个或多个注入程序被掺杂。在一些情况下，掺杂注入程序被实施以形成p-型阱（或p-阱），例如p-型阱46（图2）。替代地或此外，掺杂注入程序可以被实施以形成环形区域，例如环形区域42（图2）。环形区域可以形成于p-型阱内。如上所述，环形部分具有间隙以减小与电感器的电磁耦合。针对形成p-型阱的掺杂注入程序可以通过被配置以形成环块，例如相邻于STI区域的间隙内的p-阱块72（图3）的掩模被实施。
在一些实施例中，动作704和706可以相结合。用于形成一个或多个器件区域的注入程序，也可以被用于形成p-型阱和/或环形区域。例如，p-型阱可以通过被配置以也形成FET器件的体区域的注入程序来形成。环形区域可以通过被配置以也形成体区域的接触区域（或具有相同的导电类型，例如p-型的任何其它接触区域）的注入程序来形成。
钝化层可以被沉积和图案化，例如，通过动作708中的在半导体衬底表面上的光刻。钝化层可以包括一种或多种介电材料，例如氮化硅。钝化层可以被图案化以促进通孔的形成，例如通孔44（图2），和/或其它导电结构，例如在半导体衬底表面上的被保护环围绕的电路块的电感器。尽管其被图案化，一个或多个导电结构（除了通孔）可以在钝化层上沉积。
在动作710中，一个或多个导电层在半导体衬底上沉积或在由半导体衬底支撑的层上沉积。导电层可以包括一种或多种金属或其它导电材料，例如多晶硅。导电层随后可以通过，例如，蚀刻过程被选择性地剥离或移除以形成电感器，例如电感器20（图1）。导电层可以被用于形成由半导体衬底支撑的附加的或替代的导电结构，例如互连或焊垫。
在动作712中，一个或多个导电层也可以被沉积以形成通孔或其它导电结构（例如，互连、焊垫等等）。导电层可以包括一种或多种金属或其它导电材料，例如多晶硅。通孔被配置以将保护环的构件彼此电连接。在一些情况下，动作710和712相结合，在这种情况下，电感器和通孔由同一金属层形成。在其它情况下，一个或多个钝化层可以在用于形成不同的结构的各自沉积过程之间被沉积。
在动作714中，一个或多个金属层（例如，金属堆叠）被沉积和被图案化以形成保护环的金属环，例如金属环40（图2）。金属堆叠可以包括任何数量的组成金属层和这些组成金属层之间的介电层。如上所述，金属环有各自的间隙，以减小与电感器的电磁耦合。金属层中的各自的间隙可以或不可以彼此对准。在一些情况下，金属层具有共用图案以形成一组对准的组成间隙，并且限定非偏移间隙布置（见，例如，图2中所示的间隙44）。在其它情况下，金属层被不同地图案化以形成交错指，并限定偏移间隙布置，诸如在图5中所示的布置。
金属环和环形区域内的间隙可以如上所述彼此不对准。
附加的动作可以在制作过程中在不同点被实施。例如，一个或多个附加的钝化层可以在动作710和712之间、动作712和714之间和/或在动作714的沉积金属叠层的各自金属层期间被沉积。一个或多个其它行为可以针对限定电路块装置的各自有源区域。在一些情况下，这种行为可以包括形成任何数量的STI或DTI区域。制作过程也可以包括针对晶圆分割（或切割）以及生成管芯（die）的封装的多个动作，以提供IC芯片或所公开的实施例的其它电子器件。
在第一方面，电子装置包括半导体衬底，被放置在半导体衬底中并由其支撑并且包括电感器的电路块，以及围绕所述电路块的不连续噪声隔离保护环。所述不连续噪声隔离保护环包括由所述半导体衬底支撑的金属环，以及被放置在所述半导体衬底中，具有掺杂浓度水平，并且电耦合于所述金属环以抑制所述半导体衬底中的噪声到达所述电路块的环形区域。所述金属环具有第一间隙以及所述环形区域具有第二间隙。
在第二方面，IC芯片包括半导体衬底，被放置在半导体衬底中并由其支撑并且包括电感器的电路块，以及围绕所述电路块，在沿着所述不连续噪声隔离保护环的接地点处被连接到地面的不连续噪声隔离保护环。所述不连续噪声隔离保护环包括由所述半导体衬底支撑的金属环，以及被放置在所述半导体衬底中，具有掺杂浓度水平，并且电耦合于所述金属环以抑制所述半导体衬底中的噪声到达所述电路块的环形区域。所述金属环具有第一间隙以及所述环形区域具有第二间隙以减小与所述电感器的电磁耦合。所述第一和第二间隙彼此不对准。
在第三方面，制作电子装置的方法包括在半导体衬底上形成电路块的器件区域;掺杂所述半导体衬底以在所述半导体衬底中形成噪声隔离保护环的环形区域，所述噪声隔离保护环围绕所述电路块；以及沉积所述噪声隔离保护环的金属环，所述金属环电耦合于所述环形区域。所述金属环具有第一间隙以及所述环形区域具有第二间隙以减小与所述电路块的电感器的电磁耦合。
本发明是由以下权利要求及其等同物限定的，并且这部分内容都不应该被视为对权利要求的限定。本发明的其它方面和优点结合优选实施例在上面被讨论，并且可以随后被独立地或组合地提出主张。
虽然本发明在上面参照各种实施例被描述，应了解，在不脱离本发明范围下可以做很多改变和修改。因此，意图是上述详细说明书被认为是说明性而非限定的，并且应了解以下权利要求、包括等同物旨在限定本发明的精神和范围。

Claims (20)

1.一种电子装置，包括：
半导体衬底;
被放置在所述半导体衬底中并由其支撑并且包括电感器的电路块;以及
围绕所述电路块的不连续噪声隔离保护环，并且所述噪声隔离保护环包括：
由所述半导体衬底支撑的金属环;以及
被放置在所述半导体衬底中，有掺杂浓度水平，并且电耦合于所述金属环以抑制所述半导体衬底中的噪声到达所述电路块的环形区域;
其中所述金属环具有第一间隙并且所述环形区域具有第二间隙。
2.根据权利要求1所述的电子装置，其中所述第一间隙和第二间隙彼此不对准。
3.根据权利要求1所述的电子装置，其中所述金属环延伸跨所述环形区域内的所述第二间隙。
4.根据权利要求1所述的电子装置，其中：
所述金属环包括第一金属层和第二金属层;
所述第一金属层包括第一金属层间隙;
所述第二金属层包括第二金属层间隙;以及
所述第一金属层间隙和第二金属层间隙彼此不对准。
5.根据权利要求4所述的电子装置，其中所述环形区域内的所述第二间隙不与所述第一金属层间隙对准且不与所述第二金属层间隙对准。
6.根据权利要求4所述的电子装置，其中：
所述第一金属层和第二金属层包括所述第一金属层间隙和第二金属层间隙在其处被限定的各自指；以及
所述各自指的横向宽度大于所述金属环的其余部分的横向宽度。
7.根据权利要求4所述的电子装置，其中所述第一金属层间隙和第二金属层间隙的长度短于所述环形区域内的所述间隙的长度。
8.根据权利要求1所述的电子装置，其中所述环形区域内的所述第二间隙包括被放置在所述半导体衬底的表面处的沟槽隔离区域。
9.根据权利要求8所述的电子装置，其中所述环形区域内的所述第二间隙进一步包括位于所述半导体衬底中相邻于所述沟槽隔离区域的p-阱块区域。
10.根据权利要求1所述的电子装置，其中：
所述不连续噪声隔离保护环在沿着所述不连续噪声隔离保护环的接地点处被连接到地面；以及
所述第一间隙和第二间隙沿着所述不连续噪声隔离保护环相对于所述接地点被放置以建立所述不连续噪声隔离保护环的一对阻抗对称段。
11.根据权利要求1所述的电子装置，其中：
所述不连续噪声隔离保护环在沿着所述不连续噪声隔离保护环接近噪声源的位置处被连接到地面；以及
所述第一间隙和第二间隙沿着所述不连续噪声隔离保护环远离所述噪声源的位置处被放置。
12.根据权利要求1所述的电子装置，其中所述金属环具有非均匀横向宽度。
13.根据权利要求1所述的电子装置，其中所述第一间隙和第二间隙被配置以减小与所述电感器的电磁耦合。
14.一种集成电路IC芯片，包括：
半导体衬底;
被放置在所述半导体衬底中并由其支撑并且包括电感器的电路块;以及
不连续噪声隔离保护环，围绕所述电路块，在沿着所述不连续噪声隔离保护环的接地点处被连接到地面，并且所述不连续噪声隔离保护环包括：
由所述半导体衬底支撑的金属环;以及
被放置在所述半导体衬底中，具有掺杂浓度水平，并且电耦合于所述金属环以抑制所述半导体衬底中的噪声到达所述电路的环形区域;
其中所述金属环具有第一间隙并且所述环形区域具有第二间隙以减小与所述电感器的电磁耦合；以及
其中所述第一间隙和第二间隙彼此不对准。
15.根据权利要求14所述的IC芯片，其中所述第一间隙和第二间隙沿着所述不连续噪声隔离保护环相对于所述接地点被放置以建立一对具有阻抗对称长度的所述不连续噪声隔离保护环的段。
16.根据权利要求14所述的IC芯片，其中：
所述金属环包括第一金属层和第二金属层;
所述第一金属层包括第一金属层间隙;
所述第二金属层包括第二金属层间隙;以及
所述第一金属层间隙和第二金属层间隙彼此不对准。
17.根据权利要求16所述的IC芯片，其中限定所述第一金属层间隙和第二金属层间隙的所述第一金属层和第二金属层的各自指宽于所述金属环的远离所述第一间隙的段。
18.一种制作电子装置的方法，所述方法包括：
在半导体衬底中形成电路块的器件区域;
掺杂所述半导体衬底以在所述半导体衬底中形成噪声隔离保护环的环形区域，所述噪声隔离保护环围绕所述电路块；以及
沉积所述噪声隔离保护环的金属环，所述金属环电耦合于所述环形区域;
其中所述金属环具有第一间隙并且所述环形区域具有第二间隙以减小与所述电路块的电感器的电磁耦合。
19.根据权利要求18所述的方法，进一步包括在所述环形区域内的所述第二间隙的位置处形成隔离沟槽。
20.根据权利要求18所述的方法，其中沉积所述金属环包括沉积第一金属层和第二金属层，其中：
所述第一金属层包括第一金属层间隙;
所述第二金属层包括第二金属层间隙;并且
所述第一金属层间隙和第二金属层间隙彼此不对准。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109492437A (zh) * 2017-09-11 2019-03-19 英飞凌科技股份有限公司 具有用于检测对芯片的攻击的电路的芯片
CN112382625A (zh) * 2020-11-13 2021-02-19 华南理工大学 一种氮化镓基有源器件的保护环

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6488720B2 (ja) * 2015-01-23 2019-03-27 三菱電機株式会社 半導体装置
US10439739B2 (en) 2015-06-12 2019-10-08 Qualcomm Incorporated Divided ring for common-mode (CM) and differential-mode (DM) isolation
US11300610B1 (en) * 2020-12-30 2022-04-12 Winbond Electronics Corp. Integrated circuit, crack status detector and crack status detection method
US20230043245A1 (en) * 2021-07-29 2023-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. High voltage guard ring semiconductor device and method of forming same

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5864168A (en) * 1997-02-18 1999-01-26 Texas Instruments Incorporated Apparatus and method for reduced substrate noise coupling
CN1325545A (zh) * 1998-09-03 2001-12-05 艾利森电话股份有限公司 高压屏蔽
US6744112B2 (en) * 2002-10-01 2004-06-01 International Business Machines Corporation Multiple chip guard rings for integrated circuit and chip guard ring interconnect
CN101432881A (zh) * 2006-02-23 2009-05-13 飞思卡尔半导体公司 集成电路芯片中电路模块间的噪声隔离
CN101593737A (zh) * 2008-05-29 2009-12-02 联发科技股份有限公司 集成电路的封环结构
CN102301471A (zh) * 2009-01-30 2011-12-28 阿尔特拉公司 具有掺杂衬底的集成电路电感器

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7138686B1 (en) 2005-05-31 2006-11-21 Freescale Semiconductor, Inc. Integrated circuit with improved signal noise isolation and method for improving signal noise isolation
US7834428B2 (en) 2007-02-28 2010-11-16 Freescale Semiconductor, Inc. Apparatus and method for reducing noise in mixed-signal circuits and digital circuits

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5864168A (en) * 1997-02-18 1999-01-26 Texas Instruments Incorporated Apparatus and method for reduced substrate noise coupling
CN1325545A (zh) * 1998-09-03 2001-12-05 艾利森电话股份有限公司 高压屏蔽
US6744112B2 (en) * 2002-10-01 2004-06-01 International Business Machines Corporation Multiple chip guard rings for integrated circuit and chip guard ring interconnect
CN101432881A (zh) * 2006-02-23 2009-05-13 飞思卡尔半导体公司 集成电路芯片中电路模块间的噪声隔离
CN101593737A (zh) * 2008-05-29 2009-12-02 联发科技股份有限公司 集成电路的封环结构
CN102301471A (zh) * 2009-01-30 2011-12-28 阿尔特拉公司 具有掺杂衬底的集成电路电感器

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109492437A (zh) * 2017-09-11 2019-03-19 英飞凌科技股份有限公司 具有用于检测对芯片的攻击的电路的芯片
CN109492437B (zh) * 2017-09-11 2023-08-01 英飞凌科技股份有限公司 具有用于检测对芯片的攻击的电路的芯片
CN112382625A (zh) * 2020-11-13 2021-02-19 华南理工大学 一种氮化镓基有源器件的保护环
CN112382625B (zh) * 2020-11-13 2021-07-30 华南理工大学 一种氮化镓基有源器件的保护环

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Publication number Publication date
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