JP6488720B2 - 半導体装置 - Google Patents

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Description

本発明は、例えばマイクロ波又はミリ波帯等で使用される内部整合型またはプリマッチ型の電力増幅器を有する半導体装置に関する。
特許文献１には、ＦＥＴチップ（増幅器）を備える内部整合型の半導体装置が開示されている。この半導体装置の高周波信号伝送線路にはシート状の抵抗体が形成されている。
特開平１０−３３５５７５号公報
半導体装置の発振現象を抑制するために、入力整合回路(パッケージの入力端子から増幅器までの間に配置するインピーダンス変換回路)に直列に抵抗を挿入することがある。例えば、パッケージ内のＭＩＣ基板（マイクロ波集積回路基板）の主線路上に、薄膜抵抗を直列に配置する。
しかしながら、増幅器に過大な高周波信号が入力されたとき、薄膜抵抗の形状によっては薄膜抵抗が焼損する問題があった。また、薄膜抵抗の太さに制限がある場合は、所望の抵抗値が得られない問題もあった。
本発明は、上述のような課題を解決するためになされたもので、抵抗の焼損を回避しつつ、動作を安定化できる半導体装置を提供することを目的とする。
本願の発明に係る半導体装置は、パッケージと、該パッケージに固定された入力電極と、該パッケージ内に設けられた入力整合回路基板と、該入力整合回路基板に形成された伝送線路パターンと、該入力整合回路基板に形成された、第１スリットの入った第１抵抗体と、該入力整合回路基板に形成された、第２スリットの入った第２抵抗体と、該パッケージ内に設けられた増幅器と、該入力電極と該伝送線路パターンを電気的に接続する第１接続体と、該伝送線路パターンと該増幅器を電気的に接続する第２接続体と、を備え、該第１スリット及び該第２スリットには該伝送線路パターンがあり、該第１抵抗体と該第２抵抗体は、該第１接続体が該伝送線路パターンに接する第１接続点と、該第２接続体が該伝送線路パターンに接する第２接続点との間にあり、該第１スリットと該第２スリットが対向することを特徴とする。
本発明によれば、スリットを有する抵抗体を複数設けることで、抵抗の焼損を回避しつつ、半導体装置の動作を安定化できる。
実施の形態１に係る半導体装置の平面図である。 抵抗体等の拡大図である。 半導体装置の等価回路図である。 比較例の半導体装置の入力整合回路基板の拡大図である。 比較例の半導体装置の等価回路図である。 比較例の半導体装置の諸特性の周波数依存性を示すグラフである。 抵抗体がない場合の周波数特性を示すグラフである。 実施の形態１に係る半導体装置の諸特性の周波数依存性を示すグラフである。 抵抗体が１つの場合の諸特性の周波数依存性を示すグラフである。 抵抗体の太さを２倍にした場合の諸特性の周波数依存性を示すグラフである。 変形例に係る半導体装置の入力整合回路基板を示す平面図である。 実施の形態２に係る半導体装置の入力整合回路基板等の平面図である。 実施の形態３に係る半導体装置の入力整合回路基板等の平面図である。
本発明の実施の形態に係る半導体装置について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
実施の形態１．
図１は、本発明の実施の形態１に係る半導体装置１０の平面図である。半導体装置１０はパッケージ１２を備えている。パッケージ１２は、例えば銅に金メッキをして形成された金属パッケージである。パッケージ１２には入力電極１４と出力電極４０が固定されている。入力電極１４と出力電極４０は例えばフィードスルーで構成されている。
パッケージ１２内には、入力整合回路基板１６と出力整合回路基板３０が設けられている。入力整合回路基板１６と出力整合回路基板３０は例えば高誘電率基板である。入力整合回路基板１６には伝送線路パターン１８が形成されている。入力整合回路基板１６には抵抗体２０が設けられている。抵抗体２０は例えば薄膜抵抗で形成されている。
図２は、抵抗体２０等の拡大図である。抵抗体２０は第１抵抗体２０Ａと第２抵抗体２０Ｂを備えている。第１抵抗体２０Ａは第１スリット２０ｅが入った直線的な形状を有している。第２抵抗体２０Ｂは第２スリット２０ｆが入った直線的な形状を有している。第１スリット２０ｅ及び第２スリット２０ｆには伝送線路パターン１８がある。第１抵抗体２０Ａの太さと第２抵抗体２０Ｂの太さは等しい。第１抵抗体２０Ａと第２抵抗体２０Ｂの間には伝送線路パターン１８がある。
図１の説明に戻る。出力整合回路基板３０には伝送線路パターン３２が形成されている。入力整合回路基板１６及び伝送線路パターン１８は、例えば、セラミック基板に薄膜パターンを施したＭＩＣ基板で構成される。出力整合回路基板３０及び伝送線路パターン３２も、例えば、セラミック基板に薄膜パターンを施したＭＩＣ基板で構成される。伝送線路パターン１８、３２は、例えば金等のめっきによるメタライズパターンである。
パッケージ１２内には増幅器２４が設けられている。増幅器２４は例えばＦＥＴチップである。入力電極１４と伝送線路パターン１８は第１接続体２２によって電気的に接続されている。伝送線路パターン１８と増幅器２４は第２接続体２６によって電気的に接続されている。増幅器２４と伝送線路パターン３２は接続体３４によって電気的に接続されている。伝送線路パターン３２と出力電極４０は接続体４２によって電気的に接続されている。第１接続体２２、第２接続体２６、及び接続体３４、４２は例えばワイヤであるが、リボンなどの別の導電体でもよい。
第１抵抗体２０Ａと第２抵抗体２０Ｂは、第１接続体２２が伝送線路パターン１８に接する第１接続点Ｐ１と、第２接続体２６が伝送線路パターン１８に接する第２接続点Ｐ２との間にある。
このように、半導体装置１０はパッケージ内部に整合回路用のＭＩＣ基板及び増幅器を内蔵した内部整合型又はプリマッチ型の電力増幅器を構成している。図３は、半導体装置１０の等価回路図である。次に、半導体装置１０の中での高周波信号の伝送について説明する。
入力整合回路基板１６と伝送線路パターン１８はパッケージ１２の入力端のインピーダンスから増幅器２４のインピーダンスに変換する入力整合回路として機能する。入力電極１４に入力された高周波信号は、２通りの経路で増幅器２４に達する。１つ目の経路は、伝送線路パターン１８の途中に設けられた抵抗体２０を経由する経路である。２つ目の経路は、第１スリット２０ｅに設けられた伝送線路パターン１８及び第２スリット２０ｆに設けられた伝送線路パターン１８を経由することで抵抗体２０を経由しない経路である。このように、高周波信号は抵抗体２０とスリット（第１スリット２０ｅと第２スリット２０ｆ）の両方を経由するので、高周波信号が抵抗体だけを通る場合と比べて、抵抗体２０に発生するジュール熱を低減させることができる。よって、抵抗体２０の焼損を回避できる。
ここで、本発明の実施の形態１に係る半導体装置の特徴の理解を容易にするために、比較例について説明する。図４は、比較例の半導体装置の入力整合回路基板とその周辺の拡大図である。比較例の場合、抵抗体５０がスリットのない一本の薄膜抵抗で形成されている。従って高周波信号は必ず抵抗体を通る。図５は、比較例の半導体装置の等価回路図である。
図６は、比較例の半導体装置の諸特性の周波数依存性を示すグラフである。比較例の抵抗体５０にはスリットがないので安定係数Ｋは１．１２６と高い。つまり、動作の安定性が高い。しかしながら、高周波信号がすべて抵抗体５０を伝搬するので抵抗体５０が焼損するおそれがある。他方で、抵抗体がなければ動作の安定性を確保できない。抵抗体がない場合の周波数特性は図７に示す。図７に示されるとおり、抵抗体がない場合、安定係数Ｋは０．８１８と低い。
図８は、本発明の実施の形態１に係る半導体装置１０の諸特性の周波数依存性を示すグラフである。スリットのある抵抗体を２段（第１抵抗体２０Ａと第２抵抗体２０Ｂ）設けたことで、安定係数Ｋは１．１２６となり、良好な安定性が得られている。また、高周波信号は抵抗体２０だけでなく第１スリット２０ｅと第２スリット２０ｆにある伝送線路パターン１８にも流れるので、抵抗体２０の焼損を防止できる。従って、本発明の実施の形態１に係る半導体装置１０によれば、抵抗の焼損を回避しつつ、動作を安定化できる。
図９は、第１抵抗体２０Ａ又は第２抵抗体２０Ｂを省略した場合の諸特性の周波数依存性を示すグラフである。スリットを有する抵抗体が１つだけの場合の安定係数Ｋは０．９６５と低い。すなわち、スリットを有する抵抗体が１つだけでは十分な安定性を得ることができないので、スリットを有する抵抗体は複数設ける必要がある。言い換えれば、抵抗体にスリットをいれるとスリットがない場合よりは抵抗値が下がるので、複数の抵抗体が必要となる。
図１０は、第１抵抗体の太さを２倍にして、第２抵抗体を省略した場合の諸特性の周波数依存性を示すグラフである。この場合、抵抗値がほとんど上がらず、安定係数Ｋは１．０００と低い。よって、十分な安定性を得るためには、実施の形態１の半導体装置１０のように、抵抗体を多段にしなければならない。
図１１は、変形例に係る半導体装置の入力整合回路基板等を示す平面図である。第３接続体１００は、第１抵抗体２０Ａを跨ぐことで、伝送線路パターン１８のうち第１抵抗体２０Ａの上方部分１８ａと、伝送線路パターン１８のうち第１抵抗体２０Ａと第２抵抗体２０Ｂの間の部分１８ｂとを接続している。これにより、高周波信号は第１抵抗体２０Ａを経由しなくなる。よって、図２の構成に比べれば抵抗値を下げることができる。このように、第３接続体を設けることで抵抗値を調整(低減)できる。第３接続体は上方部分１８ａと下方部分１８ｃを接続してもよい。第１抵抗体２０Ａと第２抵抗体２０Ｂの間の伝送線路パターン１８（部分１８ｂ）に、第１接続体２２を直接接続しても良い。
本発明の実施の形態１ではスリットが形成された抵抗体を２つ設けたが、そのような抵抗体を３つ以上設けてもよい。スリットを有する抵抗体を信号線路上に直列に多段に設けることで本発明の効果を得ることができる。
第１抵抗体２０Ａと第２抵抗体２０Ｂの間に伝送線路パターン１８の一部を設けたが、第１抵抗体２０Ａと第２抵抗体２０Ｂの間にワイヤを打つことがなければ、そのような伝送線路パターンは不要である。
これらの変形は以下の実施の形態に係る半導体装置にも応用することができる。なお、以下の実施の形態に係る半導体装置は、実施の形態１との共通点が多いので実施の形態１との相違点を中心に説明する。
実施の形態２．
図１２は、本発明の実施の形態２に係る半導体装置の入力整合回路基板等の平面図である。第１抵抗体２０Ａの太さＬ１は第２抵抗体２０Ｂの太さＬ２より大きい。このように第１抵抗体２０Ａの太さと第２抵抗体２０Ｂの太さとを相違させることで、抵抗値の調整が可能となる。また、実施の形態１で説明した第３接続体を設けることで、任意の抵抗値を実現できる。
実施の形態３．
図１３は、本発明の実施の形態３に係る半導体装置の入力整合回路基板等の平面図である。第１抵抗体１０４は、第１部分１０４ａ、第２部分１０４ｂ及び第３部分１０４ｃを備えている。第１部分１０４ａは、第２部分１０４ｂと第３部分１０４ｃよりは下方にある。そのため、第１接続点Ｐ１から第１部分１０４ａまでの距離と、第１接続点Ｐ１から第２部分１０４ｂまでの距離と、第１接続点Ｐ１から第３部分１０４ｃまでの距離は実質的に均等となっている。すなわち、第１抵抗体が直線的に形成された場合と比べて第１接続点Ｐ１から第１抵抗体の各部分までの距離が均一に近づくように、第１抵抗体１０４の各部分を配置した。
第２抵抗体１０６は、第１部分１０６ａ、第２部分１０６ｂ及び第３部分１０６ｃを備えている。第１部分１０６ａは、第２部分１０６ｂと第３部分１０６ｃよりは下方にある。そのため、第１接続点Ｐ１から第１部分１０６ａまでの距離と、第１接続点Ｐ１から第２部分１０６ｂまでの距離と、第１接続点Ｐ１から第３部分１０６ｃまでの距離は実質的に均等となっている。すなわち、第２抵抗体が直線的に形成された場合と比べて第１接続点Ｐ１から第２抵抗体の各部分までの距離が均一に近づくように、第２抵抗体１０６の各部分を配置した。
このように第１抵抗体１０４と第２抵抗体１０６を配置することで、高周波信号が経路によらず均一に抵抗体を経由することになる。そのため半導体装置の安定性を高めることができる。
図１３から明らかなように、第１抵抗体１０４は、第１スリット１０４ｄ、１０４ｅの右側の部分と左側の部分が段違いに形成され、第２抵抗体１０６は、第２スリット１０６ｄ、１０６ｅの右側の部分と左側の部分が段違いに形成されている。このように、抵抗体の各部分を千鳥形に設けることで、高周波信号入力時の発熱部分が分散される。よって抵抗体の焼損を防止できる。
このように、実施の形態３に係る半導体装置は、第１接続点Ｐ１から抵抗体の各部分までの距離を均一化することで装置を安定化させ、抵抗体を千鳥形（段違い）に設けることで抵抗体の焼損防止効果を得るものである。しかしながら、第１接続点Ｐ１から抵抗体の各部分までの距離を考慮せず、単に抵抗体を千鳥形に設けただけの場合でも抵抗体の焼損防止効果を得ることができる。なお、ここまでで説明した各実施の形態に係る半導体装置の特徴は適宜に組み合わせて用いてもよい。
１０ 半導体装置、 １２ パッケージ、 １４ 入力電極、 １６ 入力整合回路基板、 １８ 伝送線路パターン、 ２０ 抵抗体、 ２０Ａ 第１抵抗体、 ２０Ｂ 第２抵抗体、 ２０ｅ 第１スリット、 ２０ｆ 第２スリット、 ２２ 第１接続体、 ２４ 増幅器、 ２６ 第２接続体、 Ｐ１ 第１接続点、 Ｐ２ 第２接続点

Claims (6)

  1. パッケージと、
    前記パッケージに固定された入力電極と、
    前記パッケージ内に設けられた入力整合回路基板と、
    前記入力整合回路基板に形成された伝送線路パターンと、
    前記入力整合回路基板に形成された、第１スリットの入った第１抵抗体と、
    前記入力整合回路基板に形成された、第２スリットの入った第２抵抗体と、
    前記パッケージ内に設けられた増幅器と、
    前記入力電極と前記伝送線路パターンを電気的に接続する第１接続体と、
    前記伝送線路パターンと前記増幅器を電気的に接続する第２接続体と、を備え、
    前記第１スリット及び前記第２スリットには前記伝送線路パターンがあり、
    前記第１抵抗体と前記第２抵抗体は、前記第１接続体が前記伝送線路パターンに接する第１接続点と、前記第２接続体が前記伝送線路パターンに接する第２接続点との間にあり、
    前記第１スリットと前記第２スリットが対向することを特徴とする半導体装置。
  2. 前記第１抵抗体と前記第２抵抗体の間には前記伝送線路パターンがあることを特徴とする請求項１に記載の半導体装置。
  3. 前記第１抵抗体の太さと前記第２抵抗体の太さは等しいことを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記第１抵抗体の太さと前記第２抵抗体の太さは異なることを特徴とする請求項１又は２に記載の半導体装置。
  5. パッケージと、
    前記パッケージに固定された入力電極と、
    前記パッケージ内に設けられた入力整合回路基板と、
    前記入力整合回路基板に形成された伝送線路パターンと、
    前記入力整合回路基板に形成された第１抵抗体と、
    前記入力整合回路基板に形成された第２抵抗体と、
    前記パッケージ内に設けられた増幅器と、
    前記入力電極と前記伝送線路パターンを電気的に接続する第１接続体と、
    前記伝送線路パターンと前記増幅器を電気的に接続する第２接続体と、を備え、
    前記第１抵抗体と前記第２抵抗体は、前記第１接続体が前記伝送線路パターンに接する第１接続点と、前記第２接続体が前記伝送線路パターンに接する第２接続点との間にあり、
    前記第１抵抗体は、前記第１接続点に対向する第１部分と、前記第１部分の左右に設けられた第２部分と第３部分とを有し、前記第１部分は前記第２部分と前記第３部分に比べて前記第１接続点から後退して設けられ、
    前記第２抵抗体は、前記第１接続点に対向する第４部分と、前記第４部分の左右に設けられた第５部分と第６部分とを有し、前記第４部分は前記第５部分と前記第６部分に比べて前記第１接続点から後退して設けられたことを特徴とする半導体装置。
  6. 前記第１部分、前記第２部分、前記第３部分、前記第４部分、前記第５部分及び前記第６部分は千鳥形に設けられたことを特徴とする請求項５に記載の半導体装置。
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