JP6426498B2

JP6426498B2 - 高周波半導体装置

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Publication number: JP6426498B2
Application number: JP2015036658A
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Inventors: 一考高木
Original assignee: Toshiba Corp; Toshiba Infrastructure Systems and Solutions Corp
Current assignee: Toshiba Corp; Toshiba Infrastructure Systems and Solutions Corp
Priority date: 2015-02-26
Filing date: 2015-02-26
Publication date: 2018-11-21
Anticipated expiration: 2035-02-26
Also published as: JP2016158217A

Description

本発明の実施形態は、高周波半導体装置に関する。

例えば複数の電界効果トランジスタ（ＦＥＴ）が並列に配列された従来の高周波半導体装置において、複数のユニットＦＥＴの入力側には、整合回路として、入力分配・整合回路が配置されており、複数のユニットＦＥＴの出力側には整合回路として、出力合成・整合回路が配置されている。このような従来の高周波半導体装置は、高い周波数から低い周波数まで利得をもつため、様々な周波数で発振する可能性がある。

そこで、従来の高周波半導体装置において、例えばＧＨｚオーダーの高周波発振を抑制するために、入力分配・整合回路の出力端部および出力合成・整合回路の入力端部は、いくつかのユニットＦＥＴごとに分割されており、分割されたこれらの出力端部間および入力端部間には、分割された出力端部間および分割された入力端部を接続する抵抗（いわゆるアイソレーション抵抗、もしくはバランス抵抗と呼ばれる）が設けられている。

さらに、従来の高周波半導体装置において、並列に配列された複数のユニットＦＥＴのうち、両側に配置されるユニットＦＥＴにはそれぞれ、この高周波半導体装置に生ずる例えばＭＨｚオーダーの低周波発振を抑制するために、インダクタＬ、抵抗Ｒ、キャパシタＣが直列に接続された低周波発振抑制回路が接続されている。

しかし、上述の従来の高周波半導体装置は、入力分配・整合回路の出力端部および出力合成・整合回路の入力端部をそれぞれ分割し、分割された出力端部間および分割された入力端部をアイソレーション抵抗で接続しているため、並列に配列された複数のユニットＦＥＴのうち中央近傍に配置されるユニットＦＥＴと、低周波発振抑制回路と、の間には、複数のアイソレーション抵抗が直列に設けられることなる。従って、中央近傍に配置されるユニットＦＥＴと低周波発振抑制回路との間には大きな抵抗が介在し、中央近傍に配置されるユニットＦＥＴからみて、低周波発振抑制回路は、実質的に接続されていない状態となる。これにより、少なくとも両端部に配置されるユニットＦＥＴには低周波発振抑制回路が作用するものの、それより内側のユニットＦＥＴほど低周波発振抑制回路が作用し難くなり、中央近傍に配置されるユニットＦＥＴには低周波発振抑制回路が作用せず、低周波発振を抑制することが困難となる、という問題がある。

この問題を解消するために、複数のユニットＦＥＴを、分割されない一つの出力端部を有する入力分配・整合回路、および分割されない一つの入力端部を有する出力合成・整合回路、に共通に接続させると、高周波発振を抑制することが困難となる、という問題がある。

すなわち、従来の高周波半導体装置においては、低周波発振と高周波発振とを共に抑制することは困難であるという問題がある。

なお、入力分配・整合回路の出力端部および出力合成・整合回路の入力端部をそれぞれ分割し、ユニットＦＥＴごとにそれぞれ低周波発振抑制回路を接続すれば、低周波発振と高周波発振とを共に抑制することは可能であるが、低周波発振抑制回路の数が増大するため、高周波半導体装置が極めて大型化する。このため、この手段は、現実的な解決手段とはならない。

特開２０１１−２５４４３９号公報

実施形態は、低周波発振と高周波発振とを共に抑制することができる高周波半導体装置を提供することを目的とする。

実施形態に係る高周波半導体装置は、複数のユニットＦＥＴ、整合回路、および複数の低周波発振抑制回路、を備える。前記複数のユニットＦＥＴは、並列に配置されている。前記整合回路は、１つの線路を複数に分岐する分岐線路を最初の分岐点を１段としてＮ段（だたし、Ｎは２以上の整数）に亘って組み合わせることにより構成されており、前記複数のユニットＦＥＴに接続されかつ複数に分割された端部を有する線路を含む。前記複数の低周波発振抑制回路は、前記整合回路のｎ（ただし、ｎは２以上Ｎ以下の整数）段目を構成する複数の前記分岐線路に接続されている。前記複数の低周波発振抑制回路の各々は、この回路が接続される前記分岐線路上のうち、この分岐線路に接続される前記複数のユニットＦＥＴまでの電気長が互いに実質的に等しくなる位置に接続されている。

第１の実施形態に係る高周波半導体装置を模式的に示す斜視図である。第１の実施形態に係る高周波半導体装置を模式的に示す上面図である。第１の実施形態に係る高周波半導体装置の高周波半導体パッケージ内の構成を模式的に示す上面図である。低周波発振抑制回路の構成を示す斜視図である。第１の実施形態に係る高周波半導体装置の高周波半導体パッケージ内の一部構成を拡大して示す上面図である。同じく、第１の実施形態に係る高周波半導体装置の高周波半導体パッケージ内の一部構成を拡大して示す上面図である。第１の実施形態の第１の変形例に係る高周波半導体装置の高周波半導体パッケージ内の一部構成を拡大して示す、図５に対応する上面図である。第１の実施形態の第２の変形例に係る高周波半導体装置の高周波半導体パッケージ内の一部構成を拡大して示す、図５に対応する上面図である。第１の実施形態の第３の変形例に係る高周波半導体装置の高周波半導体パッケージ内の一部構成を拡大して示す、図５に対応する上面図である。第２実施形態に係る高周波半導体装置の高周波半導体パッケージ内の構成を模式的に示す、図３に対応する上面図である。第３実施形態に係る高周波半導体装置の高周波半導体パッケージ内の構成を模式的に示す、図３に対応する上面図である。

以下に、本実施形態に係る高周波半導体装置について、図面を参照して説明する。

＜第１の実施形態＞
図１は、第１の実施形態に係る高周波半導体装置を模式的に示す斜視図であり、図２は、第１の実施形態に係る高周波半導体装置を模式的に示す上面図である。図１および図２に示すように、第１の実施形態に係る高周波半導体装置１０において、高周波半導体パッケージ１１内には、高周波電力増幅器として、例えば複数の電界効果トランジスタ（ＦＥＴ）チップ１２が並列に配置されている。各々のＦＥＴチップ１２には、複数のユニットＦＥＴが並列に配列されている。

また、高周波半導体パッケージ１１内において、複数のＦＥＴチップ１２の入力側および出力側にはそれぞれ、整合回路が配置されている。なお、以下の説明において、複数のＦＥＴチップ１２の入力側に配置された整合回路を入力分配・整合回路１３と称し、複数のＦＥＴチップ１２の出力側に配置された整合回路を出力合成・整合回路１４と称する。

入力分配・整合回路１３の入力端部は、高周波半導体パッケージ１１が有する、入力リード線１５に接続された入力パターン１６と、パッケージ１１の内部において接続導体１７によって接続されている。入力分配・整合回路１３の出力端部は複数に分割されており、これらの分割された複数の出力端部は、複数のＦＥＴチップ１２と、接続導体１８によって接続されている。

同様に、出力合成・整合回路１４の出力端部は、高周波半導体パッケージ１１が有する、出力リード線１９に接続された出力パターン２０と、パッケージ１１の内部において接続導体２１によって接続されている。出力合成・整合回路１４の入力端部は複数に分割されており、これらの分割された複数の入力端部は、複数のＦＥＴチップ１２と、接続導体２２によって接続されている。

図３は、第１の実施形態に係る高周波半導体装置１０の高周波半導体パッケージ１１内の構成を模式的に示す上面図である。図３に示すように、ＦＥＴチップ１２は、複数のユニットＦＥＴ２３が例えば半導体基板２４上に並列に配列形成されたものである。

ＦＥＴチップ１２の入力側に設けられる入力分配・整合回路１３は、絶縁基板２５の表面上に形成された分配線路２６、および複数のＦＥＴチップ１２内に設けられるいくつかのユニットＦＥＴ２３ごとに分割され、並列に配列される複数のキャパシタ２７、を有する。

分配線路２６は、１つの線路を２つに分岐する分岐線路を複数個、２段に亘って組み合わせることによって構成されたマイクロストリップ線路である。本実施形態において、分配線路２６は、１段目の分岐線路の入力端部（すなわち、分配線路２６の入力端部）の中心軸を通る直線Ｏｉｎを中心に左右対称な形状となっている。

このように構成された分配線路２６の出力端部は複数に分割されており、分割された複数の出力端部間には抵抗体２８ａ、２８ｂが設けられている。したがって、例えば隣接する２個のユニットＦＥＴ２３を含む閉ループにおいて生じる、ＧＨｚオーダーのｏｄｄモード発振（高周波発振）を抑制することができる。さらに、分割された複数の出力端部の各々に入力される高周波の位相が異なり、これによって出力端部間において電圧差が生じても、この電圧差を吸収することができる。

なお、抵抗体２８ａ、２８ｂの長さ等は限定されず、分配線路２６の分割された複数の出力端部間が抵抗体２８ａ、２８ｂによって接続されていればよい。

複数のキャパシタ２７は、誘電体基板２９の表面上に列状に配列形成された複数の上部電極３０、および誘電体基板２９の裏面上に一様に形成された下部電極（図示せず）、によって構成されたものである。

また、誘電体基板２９の表面上において、複数の上部電極３０は互いに離間して配列されており、互いに離間した複数の上部電極３０の間には抵抗体３１が設けられている。したがって、例えば隣接する２個のユニットＦＥＴ２３を含む閉ループにおいて生じる、ＧＨｚオーダーのｏｄｄモード発振（高周波発振）を抑制することができる。さらに、互いに離間する複数の上部電極３０の各々に入力される高周波の位相が異なり、これによって上部電極３０間において電圧差が生じても、この電圧差を吸収することができる。

なお、抵抗体３１の長さ等についても限定されず、上部電極３０間が抵抗体３１によって接続されていればよい。

このような複数のキャパシタ２７と、上述の分配線路２６とは、分配線路２６の分割された複数の出力端部と、複数のキャパシタ２７の複数の上部電極３０と、が複数の接続導体３２によって接続されることによって、電気的に接続されている。

以上に説明した入力分配・整合回路１３は、分配線路２６の入力端部が入力分配・整合回路１３の入力端部となり、列状に配列された複数のキャパシタ２７の上部電極３０が入力分配・整合回路１３の分割された複数の出力端部となるものである。従って、入力分配・整合回路１３の入力端部となる分配線路２６の入力端部は、入力リード線１５に接続された入力パターン１６と、接続導体１７によって接続される（図２）。そして、入力分配・整合回路１３の分岐された複数の出力端部となる複数のキャパシタ２７の複数の上部電極３０は、複数のＦＥＴチップ１２（複数のユニットＦＥＴ２３のゲート端子）と、接続導体１８によって接続される（図２および図３）。

このような入力分配・整合回路１３の分配線路２６には、インダクタＬ、キャパシタＣ、および抵抗Ｒ、を直列に接続した低周波発振抑制回路３３が複数個接続されている。低周波発振抑制回路３３は、インダクタＬのインダクタンスおよびキャパシタＣのキャパシタンスを調整することによって選択される周波数帯の発振を抵抗Ｒにおいて減衰させるものであり、インダクタＬおよびキャパシタＣは、例えばＭＨｚオーダーの周波数帯のｅｖｅｎモード発振（低周波発振）を抑制することができるように選定されている。

ここで、図４に示すように、低周波発振抑制回路３３のインダクタＬは、所定のインダクタンスを有するワイヤー３４、キャパシタＣは、チップキャパシタ３５、抵抗Ｒは、チップ抵抗３６、によって構成される。例えばこのような低周波発振抑制回路３３は、図３に示すように、ワイヤー３４の一端が分配線路２６に接続されるように設けられている。

以下に、このような低周波発振抑制回路３３が接続される箇所について、より詳細に説明する。

図５は、第１の実施形態に係る高周波半導体装置１０の高周波半導体パッケージ１１内の一部構成である分配線路２６を拡大して示す上面図である。図５に示すように、本実施形態において、分配線路２６は、１つの線路を２つに分岐する分岐線路２６１、２６２、２６３を３個、２段に亘ってピラミッド状に組み合わせることによって、１つの入力を２^２個（＝４個）に分岐するように構成されたマイクロストリップ線路である。

各々の低周波発振抑制回路３３は、２段目を構成する２個の分岐線路２６２、２６３の各々に接続されている。より詳細には、各々の低周波発振抑制回路３３は、この回路３３が接続される分岐線路２６２、２６３上のうち、この分岐線路２６２、２６３に接続される複数のユニットＦＥＴ２３までの電気長が互いに実質的に等しくなる位置に接続される。本実施形態のように、分配線路２６が、１段目の分岐線路２６１の入力端部（すなわち、分配線路２６の入力端部）の中心軸を通る直線Ｏｉｎを中心に左右対称な形状となっている場合、分岐線路２６２、２６３上の分岐点を含む所定領域である分岐領域から、この分岐線路２６２、２６３に接続される複数のユニットＦＥＴ２３までの電気長は、互いに実質的に等しくなる。したがって、各々の低周波発振抑制回路３３は、この回路３３が接続される分岐線路２６２、２６３上のうち、分岐領域に接続される。

このように低周波発振抑制回路３３を設けた場合、図６において点線Ｌで示すように、低周波発振抑制回路３３からＦＥＴチップ１２内の各々のユニットＦＥＴ２３までの電気長Ｌを実質的に全て等しくすることができるとともに、低周波発振抑制回路３３とＦＥＴチップ１２との間に抵抗が介在しない。したがって、低周波発振抑制回路３３を、全てのユニットＦＥＴ２３に対して等しく作用させることができる。その結果、例えばＭＨｚオーダーの低周波発振を抑制することができる。

なお、上記観点を考慮すると、低周波発振抑制回路３３は、分岐線路２６１、２６２、２６３上の接続点から、この分岐線路２６１、２６２、２６３に接続される複数のユニットＦＥＴ２３までの電気長が互いに実質的に等しくなるように分岐線路２６１、２６２、２６３に接続されればよい。したがって、低周波発振抑制回路３３は、１段目の分岐線路２６１の入力端部に接続されてもよいように思われる。しかしながら、このように低周波発振抑制回路３３を設けた場合、低周波発振抑制回路３３とユニットＦＥＴ２３との距離が長すぎてしまい、ＭＨｚオーダーの帯域内における高周波帯での発振を抑制することが困難となる。従って、本実施形態のように、低周波発振抑制回路３３は、１段目以降の分岐線路２６２、２６３に接続される。

図３を参照する。ＦＥＴチップ１２の出力側に設けられる出力合成・整合回路１４は、絶縁基板３７の表面上に形成された合流線路３８、および複数のＦＥＴチップ１２内に設けられるいくつかのユニットＦＥＴ２３ごとに分割され、並列に配列される複数のキャパシタ３９、を有する。

合流線路３８は、１つの線路を２つに分岐する分岐線路３８１、３８２、３８３を複数個、２段に亘ってピラミッド状に組み合わせることによって構成されたマイクロストリップ線路である。本実施形態において、合流線路３８は、１段目の分岐線路３８１の出力端部（すなわち、合流線路３８の出力端部）の中心軸を通る直線Ｏｏｕｔを中心に左右対称な形状となっている。

このように構成された合流線路３８の入力端部は複数に分割されており、分割された複数の入力端部間には抵抗体４０ａ、４０ｂが設けられている。したがって、例えば隣接する２個のユニットＦＥＴ２３を含む閉ループにおいて生じる、ＧＨｚオーダーのｏｄｄモード発振（高周波発振）を抑制することができる。さらに、分岐された複数の入力端部の各々に入力される高周波の位相が異なり、これによって入力端部間において電圧差が生じても、この電圧差を吸収することができる。

なお、抵抗体４０ａ、４０ｂの長さ等は限定されず、合流線路３８の分岐されている複数の入力端部間が抵抗体４０ａ、４０ｂによって接続されていればよい。

複数のキャパシタ３９は、入力分配・整合回路１３の複数のキャパシタ２７と同様の構成であり、誘電体基板４１の表面上に列状に配列形成された複数の上部電極４２、および誘電体基板４１の裏面上に一様に形成された下部電極（図示せず）、によって構成されたものである。

また、誘電体基板４１の表面上において、複数の上部電極４２は互いに離間して配列されており、互いに離間した複数の上部電極４２の間には抵抗体４３が設けられている。したがって、例えば隣接する２個のユニットＦＥＴ２３を含む閉ループにおいて生じる、ＧＨｚオーダーのｏｄｄモード発振（高周波発振）を抑制することができる。さらに、互いに離間する複数の上部電極４２の各々に入力される高周波の位相が異なり、これによって上部電極４２間において電圧差が生じても、この電圧差を吸収することができる。

なお、抵抗体４３の長さ等についても限定されず、上部電極４２間が抵抗体４３によって接続されていればよい。

このような複数のキャパシタ３９と、上述の合流線路３８とは、複数のキャパシタ３９の複数の上部電極４２と、合流線路３８の分割されている複数の入力端部と、が複数の接続導体４４によって接続されることによって、電気的に接続されている。

以上に説明した出力合成・整合回路１４は、複数のキャパシタ３９の上部電極４２が出力合成・整合回路１４の分割された複数の入力端部となり、合流線路３８の出力端部が出力合成・整合回路１４の出力端部となるものである。従って、出力合成・整合回路１４の出力端部となる合流線路３８の出力端部は、出力リード１９に接続された出力パターン２０と、接続導体２１によって接続される（図２）。そして、出力合成・整合回路１４の分割された複数の入力端部となる複数のキャパシタ３９の上部電極４２は、複数のＦＥＴチップ１２（複数のユニットＦＥＴ２３のドレイン端子）と、接続導体２２によって接続される（図２および図３）。

なお、以上の説明において、接続導体１７、１８、２１、２２、３２、４４は、例えば金等からなるワイヤーであり、抵抗体２８ａ、２８ｂ、３１、４０ａ、４０ｂ、４３は、例えばタンタルナイトライド、またはニクロム等からなるものである。

以上に説明したように、本実施形態に係る高周波半導体装置１０によれば、入力分配・整合回路１３の出力端部が複数に分割されているとともに、出力合成・整合回路１４の入力端部が複数に分割されている。そして、分割された複数の出力端部間、および分割された複数の入力端部間には、抵抗体３１、４３が設けられている。従って、高周波発振を抑制することができる。

さらに、低周波発振抑制回路３３は、この回路３３が接続される分配線路２６の２段目を構成する分岐線路２６２、２６３上のうち、この分岐線路２６２、２６３に接続される複数のユニットＦＥＴ２３までの電気長が互いに実質的に等しくなる位置に接続される。したがって、低周波発振抑制回路３３と複数のユニットＦＥＴ２３との距離を全て実質的に等しくすることができる。この結果、全てのユニットＦＥＴ２３に対して低周波発振抑制回路３３を実質的に等しく作用させることができ、低周波発振を抑制することができる。

上述の実施形態において、分配線路２６および合流線路３８は、１つの線路を２個に分岐する分岐線路２６１〜２６３、３８１〜３８２を複数個、２段に亘って組み合わせることによって構成されたマイクロストリップ線路であるが、一般に、分配回路および合流線路は、１つの線路をｍ個（ただし、ｍは２以上の整数）に分岐する分岐線路を複数個、Ｎ段（ただし、Ｎは２以上の整数）に亘って組み合わせることによって構成されたマイクロストリップ線路である。そこで、１つの線路を２個に分岐する分岐線路を複数個、３段に亘って組み合わせることによって構成されたマイクロストリップ線路である分配線路を例にとって、このような分配線路に対して低周波発振抑制回路３３を接続する例を、以下に、第１の実施形態の変形例として説明する。

＜第１の変形例＞
図７は、第１の実施形態の第１の変形例に係る高周波半導体装置の高周波半導体パッケージ内の一部構成である分配線路を拡大して示す、図５に対応する上面図である。図７に示すように、絶縁基板２５上の分配線路５６が、１つの線路を２個に分岐する分岐線路５６１〜５６７を複数個、３段に亘ってピラミッド状に組み合わせることによって、１つの入力を２^３個（＝８個）に分岐するように構成されたマイクロストリップ線路である場合、各々の低周波発振抑制回路３３は、２段目を構成する２個の分岐線路５６２、５６３の各々に接続される。より詳細には、各々の低周波発振抑制回路３３は、この回路３３が接続される２段目の分岐線路５６２、５６３上のうち、この分岐線路５６２、５６３に、３段目の分岐線路５６４〜５６７を介して接続される複数のユニットＦＥＴ２３までの電気長が互いに実質的に等しくなる位置に接続される。

図示するように分配線路５６が、１段目の分岐線路５６１の入力端部（すなわち、分配線路５６の入力端部）の中心軸を通る直線Ｏｉｎを中心に左右対称な形状となっている場合、２段目の分岐線路５６２、５６３上の分岐領域から、この分岐線路５６２、５６３に、３段目の分岐線路５６４〜５６７を介して接続される複数のユニットＦＥＴ２３までの電気長は、互いに実質的に等しくなる。したがって、各々の低周波発振抑制回路３３は、この回路３３が接続される２段目の分岐線路５６２、５６３上の分岐領域に接続される。

このように低周波発振抑制回路３３を設けた場合、図６を用いて説明したように、低周波発振抑制回路３３から各々のユニットＦＥＴ２３までの電気長を実質的に全て等しくすることができるとともに、低周波発振抑制回路３３とＦＥＴチップ１２との間に抵抗が介在しない。したがって、低周波発振抑制回路３３を、全てのユニットＦＥＴ２３に対して等しく作用させることができる。その結果、例えばＭＨｚオーダーの低周波発振を抑制することができる。

＜第２の変形例＞
図８は、第１の実施形態の第２の変形例に係る高周波半導体装置の高周波半導体パッケージ内の一部構成である分配線路を拡大して示す、図５に対応する上面図である。図８に示すように、絶縁基板２５上の分配線路５６が、１つの線路を２個に分岐する分岐線路５６１〜５６７を複数個、３段に亘ってピラミッド状に組み合わせることによって、１つの入力を２^３個（＝８個）に分岐するように構成されたマイクロストリップ線路である場合、各々の低周波発振抑制回路３３は、３段目を構成する４個の分岐線路５６４、５６５、５６６、５６７の各々に接続されてもよい。より詳細には、各々の低周波発振抑制回路３３は、この回路３３が接続される３段目の分岐線路５６４、５６５、５６６、５６７の上うち、この分岐線路５６４、５６５、５６６、５６７に接続される複数のユニットＦＥＴ２３までの電気長が互いに実質的に等しくなる位置に接続される。

図示するように分配線路５６が、１段目の分岐線路５６１の入力端部（すなわち、分配線路５６の入力端部）の中心軸を通る直線Ｏｉｎを中心に左右対称な形状となっている場合、３段目の分岐線路５６４、５６５、５６６、５６７上の分岐領域から、この分岐線路５６４、５６５、５６６、５６７に接続される複数のユニットＦＥＴ２３までの電気長は、互いに実質的に等しくなる。したがって、各々の低周波発振抑制回路３３は、この回路３３が接続される３段目の分岐線路５６４、５６５、５６６、５６７上の分岐領域に接続される。

このように低周波発振抑制回路３３を設けた場合であっても、低周波発振抑制回路３３から各々のユニットＦＥＴ２３までの電気長を実質的に全て等しくすることができるとともに、低周波発振抑制回路３３とＦＥＴチップ１２との間に抵抗が介在しない。したがって、低周波発振抑制回路３３を、全てのユニットＦＥＴ２３に対して等しく作用させることができる。その結果、例えばＭＨｚオーダーの低周波発振を抑制することができる。

＜第３の変形例＞
図９は、第１の実施形態の第３の変形例に係る高周波半導体装置の高周波半導体パッケージ内の一部構成である分配線路を拡大して示す、図５に対応する上面図である。図９に示すように、例えば第１、第２の変形例において説明した分配線路５６とほぼ同様の、複数個の分岐線路６６１〜６６７を３段に亘って組み合わせることによって構成される分配線路６６は、一枚の絶縁基板上ではなく、複数枚の絶縁基板６５１、６５２、６５３上に形成されていてもよい。すなわち、１段目の分岐線路６６１が第１の絶縁基板６５１上に形成されているとともに、２段目および３段目の分岐線路６６２〜６６７が第２、第３の絶縁基板６５２、６５３上に形成されており、これらが接続導体６１によって接続されることによって、分配線路６６が構成されていてもよい。

このような分配線路６６に対しても、第１の変形例において説明したように、各々の低周波発振抑制回路３３は、２段目を構成する２個の分岐線路６６２、６６３の各々に接続される。より詳細には、各々の低周波発振抑制回路３３は、この回路３３が接続される２段目の分岐線路６６２、６６３上のうち、この分岐線路６６２、６６３に、３段目の分岐線路６６４〜６６７を介して接続される複数のユニットＦＥＴ２３までの電気長が互いに実質的に等しくなる位置に接続される。

なお、このような分配線路６６に対して、第２の変形例において説明したように、各々の低周波発振抑制回路３３は、３段目を構成する４個の分岐線路６６４〜６６７の各々に接続されてもよい。より詳細には、各々の低周波発振抑制回路３３は、この回路３３が接続される３段目の分岐線路６６４〜６６７上のうち、この分岐線路６６４〜６６７に接続される複数のユニットＦＥＴ２３までの電気長が互いに実質的に等しくなる位置に接続される。

以上に、分配線路の変形例として、分配線路が、１つの線路を２個に分岐する分岐線路を複数個、３段に亘ってピラミッド状に組み合わせることによって、１つの入力を８個に分岐するように構成されたマイクロストリップ線路である場合を説明したが、一般に、分配線路が、１つの線路をｍ個（ただし、ｍは２以上の整数）に分岐する分岐線路を複数個、Ｎ段（ただし、Ｎは２以上の整数）に亘ってピラミッド状に組み合わせることによって、１つの入力をｍ^Ｎ個に分岐するように構成されたマイクロストリップ線路である場合、各々の低周波発振抑制回路３３は、第１〜第３の変形例において例示したように、ｎ段目（ただし、ｎは２以上Ｎ以下の整数）の複数の分岐線路の各々に、この分岐線路上のうち、この分岐線路に接続される複数のユニットＦＥＴ２３までの電気長が互いに実質的に等しくなるように接続される。これにより、低周波発振抑制回路３３から各々のユニットＦＥＴ２３までの電気長を実質的に全て等しくすることができるとともに、低周波発振抑制回路３３とＦＥＴチップ１２との間に抵抗が介在しない。したがって、低周波発振抑制回路３３を、全てのユニットＦＥＴ２３に対して等しく作用させることができる。その結果、例えばＭＨｚオーダーの低周波発振を抑制することができる。

以上に、第１の実施形態に係る高周波半導体装置１０を説明した。この実施形態において、低周波発振抑制回路３３は、分配線路２６のみに接続されたが、低周波発振抑制回路３３は、合流線路３８に接続されてもよい。以下に、低周波発振抑制回路３３が合流線路３８に接続された例を、第２、第３の実施形態として説明する。

＜第２の実施形態＞
図１０は、第２実施形態に係る高周波半導体装置の高周波半導体パッケージ内の構成を模式的に示す、図３に対応する上面図である。図１０に示すように、第２実施形態に係る高周波半導体装置において、低周波発振抑制回路３３は、分配線路２６の２段目を構成する分岐線路２６２、２６３に設けられている他、さらに、合流線路３８の２段目を構成する分岐線路３８２、３８３に設けられている。なお、分岐線路３８２、３８３に接続される低周波発振抑制回路３３においても、各々の低周波発振抑制回路３３は、この回路３３が接続される２段目の分岐線路３８２、３８３上のうち、この分岐線路３８２、３８３に接続される複数のユニットＦＥＴ２３までの電気長が互いに実質的に等しくなる位置に接続される。

以上に説明した第２の実施形態に係る高周波半導体装置においても、第１の実施形態に係る高周波半導体装置１０と同様に、入力分配・整合回路１３の出力端部が複数に分割されているとともに、出力合成・整合回路１４の入力端部が複数に分割されている。そして、分割された複数の出力端部間、および分割された複数の入力端部間には、抵抗体３１、４３が設けられている。従って、高周波発振を抑制することができる。

さらに、低周波発振抑制回路３３は、この回路３３が接続される分配線路２６の２段目を構成する分岐線路２６２、２６３上のうち、この分岐線路２６２、２６３に接続される複数のユニットＦＥＴ２３までの電気長が互いに実質的に等しくなる位置に接続される。さらに、低周波発振抑制回路３３は、この回路３３が接続される合流線路３８の２段目を構成する分岐線路３８２、３８３上のうち、この分岐線路３８２、３８３に接続される複数のユニットＦＥＴ２３までの電気長が互いに実質的に等しくなる位置に接続される。したがって、低周波発振抑制回路３３と複数のユニットＦＥＴ２３との距離を全て等しくすることができる。この結果、全てのユニットＦＥＴ２３に対して低周波発振抑制回路３３を等しく作用させることができ、低周波発振を抑制することができる。

なお、第２の実施形態においても、分配線路２６を３段以上としてもよい。３段以上の分配線路２６に対して、低周波発振抑制回路３３を、第１の実施形態の各変形例と同様に接続することにより、第１の実施形態の各変形例に係る高周波半導体装置と同様の効果を得ることができる。

さらに、合流線路３８を３段以上としてもよく、３段以上の合流線路に対して、低周波発振抑制回路３３を、第１の実施形態の各変形例と同じように、ｎ段目（ただし、ｎは２以上Ｎ以下の整数）の複数の分岐線路の各々に、この分岐線路上のうち、この分岐線路に接続される複数のユニットＦＥＴ２３までの電気長が互いに実質的に等しくなるように接続することにより、第１の実施形態の各変形例に係る高周波半導体装置と同様の効果を得ることができる。

＜第３の実施形態＞
図１１は、第３実施形態に係る高周波半導体装置の高周波半導体パッケージ内の構成を模式的に示す、図３に対応する上面図である。図１１に示すように、第３の実施形態に係る高周波半導体装置において、低周波発振抑制回路３３は、合流線路３８の２段目を構成する分岐線路３８２、３８３のみに設けられている。なお、合流線路３８に接続される低周波発振抑制回路３３においても、各々の低周波発振抑制回路３３は、この回路３３が接続される２段目の分岐線路３８２、３８３上のうち、この分岐線路３８２、３８３に接続される複数のユニットＦＥＴ２３までの電気長が互いに実質的に等しくなる位置に接続される。

以上に説明した第３の実施形態に係る高周波半導体装置においても、第１の実施形態に係る高周波半導体装置と同様に、入力分配・整合回路１３の出力端部が複数に分割されているとともに、出力合成・整合回路１４の入力端部が複数に分割されている。そして、分割された複数の出力端部間、および分割された複数の入力端部間には、抵抗体３１、４３が設けられている。従って、高周波発振を抑制することができる。

さらに、低周波発振抑制回路３３は、この回路が接続される合流線路３８の２段目を構成する分岐線路３８２、３８３上のうち、この分岐線路３８２、３８３に接続される複数のユニットＦＥＴ２３までの電気長が互いに実質的に等しくなる位置に接続される。したがって、低周波発振抑制回路３３と複数のユニットＦＥＴ２３との距離を全て等しくすることができる。この結果、全てのユニットＦＥＴ２３に対して低周波発振抑制回路３３を等しく作用させることができ、低周波発振を抑制することができる。

なお、第３の実施形態においても、合流線路３８を３段以上としてもよい。３段以上の合流線路に対して、低周波発振抑制回路３３を、第１の実施形態の各変形例と同様に接続することにより、第１の実施形態の各変形例に係る高周波半導体装置と同様の効果を得ることができる。

以上に、本発明の実施形態を説明したが、この実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の趣旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

例えば、低周波発振抑制回路３３を構成するキャパシタおよび抵抗は、チップキャパシタおよびチップ抵抗に限定されない。

１０・・・高周波半導体装置
１１・・・高周波半導体パッケージ
１２・・・電界効果トランジスタ（ＦＥＴ）チップ
１３・・・入力分配・整合回路
１４・・・出力合成・整合回路
１５・・・入力リード線
１６・・・入力パターン
１７、１８、２１、２２、３２、４４、６１・・・接続導体
１９・・・出力リード線
２０・・・出力パターン
２３・・・ユニットＦＥＴ
２４・・・半導体基板
２５、３７・・・絶縁基板
２６、５６、６６・・・分配線路
２６１、２６２、２６３、５６１〜５６７、６６１〜６６７・・・分岐線路
２７、３９・・・キャパシタ
２８ａ、２８ｂ、３１、４０ａ、４０ｂ、４３・・・抵抗体
２９、４１・・・誘電体基板
３０、４２・・・上部電極
３３・・・低周波発振抑制回路
３４・・・ワイヤー
３５・・・チップキャパシタ
３６・・・チップ抵抗
３８・・・合流線路
３８１、３８２、３８３・・・分岐線路
６５１・・・第１の絶縁基板
６５２・・・第２の絶縁基板
６５３・・・第３の絶縁基板

Claims

並列に配置された複数のユニットＦＥＴと、
１つの線路を複数に分岐する分岐線路を最初の分岐点を１段としてＮ段（だたし、Ｎは２以上の整数）に亘って組み合わせることにより構成され、前記複数のユニットＦＥＴに接続されかつ複数に分割された端部を有する線路を含む整合回路と、
前記整合回路のｎ（ただし、ｎは２以上Ｎ以下の整数）段目を構成する複数の前記分岐線路に接続された複数の低周波発振抑制回路と、
を具備し、
前記複数の低周波発振抑制回路の各々は、この回路が接続される前記分岐線路上のうち、この分岐線路に接続される前記複数のユニットＦＥＴまでの電気長が互いに実質的に等しくなる位置に接続されることを特徴とする高周波半導体装置。
前記複数の低周波発振抑制回路の各々は、この回路が接続される前記分岐線路上の分岐領域に接続されることを特徴とする請求項１に記載の高周波半導体装置。
前記整合回路の前記線路は、複数に分割された前記端部が出力端部である分配線路であることを特徴とする請求項１または２に記載の高周波半導体装置。
前記整合回路の前記線路は、複数に分割された前記端部が入力端部である合流線路であることを特徴とする請求項１または２に記載の高周波半導体装置。
２個の前記整合回路を有するとともに、
一方の前記整合回路の前記線路は、複数に分割された前記端部が出力端部である分配線路であり、
他方の前記整合回路の前記線路は、複数に分割された前記端部が入力端部である合流線路であることを特徴とする請求項１または２に記載の高周波半導体装置。
前記整合回路の前記複数に分割された端部の間にはそれぞれ、抵抗体が設けられていることを特徴とする請求項１乃至５のいずれかに記載の高周波半導体装置。
各々の前記低周波発振抑制回路は、ＭＨｚオーダーの発振を抑制する回路であり、ワイヤー、チップキャパシタ、およびチップ抵抗が直列に接続されたものであることを特徴とする請求項１乃至６のいずれかに記載の高周波半導体装置。