JP7306470B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関する。
半導体装置には各種回路領域が含まれており、回路領域の一例としてスタンダードセル領域がある。スタンダードセル領域には各種論理回路が含まれる。半導体装置にＶＤＤの電源電位が供給される場合に、スタンダードセル領域の論理回路にＶＶＤＤの電源電位が供給され、ＶＤＤの電源線とＶＶＤＤの電源線との間に電源スイッチ回路が接続されることがある。
電源スイッチ回路は、論理回路のトランジスタへのＶＶＤＤの電源電位の供給のオン／オフを切り替える。電源スイッチ回路を用いることで、論理回路を動作させる必要のないときに電源供給をオフとし、論理回路を構成するトランジスタで生じるリーク電流を抑制し、消費電力の低減が可能となる。
また、主たる半導体チップの裏側に、配線を含む従たる半導体チップを貼り付け、従たる半導体チップの配線を介して主たる半導体チップのトランジスタに電源電位を供給する技術が提案されている。このような技術はＢＳ－ＰＤＮ（backside-power delivery network）とよばれることがある。
米国特許出願公開第２０１５／０１６２４４８号明細書 米国特許第９７５４９２３号明細書 米国特許出願公開第２０１８／０１４５０３０号明細書 米国特許第８５３０２７３号明細書 特許第６４６９２６９号公報 特許第５３５８７２７号公報 特許第７６６０９０２号公報 特許第６３８９９３７号公報
これまでのところ、ＶＶＤＤの電源電位が供給されるスタンダードセル領域内に、ＶＤＤの電源電位が供給されるバッファ等の回路が含まれる構成において、ＶＤＤの電源電位が供給される回路に従たる半導体チップから電源電位を供給する場合の具体的な構成について、詳細な検討はされていない。
本発明の目的は、回路に効率よく電源電位を供給することができる半導体装置を提供することにある。
開示の技術に係る半導体装置は、基板と、前記基板の第１の面上に形成された第１の配線層と、を有する第１のチップと、前記基板の前記第１の面とは反対側の第２の面上に形成された第２の配線層と、を有し、前記第２の配線層は、第１の電源電位が供給される第１の電源線と、第２の電源電位が供給される第２の電源線と、を有し、前記第１のチップは、第１の接地線と、前記第１の電源電位が供給される第３の電源線と、前記第２の電源電位が供給される第４の電源線と、前記基板に形成され、前記第１の電源線と前記第３の電源線とを接続するビアと、前記第１の接地線及び前記第４の電源線が配置された第１の領域と、前記第１の接地線と前記第３の電源線との間に接続された第１の回路と、を有し、前記第１の電源線と前記第２の電源線との間にスイッチが接続され、平面視で、前記第３の電源線、前記ビア及び前記第１の回路は、前記第１の領域内に配置されている。
開示の技術によれば、回路に効率よく電源電位を供給することができる。
図１は、本開示が適用される半導体装置の概要を示す断面図である。 図２は、第１のチップのレイアウトを示す図である。 図３は、半導体装置に含まれる回路の一例の構成を示す回路図である。 図４は、バッファの構成を示す回路図である。 図５は、バッファの第１の例の平面構成を示す模式図である。 図６は、バッファの第２の例の平面構成を示す模式図である。 図７は、インバータの構成を示す回路図である。 図８は、インバータの平面構成を示す模式図である。 図９は、第１の実施形態に係る半導体装置の平面構成を示す模式図である。 図１０は、第１の実施形態に係る半導体装置を示す断面図（その１）である。 図１１は、第１の実施形態に係る半導体装置を示す断面図（その２）である。 図１２は、図９～図１１に示す部分の等価回路図である。 図１３は、第１の実施形態の第１の変形例に係る半導体装置の平面構成を示す模式図である。 図１４は、図１３に示す部分の等価回路図である。 図１５は、第１の実施形態の第２の変形例に係る半導体装置の平面構成を示す模式図である。 図１６は、図１５に示す部分の等価回路図である。 図１７は、第２の実施形態に係る半導体装置の平面構成を示す模式図（その１）である。 図１８は、第２の実施形態に係る半導体装置の平面構成を示す模式図（その２）である。 図１９は、第２の実施形態に係る半導体装置を示す断面図（その１）である。 図２０は、第２の実施形態に係る半導体装置を示す断面図（その２）である。 図２１は、第２の実施形態に係る半導体装置を示す断面図（その３）である。 図２２は、第２の実施形態の第１の変形例に係る半導体装置の平面構成を示す模式図である。 図２３は、第３の実施形態に係る半導体装置の平面構成を示す模式図である。 図２４は、第３の実施形態に係る半導体装置を示す断面図である。 図２５は、第３の実施形態に係る半導体装置における接続関係を示す断面図である。 図２６は、第３の実施形態の第１の変形例に係る半導体装置の平面構成を示す模式図である。 図２７は、第４の実施形態に係る半導体装置の平面構成を示す模式図である。 図２８は、図２７に示す部分の一部の等価回路図である。 図２９は、スイッチトランジスタの断面構成の例を示す断面図（その１）である。 図３０は、スイッチトランジスタの断面構成の例を示す断面図（その２）である。 図３１は、第５の実施形態に係る半導体装置を示す模式図である。 図３２は、スイッチトランジスタと駆動バッファとの対応関係の第１の例を示す回路図である。 図３３は、スイッチトランジスタと駆動バッファとの対応関係の第２の例を示す回路図である。 図３４は、スイッチトランジスタと駆動バッファとの対応関係の第３の例を示す回路図である。
以下、実施形態について添付の図面を参照しながら具体的に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複した説明を省くことがある。また、以下の説明において、基板の表面に平行で互いに直交する２つの方向をＸ方向、Ｙ方向とし、基板の表面に垂直な方向をＺ方向とする。また、本開示での配置の一致とは、厳密に、製造上のばらつきに起因して不一致となったものを排除するものではなく、製造上のばらつきで配置にずれが生じている場合でも、配置が一致しているものとみなすことができる。
（本開示が適用される半導体装置の概要）
先ず、本開示が適用される半導体装置の概要について説明する。図１は、本開示が適用される半導体装置の概要を示す断面図である。図１に示す半導体装置は、第１のチップ１０及び第２のチップ２０を含む。
第１のチップ１０は、例えば半導体チップであり、基板１１及び第１の配線層１２を含む。基板１１は、例えばシリコン基板であり、基板１１の表面側にトランジスタ等の半導体素子が形成されている。トランジスタは、例えばソース、ドレイン及びチャネルにフィン１３を含むＦｉｎＦＥＴである。第１の配線層１２は基板１１の表面上に形成され、配線１４及び絶縁層１５を含む。配線１４の一部はフィン１３に接続される。更に、例えば基板１１の表面側に、配線１４に接続される電源線１６が形成されており、基板１１に、電源線１６から基板１１の裏面に達するビア１７が設けられている。ビア１７は、例えばシリコン貫通ビア（through-silicon via：ＴＳＶ）である。なお、図１に示すように、配線１４の一部がビアのような形状を持ち、電源線１６に接続してもよい。
第２のチップ２０は、例えば半導体チップであり、第１のチップ１０の基板１１の裏面に対向して配置される。第２のチップ２０は、例えば、第２の配線層２２及びパッド２３を含む。第２の配線層２２は、配線２４及び絶縁層２５を含む。第２の配線層２２の上面は、例えば第１のチップ１０の基板１１の裏面に対向する。すなわち、基板１１は第１の配線層１２と第２の配線層２２との間に位置する。第２の配線層２２は、図１に示すように、複数の配線２４を有してもよい。複数の配線２４は、第２の配線層２２に設けられたビア２８を介して接続されてもよい。パッド２３は、例えば配線基板やボード等に接続する外部接続端子である。配線２４の一部はビア１７に接続される。パッド２３は第２の配線層２２の裏面に設けられており、ビア２８を通じて配線２４に接続されている。パッド２３を介して第２の配線層２２に、電源電位の供給や信号の伝達が行われる。
第２のチップ２０は第１のチップ１０と同程度のサイズを有していてもよく、第１のチップ１０より大きなサイズを有していてもよい。また、パッド２３が、第１のチップ１０に対向する側の第２のチップ２０の面において、平面視で第１のチップ１０の外側に設けられていてもよい。以下、本明細書において平面視とは、第１のチップ１０の主面の平面視をいう。
第２の配線層２２は、基板１１の裏面上に配線２４及び絶縁層２５等を形成して設けられたものであってもよい。第２の配線層２２は、ＴＳＶが形成された第２の基板上に形成されていてもよく、第２の基板の裏面にパッド２３が設けられていてもよい。
なお、図１に示す断面図は半導体装置の概要を示すものであり、詳細は図１０、図１１等に示す。
次に、第１のチップ１０のレイアウトについて説明する。図２は、第１のチップ１０のレイアウトを示す図である。
図２に示すように、第１のチップ１０は、第１のパワードメイン３１Ａと、第２のパワードメイン３１Ｂと、第３のパワードメイン３１Ｃと、入出力（Ｉ／Ｏ）セル領域３２とを含む。Ｉ／Ｏセル領域３２は、例えば、第１のパワードメイン３１Ａ及び第２のパワードメイン３１Ｂの周辺に配置されている。第１のパワードメイン３１Ａの数、第２のパワードメイン３１Ｂの数及び第３のパワードメイン３１Ｃの数は２以上であってもよい。
［半導体装置に含まれる回路］
次に、半導体装置に含まれる回路について説明する。図３は、半導体装置に含まれる回路の一例の構成を示す回路図である。
図３に示すように、半導体装置は、第１のパワードメイン３１Ａ内に、制御回路４１と、バッファ４２と、論理回路４３とを有する。半導体装置は、第２のパワードメイン３１Ｂ内に、バッファ５１と、バッファ５２と、インバータ５３と、インバータ５４と、スタンダードセル５６とを有する。半導体装置は、第３のパワードメイン３１Ｃ内に、論理回路８１を有する。半導体装置は、ＶＤＤの電源電位が供給されるＶＤＤ配線と、ＶＶＤＤの電源電位が供給されるＶＶＤＤ配線と、ＶＳＳの接地電位が供給されるＶＳＳ配線とを有する。
第１のパワードメイン３１Ａ内の制御回路４１、バッファ４２及び論理回路４３には、ＶＤＤの電源電位及びＶＳＳの接地電位が供給される。例えば、制御回路４１の出力信号がバッファ４２に入力される。論理回路４３は、制御回路４１及びバッファ４２から独立して動作してもよい。
第２のパワードメイン３１Ｂ内のバッファ５１、バッファ５２、インバータ５３及びインバータ５４には、ＶＤＤの電源電位及びＶＳＳの接地電位が供給される。例えば、バッファ４２の出力信号がバッファ５１に入力され、バッファ５１の出力信号がインバータ５３に入力され、インバータ５３の出力信号がインバータ５４に入力される。インバータ５３及び５４は一つのバッファ６０を構成することができる。論理回路４３の出力信号がバッファ５２に入力される。バッファ５２は、バッファ５１、バッファ５２、インバータ５３及びインバータ５４から独立して動作してもよい。
詳細は後述するが、半導体装置は、第１のチップ１０の主面の平面視において、第２の配線層２２の第２のパワードメイン３１Ｂと重なる領域内にスイッチトランジスタ５５を有する。図３では、便宜上、スイッチトランジスタ５５が第２のパワードメイン３１Ｂ内に図示されているが、スイッチトランジスタ５５は第２のパワードメイン３１Ｂの外部に設けられてよい。スイッチトランジスタ５５は、例えばＰチャネルＭＯＳトランジスタである。例えば、インバータ５３の出力信号がスイッチトランジスタ５５のゲートに入力される。スイッチトランジスタ５５のソース（ＶＤＤ接続部）がＶＤＤ配線に接続され、ドレイン（ＶＶＤＤ接続部）がＶＶＤＤ配線に接続される。スイッチトランジスタ５５の動作は、バッファ４２等を介して制御回路４１により制御される。制御回路４１によりスイッチトランジスタ５５のオン／オフが切り替えられ、ＶＤＤ配線とＶＶＤＤ配線との間の導通が制御される。インバータ５３の入力信号、すなわちバッファ５１の出力信号がスイッチトランジスタ５５のゲートに入力されてもよく、インバータ５４の出力信号がスイッチトランジスタ５５のゲートに入力されてもよい。スイッチトランジスタ５５は、薄膜トランジスタ（thin film transistor：ＴＦＴ）から構成されていてもよく、微小電気機械システム（micro electro mechanical systems：ＭＥＭＳ）スイッチであってもよい。
第２のパワードメイン３１Ｂ内のスタンダードセル５６には、ＶＶＤＤの電源電位及びＶＳＳの接地電位が供給される。スタンダードセル５６は、例えば、ＮＡＮＤ回路、インバータ等の各種論理回路を含む。スタンダードセル５６に、ＳＲＡＭ（Static Random Access Memory）やマクロが含まれてもよい。
第３のパワードメイン３１Ｃ内の論理回路８１には、ＶＤＤの電源電位及びＶＳＳの接地電位が供給される。例えば、バッファ５２の出力信号が論理回路８１に入力される。なお、論理回路８１は第３のパワードメイン３１Ｃに代わって、例えば第１のパワードメイン３１Ａ内に設けられてもよい。
［バッファ６０］
次に、ＶＤＤの電源電位及びＶＳＳの電源電位が供給されるバッファ６０の構成について説明する。ここでは、２つの例について説明する。図４は、バッファ６０の構成を示す回路図である。図５は、バッファ６０の第１の例の平面構成を示す模式図である。図６は、バッファ６０の第２の例の平面構成を示す模式図である。
図４に示すように、バッファ６０は、インバータ６１及びインバータ６２を有する。インバータ６１に入力信号ＩＮが入力され、インバータ６１の出力がインバータ６２に入力され、インバータ６２から出力信号ＯＵＴが出力される。インバータ６１はＰチャネルＭＯＳトランジスタ６１０Ｐ及びＮチャネルＭＯＳトランジスタ６１０Ｎを含む。インバータ６２はＰチャネルＭＯＳトランジスタ６２０Ｐ及びＮチャネルＭＯＳトランジスタ６２０Ｎを含む。
バッファ６０の第１の例では、例えば、図５に示すように、ＶＤＤ配線に相当する電源線１１１０と、ＶＳＳ配線に相当する電源線１１２０とが設けられている。電源線１１１０及び１１２０はＸ方向に延在する。電源線１１１０の電源線１１２０側に、Ｘ方向に延びる半導体のフィン６５１が設けられている。フィン６５１は、例えば２本設けられている。フィン６５１の電源線１１２０側に、Ｘ方向に延びる半導体のフィン６５２が設けられている。フィン６５２は、例えば２本設けられている。ビア６８１を介して電源線１１１０に接続され、Ｙ方向に延在し、フィン６５１に接続されるローカル配線６３１が設けられている。ビア６８２を介して電源線１１２０に接続され、Ｙ方向に延在し、フィン６５２に接続されるローカル配線６３２が設けられている。ローカル配線６３１及び６３２よりＸ方向正側に、フィン６５１及び６５２に接続されるローカル配線６３４が設けられている。ローカル配線６３１及び６３２よりＸ方向負側に、フィン６５１及び６５２に接続されるローカル配線６３６が設けられている。
ローカル配線６３１とローカル配線６３４との間、及びローカル配線６３２とローカル配線６３４との間でゲート絶縁膜（図示せず）を介してフィン６５１及び６５２と交差するゲート電極６１２が設けられている。ローカル配線６３１とローカル配線６３６との間、及びローカル配線６３２とローカル配線６３６との間でゲート絶縁膜（図示せず）を介してフィン６５１及び６５２と交差するゲート電極６２２が設けられている。ゲート電極６１２はローカル配線６３３及びビア６４１を介して配線６１１に接続されている。ゲート電極６２２はローカル配線６３５及びビア６４３を介して配線６９２に接続されている。配線６９２はローカル配線６３４にも接続されている。ローカル配線６３６はビア６４４を介して配線６２１に接続されている。配線６１１に入力信号ＩＮが入力され、配線６２１から出力信号ＯＵＴが出力される（図４参照）。
配線６９２がスイッチトランジスタ５５のゲートに接続されてもよい。配線６９２に代わり、配線６１１または配線６２１のいずれか一方がスイッチトランジスタ５５のゲートに接続されてもよい。
バッファ６０の第２の例では、例えば、図６に示すように、ＶＤＤ配線に相当する電源線１１１０と、ＶＳＳ配線に相当する電源線１１２０Ａ及び１１２０Ｂとが設けられている。電源線１１１０、１１２０Ａ及び１１２０ＢはＸ方向に延在する。電源線１１１０は、Ｙ方向で電源線１１２０Ａと電源線１１２０Ｂとの間に位置する。
電源線１１１０の電源線１１２０Ａ側に、Ｘ方向に延びる半導体のフィン６５１Ａが設けられている。フィン６５１Ａは、例えば２本設けられている。フィン６５１Ａの電源線１１２０Ａ側に、Ｘ方向に延びる半導体のフィン６５２Ａが設けられている。フィン６５２Ａは、例えば２本設けられている。電源線１１１０の電源線１１２０Ｂ側に、Ｘ方向に延びる半導体のフィン６５１Ｂが設けられている。フィン６５１Ｂは、例えば２本設けられている。フィン６５１Ｂの電源線１１２０Ｂ側に、Ｘ方向に延びる半導体のフィン６５２Ｂが設けられている。フィン６５２Ｂは、例えば２本設けられている。
ビア６８１を介して電源線１１１０に接続され、Ｙ方向に延在し、フィン６５１Ａ及び６５１Ｂに接続されるローカル配線６３１が設けられている。ビア６８２Ａを介して電源線１１２０Ａに接続され、Ｙ方向に延在し、フィン６５２Ａに接続されるローカル配線６３２Ａが設けられている。ローカル配線６３１及び６３２ＡよりＸ方向正側に、フィン６５１Ａ及び６５２Ａに接続されるローカル配線６３４Ａが設けられている。ビア６８２Ｂを介して電源線１１２０Ｂに接続され、Ｙ方向に延在し、フィン６５２Ｂに接続されるローカル配線６３２Ｂが設けられている。ローカル配線６３１及び６３２ＢよりＸ方向正側に、フィン６５１Ｂ及び６５２Ｂに接続されるローカル配線６３４Ｂが設けられている。
ローカル配線６３１とローカル配線６３４Ａとの間、及びローカル配線６３２Ａとローカル配線６３４Ａとの間でゲート絶縁膜（図示せず）を介してフィン６５１Ａ及び６５２Ａと交差するゲート電極６１２Ａが設けられている。ローカル配線６３１とローカル配線６３４Ｂとの間、及びローカル配線６３２Ｂとローカル配線６３４Ｂとの間でゲート絶縁膜（図示せず）を介してフィン６５１Ｂ及び６５２Ｂと交差するゲート電極６１２Ｂが設けられている。
ゲート電極６１２Ａはローカル配線６３３Ａ及びビア６４１Ａを介して配線６１１に接続されている。ゲート電極６１２Ｂはローカル配線６３３Ｂ及びビア６４１Ｂを介して配線６２３に接続されている。ローカル配線６３４Ａはビア６４２Ａを介して配線６９２に接続されている。ローカル配線６３４Ｂはビア６４２Ｂを介して配線６２１に接続されている。配線６１１、６２１、６９２及び６２３はＸ方向に延在する。ローカル配線６３１、６３２Ａ及び６３２ＢよりＸ方向負側に、Ｙ方向に延在する配線６６１が設けられている。配線６６１は、ビア６７１Ａを介して配線６９２に接続され、ビア６７１Ｂを介して配線６２３に接続されている。配線６１１に入力信号ＩＮが入力され、配線６２１から出力信号ＯＵＴが出力される（図４参照）。
配線６９２、６２３及び６６１がスイッチトランジスタ５５のゲートに接続されてもよい。配線６１１がスイッチトランジスタ５５のゲートに接続されてもよい。配線６２１がスイッチトランジスタ５５のゲートに接続されてもよい。
例えば、バッファ４２、５１及び５２として、バッファ６０と同様の構成のバッファを用いることができる。また、例えば、インバータ５３及び５４として、インバータ６１及び６２を用いることもできる。
なお、インバータ６１及び６２の構成は一例であり、例えば、インバータ６１及び６２に含まれるＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタの対は２以上であってもよい。
次に、スタンダードセル５６に含まれる回路の一例として、インバータの構成について説明する。図７は、インバータの構成を示す回路図である。図８は、インバータの平面構成を示す模式図である。
図７に示すように、インバータ７０はＰチャネルＭＯＳトランジスタ７１０Ｐ及びＮチャネルＭＯＳトランジスタ７１０Ｎを含む。
例えば、図８に示すように、ＶＶＤＤ配線に相当する電源線２１１０と、ＶＳＳ配線に相当する電源線２１２０とが設けられている。電源線２１１０及び２１２０はＸ方向に延在する。電源線２１１０の電源線２１２０側に、Ｘ方向に延びる半導体のフィン７５１が設けられている。フィン７５１は、例えば２本設けられている。フィン７５１の電源線２１２０側に、Ｘ方向に延びる半導体のフィン７５２が設けられている。フィン７５２は、例えば２本設けられている。ビア７８１を介して電源線２１１０に接続され、Ｙ方向に延在し、フィン７５１に接続されるローカル配線７３１が設けられている。ビア７８２を介して電源線２１２０に接続され、Ｙ方向に延在し、フィン７５２に接続されるローカル配線７３２が設けられている。ローカル配線７３１及び７３２よりＸ方向正側に、フィン７５１及び７５２に接続されるローカル配線７３４が設けられている。電源線２１１０及び２１２０が３本以上の領域にわたって回路が設けられていてもよい。つまり、いわゆるマルチハイトの回路が設けられていてもよい。
ローカル配線７３１とローカル配線７３４との間、及びローカル配線７３２とローカル配線７３４との間でゲート絶縁膜（図示せず）を介してフィン７５１及び７５２と交差するゲート電極７１２が設けられている。ゲート電極７１２はローカル配線７３３及びビア７４１を介して配線７１１に接続されている。ローカル配線７３４はビア７４２を介して配線７６０に接続されている。配線７１１に入力信号ＩＮが入力され、配線７６０から出力信号ＯＵＴが出力される（図７参照）。
図５、図６及び図８には、フィンを用いたトランジスタ（ＦｉｎＦＥＴ）を例示しているが、バッファ等の論理回路に、プレーナ型のトランジスタ、相補型電界効果トランジスタ（Complementary Field Effect Transistor：ＣＦＥＴ）、ナノワイヤを用いたトランジスタ等が設けられてもよい。
（第１の実施形態）
ここで、第１の実施形態について説明する。第１の実施形態は、図３に示す回路のうちで、例えば、制御回路４１、バッファ６０、スイッチトランジスタ５５及びスタンダードセル５６を含む。図９は、第１の実施形態に係る半導体装置の平面構成を示す模式図である。図１０及び図１１は、第１の実施形態に係る半導体装置を示す断面図である。図１０は、図９中のＸ１１－Ｘ２１線に沿った断面図に相当し、図１１は、図９中のＹ１１－Ｙ２１線に沿った断面図に相当する。図１２は、図９～図１１に示す部分の等価回路図である。
［第１のパワードメイン３１Ａ］
第１のパワードメイン３１Ａには、制御回路４１が設けられている。制御回路４１には、ＶＳＳの接地電位とＶＤＤの電源電位が供給される（図３参照）。
［第２のパワードメイン３１Ｂ］
第２のパワードメイン３１Ｂには、Ｘ方向に延在する電源線片２１１０Ａ及び２１１０Ｂと、Ｘ方向に延在する電源線２１２０とがＹ方向に並んで配置されている。電源線片２１１０Ａと電源線片２１１０Ｂとは、Ｘ方向に延びる同一の直線上に、間に隙間をあけて配置されている。電源線片２１１０Ａと電源線片２１１０Ｂとの間に、Ｘ方向に延在する電源線２１５０と、Ｘ方向に延在する接続部５１９０とが配置されている。例えば、電源線片２１１０Ａ及び２１１０ＢはＶＶＤＤ配線に相当し、電源線２１２０はＶＳＳ配線に相当し、電源線２１５０はＶＤＤ配線に相当する。以下、電源線片２１１０Ａ及び２１１０Ｂ等のＶＶＤＤ配線に相当する電源線片を総称して電源線２１１０ということがある。
図９～図１１に示すように、基板１１にＸ方向に延在する複数の溝が形成され、電源線２１１０、２１２０及び２１５０と、接続部５１９０とは、これら溝内に形成されている。このような構造の電源線２１１０、２１２０及び２１５０は、ＢＰＲ（Buried Power Rail）とよばれることがある。基板１１の表面に素子分離膜（図示せず）が形成されていてもよい。
基板１１には、基板１１を裏面まで貫通するビア２１１１Ａ、２１１１Ｂ、２１２１、２１５１及び５１９１が形成されている。ビア２１１１Ａは電源線片２１１０Ａの下に形成され、ビア２１１１Ｂは電源線片２１１０Ｂの下に形成され、ビア２１２１は電源線２１２０の下に形成され、ビア２１５１は電源線２１５０の下に形成され、ビア５１９１は接続部５１９０の下に形成されている。以下、ビア２１１１Ａ及び２１１１Ｂ等の、電源線２１１０の下に設けられ、電源線２１１０に接続されるビアを総称してビア２１１１ということがある。
電源線２１５０と電源線２１２０との間に、例えば図５に示すバッファ６０が接続される。図示を省略するが、電源線２１１０と電源線２１２０との間に、図８に示すインバータ７０等のスタンダードセル５６に含まれる回路が接続される。
［スイッチトランジスタ５５］
図９～図１１に示すように、第２のチップ２０は、例えば、絶縁層２５と、絶縁層２５の表層部に形成された電源線４１３０、４１４０及び４１５０とを含む。電源線４１３０、４１４０及び４１５０はＹ方向に延在する。例えば、電源線４１３０、４１５０及び４１４０は、この順でＸ方向に複数配置されている。
電源線４１３０、４１４０及び４１５０は、平面視で第２のパワードメイン３１Ｂと重なる領域に設けられている。電源線４１３０はＶＶＤＤ配線に相当し、電源線４１４０はＶＳＳ配線に相当し、電源線４１５０はＶＤＤ配線に相当する。一部の電源線４１３０は、ビア２１１１Ａを介して電源線片２１１０Ａに接続され、一部の電源線４１３０は、ビア２１１１Ｂを介して電源線片２１１０Ｂに接続されている。電源線２１１０及び４１３０は、平面視でメッシュ構造を有してもよい。電源線４１４０は、ビア２１２１を介して電源線２１２０に接続されている。電源線２１２０及び４１４０は平面視でメッシュ構造を有してもよい。電源線４１５０は、ビア２１５１を介して電源線２１５０に接続されている。
第２のチップ２０は、絶縁層２５の表層部に形成された制御信号線５１７０を含む。制御信号線５１７０は、間に電源線４１４０を挟まない電源線４１３０と電源線４１５０との間に位置する。制御信号線５１７０はＹ方向に延在する。制御信号線５１７０は、ビア５１９１を介して接続部５１９０に接続されている。
絶縁層２５には、間に電源線４１４０を挟まずに隣り合う電源線４１３０及び４１５０の対と平面視で重なる半導体層６１１０が形成されている。平面視で電源線４１３０と電源線４１５０との間に位置するゲート絶縁膜６１２０が半導体層６１１０上に形成され、ゲート絶縁膜６１２０上にゲート電極５１２０が形成されている。絶縁層２５には、制御信号線５１７０とゲート電極５１２０とを電気的に接続するビア５１７１が形成されている。ビア５１７１は制御信号線５１７０の下に形成されている。なお、図９の一部のスイッチトランジスタ５５において、ビア５１７１及び制御信号線５１７０の図示が省略されている。即ち、複数のスイッチトランジスタ５５の各々において、ビア５１７１及び制御信号線５１７０が配置される。
半導体層６１１０は、Ｘ方向でゲート電極５１２０を間に挟んでＶＶＤＤ接続部６１１１（ドレイン）とＶＤＤ接続部６１１２（ソース）とを有する。絶縁層２５には、ＶＶＤＤ接続部６１１１と電源線４１３０とを電気的に接続するビア４１３１と、ＶＤＤ接続部６１１２と電源線４１５０とを電気的に接続するビア４１５１とが形成されている。ゲート電極５１２０がスイッチトランジスタ５５のゲートとして機能し、ＶＤＤ接続部６１１２がスイッチトランジスタ５５のソースとして機能し、ＶＶＤＤ接続部６１１１がスイッチトランジスタ５５のドレインとして機能する。スイッチトランジスタ５５は、ＶＤＤ配線に相当する電源線４１５０と、ＶＶＤＤ配線に相当する電源線４１３０との間に電気的に接続されている。
［バッファ６０］
上記のように、バッファ６０は電源線２１５０と電源線２１２０との間に接続される。バッファ６０には、制御回路４１からの出力信号が入力され、バッファ６０からの出力信号がスイッチトランジスタ５５のゲートに入力される。すなわち、スイッチトランジスタ５５のオン／オフは、バッファ６０を介して制御回路４１により制御される。電源線２１２０には、第２のパワードメイン３１Ｂ内に配置されるスタンダードセル５６も接続される。電源線２１５０は、基板１１に形成されたビア２１５１を介して電源線４１５０に接続される。電源線４１５０は、ビア４１５１を介して、スイッチトランジスタ５５のソースとして機能するＶＤＤ接続部６１１２に接続される。そして、スイッチトランジスタ５５がオフのときにスタンダードセル５６へのＶＶＤＤの電源電位の供給が遮断されるのに対し、バッファ６０には、スイッチトランジスタ５５のオン／オフに拘わらず、ＶＤＤの電源電位が供給される。
第１の実施形態では、バッファ６０の出力は、ビア５１１１、接続部５１９０、ビア５１９１、制御信号線５１７０及びビア５１７１を介して、スイッチトランジスタ５５のゲートとして機能するゲート電極５１２０に接続される。また、ＶＤＤ配線に相当する電源線４１５０は、電気的に、バッファ６０と、スイッチトランジスタ５５のドレインとして機能するＶＤＤ接続部６１１２に電気的に接続される。
また、平面視で、電源線２１５０、ビア２１５１及びバッファ６０は、第２のパワードメイン３１Ｂ内に配置される。このように、第１の実施形態によれば、平面視で、ＶＶＤＤの電源電位が供給される第２のパワードメイン３１Ｂ内に、スイッチトランジスタ５５のオン／オフに拘わらずＶＤＤの電源電位で動作するバッファ６０を配置することができる。そして、バッファ６０及びスイッチトランジスタ５５は、平面視で互いに近接して配置され、第２のパワードメイン３１Ｂ内にＶＤＤの電源電位のための電源線の引き回しは必要とされない。このため、バッファ６０とスイッチトランジスタ５５との間の配線を短いものとすることができ、回路面積の縮小が可能となる。このように、第１の実施形態によれば、バッファ６０に効率よく電源電位を供給することができる。
なお、接続部５１９０及び電源線２１５０は、ＶＶＤＤ配線に相当する電源線片２１１０Ａと電源線片２１１０Ｂとの間でＸ方向に並んで配置されてもよい。
図９～図１１では、複数のゲート電極５１２０のうち一つのゲート電極５１２０のみにバッファ６０が接続されているが、複数のバッファ６０が設けられ、各ゲート電極５１２０にバッファ６０が接続されてもよい。また、複数のゲート電極５１２０同士が、例えば半導体層６１１０よりも下方の配線を介して互いに接続されていてもよい。
（第１の実施形態の第１の変形例）
次に、第１の実施形態の第１の変形例について説明する。第１の変形例は、主に、バッファ５１を更に含む点で第１の実施形態と相違する。図１３は、第１の実施形態の第１の変形例に係る半導体装置の平面構成を示す模式図である。図１４は、図１３に示す部分の等価回路図である。図１３～図１４には、主に、第１の変形例の第１の実施形態と相違する部分を示し、その他の部分の図示を省略する。
図１３及び図１４に示すように、バッファ６０の前段にバッファ５１が設けられている。すなわち、制御回路４１とバッファ６０との間で制御信号線５１１０にバッファ５１が接続されている。バッファ５１には、電源線２１５０からＶＤＤの電源電位が供給され、電源線２１２０からＶＳＳの接地電位が供給される。他の構成は第１の実施形態と同様である。
スイッチトランジスタ５５がオフのときにスタンダードセル５６へのＶＶＤＤの電源電位の供給が遮断されるのに対し、バッファ５１には、バッファ６０と同様に、スイッチトランジスタ５５のオン／オフに拘わらず、ＶＤＤの電源電位が供給される。
他の構成は第１の実施形態と同様である。
第１の変形例によっても第１の実施形態と同様の効果を得ることができる。例えば、平面視で、ＶＶＤＤの電源電位が供給される第２のパワードメイン３１Ｂ内に、スイッチトランジスタ５５のオン／オフに拘わらずＶＤＤの電源電位で動作するバッファ５１及び６０を配置することができる。そして、第１の変形例によれば、バッファ５１及び６０に効率よく電源電位を供給することができる。
（第１の実施形態の第２の変形例）
次に、第１の実施形態の第２の変形例について説明する。第２の変形例は、主に、図３に示す回路のうちで、主に、スイッチトランジスタ５５及びバッファ５２に特徴的な部分を有する点で第１の実施形態と相違する。図１５は、第１の実施形態の第２の変形例に係る半導体装置の平面構成を示す模式図である。図１６は、図１５に示す部分の等価回路図である。図１５～図１６には、主に、第２の変形例の第１の実施形態と相違する部分を示し、その他の部分の図示を省略する。
図１５及び図１６に示すように、第１のパワードメイン３１Ａに設けられた論理回路４３からの出力信号が、第２のパワードメイン３１Ｂに設けられたバッファ５２に入力される。バッファ５２からの出力信号が、信号線５１２２を介して第３のパワードメイン３１Ｃに設けられた論理回路８１に入力される。
バッファ５２は電源線２１５０と電源線２１２０との間に接続される。電源線２１２０には、第２のパワードメイン３１Ｂ内に配置されるスタンダードセル５６も接続される。電源線２１５０は、基板１１に形成されたビア２１５１を介して電源線４１５０に接続される。電源線４１５０は、ビア４１５１を介して、スイッチトランジスタ５５のソースとして機能するＶＤＤ接続部６１１２に接続される。そして、スイッチトランジスタ５５がオフのときにスタンダードセル５６へのＶＶＤＤの電源電位の供給が遮断されるのに対し、バッファ５２には、バッファ６０と同様に、スイッチトランジスタ５５のオン／オフに拘わらず、ＶＤＤの電源電位が供給される。
他の構成は第１の実施形態と同様である。
第２の変形例によっても第１の実施形態と同様の効果を得ることができる。例えば、平面視で、ＶＶＤＤの電源電位が供給される第２のパワードメイン３１Ｂ内に、スイッチトランジスタ５５のオン／オフに拘わらずＶＤＤの電源電位で動作するバッファ５２を配置することができる。そして、第２の変形例によれば、バッファ５２に効率よく電源電位を供給することができる。
バッファ５２は、論理回路４３から論理回路８１までの伝送経路が長い場合等に、論理回路４３から論理回路８１に伝送される信号の鈍りの抑制に寄与することができる。また、バッファ５２は、スイッチトランジスタ５５がオフであっても動作し、論理回路４３から出力された信号を論理回路８１に伝送することができる。
（第２の実施形態）
次に、第２の実施形態について説明する。第２の実施形態は、主に、第２のパワードメイン３１Ｂに配置されるスイッチトランジスタ５５の数の点で第１の実施形態と相違する。図１７及び図１８は、第２の実施形態に係る半導体装置の平面構成を示す模式図である。図１９～図２１は、第２の実施形態に係る半導体装置を示す断面図である。図１７は、主として、第２のチップ２０の平面構成を示し、図１８は、主として、第１のチップ１０の平面構成を示す。図１９は、図１７及び図１８のＸ１２－Ｘ２２線に沿った断面図に相当し、図２０は、図１７及び図１８中のＹ１２－Ｙ２２線に沿った断面図に相当し、図２１は、図１７及び図１８中のＹ１３－Ｙ２３線に沿った断面図に相当する。図１７～図２１には、主に、第２の実施形態の第１の実施形態と相違する部分を示し、その他の部分の図示を省略する。
第２の実施形態では、複数の半導体層６１１０が格子状に配置されている。また、複数の半導体層６１１０に対応するように、複数の電源線４１３０、４１４０及び４１５０と、制御信号線５１７０と、複数のゲート絶縁膜６１２０（図１１参照）と、複数のゲート電極５１２０と等が配置されている。このようにして、複数のスイッチトランジスタ５５が格子状に配置されている。
絶縁層２５には、Ｘ方向に延在する電源線３１４０と、電源線３１５０と、制御信号線３１７０とが設けられている。電源線３１４０及び３１５０と制御信号線３１７０とは、半導体層６１１０よりも下方に設けられている。電源線３１４０はＶＳＳ配線に相当し、電源線３１５０はＶＤＤ配線に相当する。電源線３１５０は、平面視で、Ｙ方向で隣り合う複数の半導体層６１１０間のすべてに設けられている。なお、電源線３１４０及び電源線３１５０は、平面視で半導体層６１１０の一部と重なっていてもよい。電源線３１４０と制御信号線３１７０とは、平面視で、Ｙ方向で隣り合う半導体層６１１０間の複数の隙間に交互に設けられている。絶縁層２５には、電源線３１４０と電源線４１４０とを電気的に接続するビア４１４１と、電源線３１５０と電源線４１５０とを電気的に接続するビア４１５２と、制御信号線３１７０と制御信号線５１７０とを電気的に接続するビア５１７２とが形成されている。ビア４１４１は電源線４１４０の下に形成され、ビア４１５２は電源線４１５０の下に形成され、ビア５１７２は制御信号線５１７０の下に形成されている。電源線３１４０及び４１４０は、平面視でメッシュ構造を有する。電源線３１５０及び４１５０は、平面視でメッシュ構造を有する。
Ｘ方向に並ぶ複数のスイッチトランジスタ５５のゲート電極５１２０は、Ｘ方向に延在する制御信号線３１７０に共通に接続されている。このため、バッファ６０は、例えばＸ方向に並ぶ複数のスイッチトランジスタ５５に対して１個ずつ設けられていてもよい。また、Ｙ方向で隣り合う２つのスイッチトランジスタ５５のゲート電極５１２０は、Ｙ方向に延在する制御信号線５１７０に共通に接続されている。このため、例えばＹ方向で隣り合う２つのスイッチトランジスタ５５に対して１個のバッファ６０が設けられていてもよい。このように、１つのバッファ６０を介して複数のスイッチトランジスタ５５を駆動するようにしてもよい。
他の構成は第１の実施形態と同様である。
なお、図２１では、バッファ６０に含まれるＰチャネル型トランジスタ６００Ｐ及びＮチャネル型トランジスタ６００Ｎを簡略して図示している。Ｐチャネル型トランジスタ６００Ｐ及びＮチャネル型トランジスタ６００Ｎは、例えばＦｉｎＦＥＴである。
第２の実施形態によっても第１の実施形態と同様の効果を得ることができる。例えば、複数のバッファ６０に効率よく電源電位を供給することができる。
（第２の実施形態の第１の変形例）
次に、第２の実施形態の第１の変形例について説明する。第１の変形例は、主に、ＶＳＳ配線に相当し、Ｙ方向に延在する電源線を更に含む点で第２の実施形態と相違する。図２２は、第２の実施形態の第１の変形例に係る半導体装置の平面構成を示す模式図である。図２２は、主として、第２のチップ２０の平面構成を示す。図２２には、主に、第１の変形例の第２の実施形態と相違する部分を示し、その他の部分の図示を省略する。
図２２に示すように、平面視で、Ｘ方向で隣り合う半導体層６１１０の間にＶＳＳ配線に相当する電源線４２４０が設けられている。電源線４２４０は、絶縁層２５の表層部に形成されている。第１の変形例では、電源線３１４０、４１４０及び４２４０は、平面視でメッシュ構造を有する。
他の構成は第２の実施形態と同様である。
第１の変形例によっても第２の実施形態と同様の効果を得ることができる。また、ＶＳＳの電源電位をより強化することができる。
（第３の実施形態）
次に、第３の実施形態について説明する。第３の実施形態は、主に、ＶＤＤの電源電位の供給経路が異なるバッファを含む点で第１の実施形態等と相違する。図２３は、第３の実施形態に係る半導体装置の平面構成を示す模式図である。図２４は、第３の実施形態に係る半導体装置を示す断面図である。図２５は、第３の実施形態に係る半導体装置における接続関係を示す断面図である。図２４は、図２３中のＸ１３－Ｘ２３線に沿った断面図に相当する。図２３～図２５には、主に、第３の実施形態の第１の実施形態と相違する部分を示し、その他の部分の図示を省略する。
第３の実施形態では、図２３～図２５に示すように、バッファ６０に加えて、バッファ６０Ｂが設けられている。バッファ６０Ｂは、バッファ６０が駆動するスイッチトランジスタ５５とは異なるスイッチトランジスタ５５のゲート電極５１２０に接続されている。バッファ６０に電源線２１５０からＶＤＤの電源電位が供給されるのに対し、バッファ６０Ｂには、絶縁層１５に設けられた電源線５３１０からＶＤＤの電源電位が供給される。図２５には、電源線５３１０に沿った断面を模式的に示してある。電源線５３１０は、例えば、第１のパワードメイン３１Ａ内で、絶縁層１５に設けられたビア５３１１を介して電源線１１１０に接続されている。なお、図２３の一部のスイッチトランジスタ５５において、ビア５１７１及び制御信号線５１７０の図示が省略されている。即ち、複数のスイッチトランジスタ５５の各々において、ビア５１７１及び制御信号線５１７０が配置される。また、スイッチトランジスタ５５は、それぞれバッファ６０またはバッファ６０Ｂの何れかによって駆動するものであってもよい。
他の構成は第１の実施形態と同様である。
第３の実施形態によっても第１の実施形態と同様の効果を得ることができる。また、バッファ６０ＢへのＶＤＤの電源電位の供給に関し、電源線２１５０を設けなくもよい。
（第３の実施形態の第１の変形例）
次に、第３の実施形態の第１の変形例について説明する。第１の変形例は、主に、バッファ６０とはＶＤＤの電源電位の供給経路が異なるバッファの出力先の点で第３の実施形態と相違する。図２６は、第３の実施形態の第１の変形例に係る半導体装置の平面構成を示す模式図である。図２６には、主に、第１の変形例の第３の実施形態と相違する部分を示し、その他の部分の図示を省略する。
第１の変形例では、バッファ６０Ｂに代えてバッファ５７が設けられている。バッファ５７には、バッファ６０Ｂと同様に、絶縁層１５に設けられた電源線５３１０からＶＤＤの電源電位が供給される。バッファ５７には、制御回路４１から、制御信号線５１１０から独立した制御信号線５３１９を介して制御信号が入力され、バッファ５７の出力は、スイッチトランジスタ５５とは異なる回路に入力される。なお、図２６の一部のスイッチトランジスタ５５において、ビア５１７１及び制御信号線５１７０の図示が省略されている。即ち、複数のスイッチトランジスタ５５の各々において、ビア５１７１及び制御信号線５１７０が配置される。
他の構成は第３の実施形態と同様である。
第１の変形例によっても第３の実施形態と同様の効果を得ることができる。また、バッファ５７の出力先に関し、接続部５１９０を設けなくもよい。従って、電源線２１１０を複数に分割しなくてもよい。
（第４の実施形態）
次に、第４の実施形態について説明する。第４の実施形態は、主に、ＶＤＤとは異なる電源電位が供給されるバッファを含む点で第１の実施形態等と相違する。図２７は、第４の実施形態に係る半導体装置の平面構成を示す模式図である。図２８は、図２７に示す部分の一部の等価回路図である。図２７～図２８には、主に、第４の実施形態の第１の実施形態と相違する部分を示し、その他の部分の図示を省略する。
第４の実施形態に係る半導体装置は、第４のパワードメイン３１Ｄを有する。第４のパワードメイン３１Ｄには、電源線１１２０と、電源線１９１０と、バッファ８２とが設けられている。電源線１１２０はＶＳＳ配線に相当し、電源線１９１０はＶＤＤ配線とは異なる電源電位のＶＤＤＨ配線に相当する。電源線１９１０は電源線１１２０と同様にＸ方向に延在する。バッファ８２には、ＶＳＳの接地電位とＶＤＤＨの電源電位とが供給される。
第２のチップ２０の絶縁層２５の表層部には、電源線４９５０が形成されている。電源線４９５０はＹ方向に延在する。電源線４９５０はＶＤＤＨ配線に相当する。電源線４９５０は、基板１１に形成されたビア１９１１を介して電源線１９１０に接続されている。
第４の実施形態では、バッファ６０に加えて、バッファ６０Ｃが設けられている。バッファ６０Ｃは、バッファ６０が駆動するスイッチトランジスタ５５とは異なるスイッチトランジスタ５５のゲート電極５１２０に接続されている。バッファ６０に電源線２１５０からＶＤＤの電源電位が供給されるのに対し、バッファ６０Ｃには、絶縁層１５に設けられた電源線５３２０から、ＶＤＤとは異なるＶＤＤＨの電源電位が供給される。電源線５３２０は、例えば、第４のパワードメイン３１Ｄ内で、絶縁層１５に設けられたビア５３２１を介して電源線１９１０に接続されている。バッファ６０Ｃには、制御信号線５４１０を介してバッファ８２の出力信号が入力される。バッファ８２の前段にバッファ６０Ｃを介してスイッチトランジスタ５５のオン／オフを制御する制御回路が接続されていてもよい。なお、図２７の一部のスイッチトランジスタ５５において、ビア５１７１及び制御信号線５１７０の図示が省略されている。即ち、複数のスイッチトランジスタ５５の各々において、ビア５１７１及び制御信号線５１７０が配置される。また、スイッチトランジスタ５５は、それぞれバッファ６０またはバッファ６０Ｂの何れかによって駆動するものであってもよい。
他の構成は第１の実施形態と同様である。
第４の実施形態によっても第１の実施形態と同様の効果を得ることができる。
他の実施形態においても、複数種の電源電位が用いられてもよい。
ここで、スイッチトランジスタの断面構成の概要について説明する。図２９及び図３０は、スイッチトランジスタの断面構成の例を示す断面図である。
図２９に示す第１の例では、絶縁層１０１中に下地絶縁膜１０２が設けられ、下地絶縁膜１０２上に半導体層１０３、ゲート絶縁膜１０４及びゲート電極１０５が設けられている。絶縁層１０１の表層部に、制御信号線１１０と、ＶＤＤ配線に相当する電源線１２０と、ＶＶＤＤ配線に相当する電源線１３０が設けられている。半導体層１０３は、チャネル１０３Ｃと、チャネル１０３Ｃを間に挟むソース１０３Ｓ及びドレイン１０３Ｄを有する。電源線１２０とソース１０３Ｓとがビア１２１を介して接続され、電源線１３０とドレイン１０３Ｄとがビア１３１を介して接続されている。下地絶縁膜１０２の下に、ＶＤＤ配線に相当する電源線１２３と、ＶＶＤＤ配線に相当する電源線１３３とが設けられている。電源線１２０と電源線１２３とがビア１２２を介して接続され、電源線１３０と電源線１３３とがビア１３２を介して接続されている。制御信号線１１０はビア１１１を介してゲート電極１０５に接続されている。
図３０に示す第２の例では、下地絶縁膜１０２にゲート絶縁膜２０４が設けられ、ゲート絶縁膜２０４の上に半導体層１０３が設けられ、ゲート絶縁膜２０４の下にゲート電極２０５が設けられている。他の構成は第１の例と同様である。
下地絶縁膜の材料は、例えば酸化シリコン、窒化シリコン、炭化シリコン、酸化窒化シリコン、酸化炭化シリコン等である。半導体層の材料は、例えばＩｎＧａＺｎＯ（ＩＧＺＯ）、ＺｎＯ、ＺｎＳｎＯ、ＩｎＺｎＯ等である。ゲート絶縁膜の材料は、例えばＳｉＯ２、ＳｉＯｘＮｙ、ＳｉＮ、Ａｌ２Ｏ３等である。ゲート電極の材料は、例えばモリブデン、チタン、クロム、タンタル、マグネシウム、銀、タングステン、アルミニウム、銅、ネオジム、ルテニウム、スカンジウム等の金属である。ゲート電極の材料がグラフェン等であってもよい。
各実施形態及び各変形例に記載のスイッチトランジスタ５５は、いずれも第１の例に該当するが、各実施形態及び各変形例においてスイッチトランジスタ５５の構造として第２の例の構造を採用してもよい。
（第５の実施形態）
次に、第５の実施形態について説明する。第５の実施形態は、スイッチトランジスタの配置の点で第１の実施形態等と相違する。図３１は、第５の実施形態に係る半導体装置を示す模式図である。
第５の実施形態では、実装基板５０１上に、制御信号線用のバンプ５１１、ＶＤＤ配線用のバンプ５１２及びＶＶＤＤ配線用のバンプ５１３を介して半導体装置５０２が実装されている。実装基板５０１には、一端がバンプ５１１に接続された制御信号線５２１と、一端がバンプ５１２に接続されたＶＤＤ配線５２２と、一端がバンプ５１３に接続されたＶＶＤＤ配線５２３とが設けられている。実装基板５０１上に、制御信号線５２１の他端と、ＶＤＤ配線５２２の他端と、ＶＶＤＤ配線５２３の他端とに接続されたスイッチトランジスタ５５０が実装されている。
半導体装置５０２は、第１のチップ１０及び第２のチップ２０を含む。第１のチップ１０は、例えば、制御回路４１と、スタンダードセル５６と、バッファ５９とを含む。制御回路４１は第１のパワードメイン３１Ａに設けられている。スタンダードセル５６及びバッファ５９は第２のパワードメイン３１Ｂに設けられている。バッファ５９は、バッファ５１、５２、６０等と同様の構成を有し、バッファ５９には、ＶＳＳの電源電位とＶＤＤの電源電位とが第２の配線層２２や基板１１（図３１では省略）に設けられたビアを介して供給される。
このように、スイッチトランジスタは第２の配線層に含まれる必要はない。すなわち、半導体装置がスイッチトランジスタを含まず、スイッチトランジスタが半導体装置の外部に設けられていてもよい。例えば、スイッチトランジスタは、他の半導体装置内に設けられていてもよい。
なお、１つのスイッチトランジスタに対して、当該スイッチトランジスタを駆動するバッファ（駆動バッファ）が１つ設けられている必要はない。図３２は、スイッチトランジスタと駆動バッファとの対応関係の第１の例を示す回路図である。図３３は、スイッチトランジスタと駆動バッファとの対応関係の第２の例を示す回路図である。図３４は、スイッチトランジスタと駆動バッファとの対応関係の第３の例を示す回路図である。
第１の例では、図３２に示すように、１つのスイッチトランジスタ５５に対して１つの駆動バッファ６０が対応するように設けられている。
第２の例では、図３３に示すように、複数のスイッチトランジスタ５５に対して１つの駆動バッファ６０が対応するように設けられている。
第３の例では、複数のスイッチトランジスタ５５に対して１つの駆動バッファ６０が対応するように設けられ、更に、これらの群が複数設けられている。
以上、各実施形態に基づき本発明の説明を行ってきたが、上記実施形態に示した要件に本発明が限定されるものではない。これらの点に関しては、本発明の主旨をそこなわない範囲で変更することができ、その応用形態に応じて適切に定めることができる。
１０：第１のチップ
２０：第２のチップ
３１Ａ、３１Ｂ、３１Ｃ、３１Ｄ：パワードメイン
５１、５２、５７、５９、６０、６０Ｂ、６０Ｃ：バッファ
５５、５５０：スイッチトランジスタ
５６：スタンダードセル

Claims (17)

  1. 基板と、前記基板の第１の面上に形成された第１の配線層と、を有する第１のチップと、
    前記基板の前記第１の面とは反対側の第２の面上に形成された第２の配線層と、
    を有し、
    前記第２の配線層は、
    第１の電源電位が供給される第１の電源線と、
    第２の電源電位が供給される第２の電源線と、
    を有し、
    前記第１のチップは、
    第１の接地線と、
    前記第１の電源電位が供給される第３の電源線と、
    前記第２の電源電位が供給される第４の電源線と、
    前記基板に形成され、前記第１の電源線と前記第３の電源線とを接続するビアと、
    前記第１の接地線及び前記第４の電源線が配置された第１の領域と、
    前記第１の接地線と前記第３の電源線との間に接続された第１の回路と、
    を有し、
    前記第１の電源線と前記第２の電源線との間にスイッチが接続され、
    平面視で、前記第３の電源線、前記ビア及び前記第１の回路は、前記第１の領域内に配置されていることを特徴とする半導体装置。
  2. 前記第２の配線層は、前記スイッチを含むことを特徴とする請求項１に記載の半導体装置。
  3. 前記第１の回路は前記スイッチの制御端子に接続されていることを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記第４の電源線は、
    第１の方向に延びる第１の直線上に設けられた第１の電源線片と、
    前記第１の直線上に前記第１の電源線片から離間して設けられた第２の電源線片と、
    を有し、
    前記第３の電源線は、前記第１の電源線片と前記第２の電源線片との間に、前記第１の電源線片及び前記第２の電源線片から離間して配置されていることを特徴とする請求項３に記載の半導体装置。
  5. 前記第４の電源線は、
    第１の方向に延びる第１の直線上に設けられた第１の電源線片と、
    前記第１の直線上に前記第１の電源線片から離間して設けられた第２の電源線片と、
    を有し、
    前記第１のチップは、前記第１の電源線片と前記第２の電源線片との間に、前記第１の電源線片及び前記第２の電源線片から離間して設けられ、前記第１の回路と前記制御端子との間に接続された接続部を有することを特徴とする請求項３に記載の半導体装置。
  6. 前記第４の電源線は、
    第１の方向に延びる第１の直線上に設けられた第１の電源線片と、
    前記第１の直線上に前記第１の電源線片から離間して設けられた第２の電源線片と、
    を有し、
    前記第３の電源線は、前記第１の電源線片と前記第２の電源線片との間に、前記第１の電源線片及び前記第２の電源線片から離間して配置されており、
    前記第１のチップは、前記第１の電源線片と前記第２の電源線片との間に、前記第１の電源線片及び前記第２の電源線片から離間して設けられ、前記第１の回路と前記制御端子との間に接続された接続部を有することを特徴とする請求項３に記載の半導体装置。
  7. 前記第１のチップは、
    第３の接地線と、
    前記第１の電源線に接続された第５の電源線と、
    前記第３の接地線及び前記第５の電源線が配置された第２の領域と、
    を有することを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置。
  8. 前記第３の接地線と前記第５の電源線との間に接続され、前記第１の回路に接続された第２の回路を含むことを特徴とする請求項７に記載の半導体装置。
  9. 前記第１のチップは、
    第３の電源電位が供給される第６の電源線と、
    前記第１の接地線と前記第６の電源線との間に接続された第３の回路と、
    を有し、
    平面視で、前記第３の回路は、前記第１の領域内に配置されていることを特徴とする請求項１乃至８のいずれか１項に記載の半導体装置。
  10. 前記第３の電源電位は前記第１の電源電位と等しいことを特徴とする請求項９に記載の半導体装置。
  11. 前記第３の電源電位は前記第１の電源電位とは異なることを特徴とする請求項９に記載の半導体装置。
  12. 前記スイッチは、
    前記第１の電源線及び前記第２の電源線に接続された半導体層と、
    ゲート電極と、
    前記半導体層と前記ゲート電極との間に設けられたゲート絶縁膜と、
    を有することを特徴とする請求項１乃至１１のいずれか１項に記載の半導体装置。
  13. 前記ゲート絶縁膜は、前記半導体層の前記第１のチップ側の面上に形成され、
    前記ゲート電極は、前記ゲート絶縁膜の前記第１のチップ側の面上に形成されていることを特徴とする請求項１２に記載の半導体装置。
  14. 前記ゲート絶縁膜は、前記半導体層の前記第１のチップ側の面とは反対側の面上に形成され、
    前記ゲート電極は、前記ゲート絶縁膜の前記第１のチップ側の面とは反対側の面上に形成されていることを特徴とする請求項１２に記載の半導体装置。
  15. 前記第１のチップ及び前記第２の配線層が搭載された実装基板を有し、
    前記スイッチは、前記第１のチップ及び前記第２の配線層とは異なる位置の前記実装基板上に配置されることを特徴とする請求項１に記載の半導体装置。
  16. 複数の前記スイッチを有し、
    前記第１の回路は複数の前記スイッチの制御端子のそれぞれに接続することを特徴とする請求項３乃至６のいずれか１項に記載の半導体装置。
  17. 複数の前記スイッチと、複数の前記第１の回路とを有し、
    複数の前記第１の回路のそれぞれは、複数の前記スイッチの制御端子のそれぞれに接続することを特徴とする請求項３乃至６のいずれか１項に記載の半導体装置。
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