JP2021005641A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】半導体装置の信頼性を向上させる。【解決手段】ＳＯＩ基板の製品領域にメモリセルアレイを設け、ＳＯＩ基板のスクライブ領域にテスト用セルアレイＴＥＧＡを設ける。テスト用セルアレイＴＥＧＡには、メモリセルアレイと同じ構造からなる活性領域ＡｃＮ１、活性領域ＡｃＮ２および給電領域ＴＡＰが形成されている。活性領域ＡｃＮ１、活性領域ＡｃＮ２および給電領域ＴＡＰには、それぞれプラグＰＧｄ、プラグＰＧｅおよびプラグＰＧｔが形成されている。プラグＰＧｄまたはプラグＰＧｅと、プラグＰＧｔとの間で導通が確認されるか否かを検査することで、メモリセルアレイにリークパスが発生しているか否かを判定することができる。【選択図】図１１

Description

本発明は、半導体装置の製造方法に関し、例えば、ＳＯＩ基板を用いた半導体装置に適用して有効な技術に関する。
低消費電力向けの半導体装置として、半導体基板と、半導体基板上に形成された絶縁層と、絶縁層上に形成されたシリコン層とを有するＳＯＩ（Silicon On Insulator）基板に、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を形成する技術がある。このＳＯＩ基板上に形成したＭＩＳＦＥＴでは、シリコン層に形成される拡散領域に起因する寄生容量を低減することができる。このため、ＭＩＳＦＥＴの動作速度向上および低消費電力化を図ることができる。
一方で、ＳＯＣ（System On Chip）と称される半導体装置には、ロジック回路およびメモリセルアレイが１つの半導体チップ内に搭載されている。そのようなメモリセルアレイとしてＳＲＡＭ （StaticRandom Access Memory）回路が挙げられる。ＳＲＡＭ回路は、一般的に、その世代のデザインマニュアルの最小寸法または最小値より小さい寸法で形成される。また、メモリセルアレイは繰り返しパターンであるので、半導体チップの高集積化が可能である。
例えば、特許文献１には、ロジック回路およびＳＲＡＭ回路を１つの半導体チップ内に搭載する技術が開示されている。
また、特許文献２には、ソース領域またはドレイン領域となるシリコン層上に形成するエピタキシャル層を、シリコン層の幅よりも広い幅で形成することで、プラグの形成位置がずれた場合に、プラグが半導体基板に接続されることを防止する技術が開示されている。
国際公開第２０１６／１５１８６６号 特開２０１４−２３６０９７号公報
ＳＯＩ基板に形成されるＭＩＳＦＥＴでは、シリコン層上に形成されるゲート電極だけでなく、半導体基板に形成されたウェル領域にも電圧を印加することで、ＭＩＳＦＥＴの駆動電流を制御している。ここで、ＭＩＳＦＥＴのソース領域またはドレイン領域と接続するためのプラグの形成位置がずれて、プラグが半導体基板に接触すると、ＭＩＳＦＥＴが動作不良を起こしてしまう。このため、半導体装置の信頼性が低下する。
プラグの形成位置のずれを許容できるように、ＳＲＡＭ回路のレイアウト寸法の拡大を実施すると、開発期間の長期化およびコストの増大を招き、レイアウトの拡大によって、高集積化のメリットは無くなってしまう。このため、半導体装置の微細化が阻害される。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになる。
一実施の形態によれば、半導体装置の製造方法は、（ａ）半導体基板と、半導体基板上に形成された絶縁層と、絶縁層の上に形成された半導体層とを有するＳＯＩ基板を用意する工程、（ｂ）半導体層および絶縁層を貫通し、その底部が半導体基板内に位置する素子分離部を形成することで、ＳＯＩ基板に、素子分離部によって区画された第１活性領域、第２活性領域および第１給電領域を形成する工程、を有する。また、半導体装置の製造方法は、（ｃ）第１活性領域、第２活性領域および第１給電領域の半導体基板に第１ウェル領域を形成する工程、（ｄ）第１給電領域の絶縁層および半導体層を選択的に除去する工程、を有する。また、半導体装置の製造方法は、（ｅ）第１〜第３活性領域の半導体層上に、それぞれ第１〜第３プラグを形成する工程、（ｆ）第１〜第３プラグの上方において、第１〜第３プラグにそれぞれ電気的に接続される第１〜第３パッド電極を形成する工程、（ｇ）第１〜第３パッド電極にそれぞれ異なる電圧を供給し、第１パッド電極または第２パッド電極と、第３パッド電極との間で導通が確認されるか否かを判定する第１判定処理を行う工程、を有する。ここで、第１活性領域および第２活性領域は、それぞれ平面視における第１方向に延在し、且つ、前記第１方向と直交する第２方向で互いに隣接している。
また、一実施の形態によれば、半導体装置の製造方法は、（ａ）半導体基板と、半導体基板上に形成された絶縁層と、絶縁層の上に形成された半導体層とを有するＳＯＩ基板を用意する工程、（ｂ）半導体層および絶縁層を貫通し、その底部が半導体基板内に位置する素子分離部を形成することで、ＳＯＩ基板に、素子分離部によって区画され、それぞれ平面視における第１方向に延在し、且つ、第１方向と直交する第２方向で互いに隣接する第１活性領域および第２活性領域を形成する工程、を有する。また、半導体装置の製造方法は、（ｃ）第１活性領域と第２活性領域との間に位置する素子分離部の上面の一部にも形成されるように、第１活性領域の半導体層上に第１エピタキシャル層を形成し、第２活性領域の半導体層上に第２エピタキシャル層を形成する工程、（ｄ）第１および第２エピタキシャル層上にそれぞれ第１および第２プラグを形成する工程、を有する。また、半導体装置の製造方法は、（ｅ）第１および第２プラグの上方において、第１および第２プラグにそれぞれ電気的に接続される第１および第２パッド電極を形成する工程、（ｆ）第１および第２パッド電極にそれぞれ異なる電圧を供給し、第１パッド電極と第２パッド電極との間で導通が確認されたか否かを判定する判定処理を行う工程、を有する。
一実施の形態によれば、半導体装置の信頼性を向上させることができる。
実施の形態１における半導体装置のメモリセルを示す回路図である。 実施の形態１における半導体装置のメモリセルを示す斜視図である。 実施の形態１における半導体装置のメモリセルアレイを示す平面図である。 従来技術における半導体装置を示す斜視図である。 検討例における半導体装置を示す断面図である。 検討例における半導体装置を示す断面図である。 検討例における半導体装置を示す断面図である。 本願発明者が集計したデータである。 実施の形態１における半導体装置を示す平面図である。 実施の形態１における半導体装置のテスト用セルを示す斜視図である。 実施の形態１における半導体装置のテスト用セルアレイを示す平面図である。 実施の形態１における半導体装置を示す等価回路図である。 実施の形態１における半導体装置を示す模式図である。 実施の形態１における半導体装置の製造工程を示すフローチャートである。 変形例における半導体装置を示す模式図である。 実施の形態１における半導体装置の製造工程を示す断面図である。 図１６に続く半導体装置の製造工程を示す断面図である。 図１７に続く半導体装置の製造工程を示す断面図である。 図１８に続く半導体装置の製造工程を示す断面図である。 図１９に続く半導体装置の製造工程を示す断面図である。 図２０に続く半導体装置の製造工程を示す断面図である。 図２１に続く半導体装置の製造工程を示す断面図である。 図２２に続く半導体装置の製造工程を示す断面図である。 図２３に続く半導体装置の製造工程を示す断面図である。 図２４に続く半導体装置の製造工程を示す断面図である。 図２５と異なる領域を示す断面図である。 実施の形態２における半導体装置を示す断面図である。 実施の形態３における半導体装置のテスト用セルを示す斜視図である。 実施の形態３における半導体装置を示す断面図である。 実施の形態１〜３における半導体装置の効果を纏めた表である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いられる図面では、図面を見易くするために、断面図であってもハッチングが省略されている場合もあり、平面図であってもハッチングが付されている場合もある。
また、本願において説明されるＸ方向およびＹ方向は互いに直交し、Ｘ方向およびＹ方向からなる面は水平面となる。また、Ｚ方向は、Ｘ方向およびＹ方向に直交し、上記水平面に垂直な鉛直方向である。本願では、Ｚ方向をある構造体の厚さ方向として説明する場合もある。
（実施の形態１）
＜メモリセルアレイＭＣＡ（メモリセルＭＣ）の構成＞
以下に図１〜図３を用いて、実施の形態１における半導体装置を説明する。半導体装置には、ＳＲＡＭ回路のようなメモリセルアレイＭＣＡが形成されている。例えば、図３に示されるメモリセルアレイＭＣＡは、破線で囲まれたメモリセルＭＣを複数有する。図１には、１つのメモリセルＭＣの回路構成が示され、図２には、１つのメモリセルＭＣの簡易的な斜視図が示されている。なお、後で詳細に説明するが、半導体装置のスクライブ領域ＳＡには、メモリセルアレイＭＣＡとほぼ同じ構造からなるテスト用セルＴＥＧ１が設けられている。
図１に示されるように、メモリセルＭＣは、一対のビット線ＢＬ、／（バー）ＢＬと、ワード線ＷＬとの交差部に配置される。このメモリセルＭＣは、一対のロードトランジスタ（負荷用ＭＩＳＦＥＴ）Ｌｏ１、Ｌｏ２、一対のアクセストランジスタ（転送用ＭＩＳＦＥＴ）Ａｃｃ１、Ａｃｃ２および一対のドライバトランジスタ（駆動用ＭＩＳＦＥＴ）Ｄｒ１、Ｄｒ２を有する。ロードトランジスタＬｏ１、Ｌｏ２は、ｐチャネル型のトランジスタであり、アクセストランジスタＡｃｃ１、Ａｃｃ２およびドライバトランジスタＤｒ１、Ｄｒ２は、ｎチャネル型のトランジスタである。
メモリセルＭＣを構成する６つのトランジスタのうち、ロードトランジスタＬｏ１およびドライバトランジスタＤｒ１はＣＭＯＳインバータを構成し、ロードトランジスタＬｏ２およびドライバトランジスタＤｒ２は、他のＣＭＯＳインバータを構成している。これら一対のＣＭＯＳインバータの相互の入出力端子であるノードＮ１、Ｎ２は、交差結合され、１ビットの情報を記憶する情報蓄積部として、フリップフロップ回路を構成している。
以下に、上記６つのトランジスタの接続について説明する。
電源電圧ＶｄｄとノードＮ１との間にロードトランジスタＬｏ１が接続され、ノードＮ１と基準電圧Ｖｓｓとの間にドライバトランジスタＤｒ１が接続され、ロードトランジスタＬｏ１およびドライバトランジスタＤｒ１の各々のゲート電極は、ノードＮ２に接続されている。電源電圧ＶｄｄとノードＮ２との間にロードトランジスタＬｏ２が接続され、ノードＮ２と接地電圧Ｖｓｓとの間にドライバトランジスタＤｒ２が接続され、ロードトランジスタＬｏ２およびドライバトランジスタＤｒ２の各々のゲート電極は、ノードＮ１に接続されている。
ビット線ＢＬとノードＮ１との間にアクセストランジスタＡｃｃ１が接続され、ビット線／ＢＬとノードＮ２との間にアクセストランジスタＡｃｃ２が接続され、アクセストランジスタＡｃｃ１およびアクセストランジスタＡｃｃ２の各々のゲート電極は、ワード線ＷＬに接続されている。
なお、図１に破線で示されるリークパスＬＰ１、ＬＰ２については、後で詳細に説明する。
図１の回路図と、図２および図３に示される各プラグとの関係を説明する。
プラグＰＧａは、ドライバトランジスタＤｒ１と基準電位Ｖｓｓとの間に設けられ、プラグＰＧｂは、ドライバトランジスタＤｒ１とアクセストランジスタＡｃｃ１との間に設けられている。プラグＰＧｃは、アクセストランジスタＡｃｃ１とビット線ＢＬとの間に設けられ、プラグＰＧｄは、ロードトランジスタＬｏ１と電源電位Ｖｄｄとの間に設けられている。
プラグＰＧｈは、ドライバトランジスタＤｒ２と基準電位Ｖｓｓとの間に設けられ、プラグＰＧｇは、ドライバトランジスタＤｒ２とアクセストランジスタＡｃｃ２との間に設けられている。プラグＰＧｆは、アクセストランジスタＡｃｃ２とビット線／ＢＬとの間に設けられ、プラグＰＧｅは、ロードトランジスタＬｏ２と電源電位Ｖｄｄとの間に設けられている。
プラグ（シェアードコンタクトプラグ）ＳＰＧ１は、ロードトランジスタＬｏ２およびドライバトランジスタＤｒ２のゲート電極Ｇ３と、ロードトランジスタＬｏ１のドレイン領域とに跨って形成され、図示しない配線によってプラグＰＧｂに電気的に接続されている。プラグ（シェアードコンタクトプラグ）ＳＰＧ２は、ロードトランジスタＬｏ１およびドライバトランジスタＤｒ１のゲート電極Ｇ２と、ロードトランジスタＬｏ２のドレイン領域とに跨って形成され、図示しない配線によってプラグＰＧｇに電気的に接続されている。
一方のプラグＰＧｗは、アクセストランジスタＡｃｃ１のゲート電極Ｇ２に接続され、アクセストランジスタＡｃｃ１とワード線ＷＬとの間に設けられている。他方のプラグＰＧｗは、アクセストランジスタＡｃｃ２のゲート電極Ｇ４に接続され、アクセストランジスタＡｃｃ２とワード線ＷＬとの間に設けられている。
上記６つのトランジスタは、半導体基板ＳＵＢ、絶縁層ＢＯＸおよび半導体層ＳＬを有するＳＯＩ基板に形成される。ＳＯＩ基板は、後述する素子分離部ＳＴＩによって複数の活性領域に区画され、メモリセルＭＣにおいて、活性領域ＡｃＰ１、ＡｃＰ２、ＡｃＮ１、ＡｃＮ２に区画されている。活性領域ＡｃＰ１、ＡｃＰ２、ＡｃＮ１、ＡｃＮ２は、それぞれＹ方向に延在し、Ｘ方向において互いに離間している。また、Ｘ方向において、活性領域ＡｃＮ１は、活性領域ＡｃＮ２および活性領域ＡｃＰ１に隣接し、活性領域ＡｃＮ２は、活性領域ＡｃＮ１および活性領域ＡｃＰ２に隣接している。図３に示されるように、これらの活性領域ＡｃＰ１、ＡｃＰ２、ＡｃＮ１、ＡｃＮ２が折り返して繰り返されることで、メモリセルアレイＭＣＡが構成される。
また、半導体層ＳＬの厚さは薄く、１０ｎｍ程度であるので、半導体層ＳＬ上にはエピタキシャル層ＥＰが形成されている。活性領域ＡｃＰ１、ＡｃＰ２における半導体基板ＳＵＢにはｐ型のウェル領域が形成され、活性領域ＡｃＮ１、ＡｃＮ２における半導体基板ＳＵＢには後述のｎ型のウェル領域ＮＷが形成されている。
ロードトランジスタＬｏ１は活性領域ＡｃＮ１に形成され、ロードトランジスタＬｏ２は活性領域ＡｃＮ２に形成され、アクセストランジスタＡｃｃ１およびドライバトランジスタＤｒ１は活性領域ＡｃＰ１に形成され、アクセストランジスタＡｃｃ２およびドライバトランジスタＤｒ２は活性領域ＡｃＰ２に形成されている。
活性領域ＡｃＮ１、ＡｃＮ２におけるｎ型のウェル領域ＮＷには、バックゲート電圧Ｖｂｇ１が印加され、活性領域ＡｃＰ１、ＡｃＰ２におけるｐ型のウェル領域には、バックゲート電圧Ｖｂｇ１と異なるバックゲート電圧Ｖｂｇ２が印加される。
ロードトランジスタＬｏ１の閾値は、ゲート電極Ｇ１に印加される電圧およびバックゲート電圧Ｖｂｇ１によって制御され、ロードトランジスタＬｏ２の閾値は、ゲート電極Ｇ３に印加される電圧およびバックゲート電圧Ｖｂｇ１によって制御される。アクセストランジスタＡｃｃ１の閾値は、ゲート電極Ｇ２に印加される電圧およびバックゲート電圧Ｖｂｇ２によって制御され、アクセストランジスタＡｃｃ２の閾値は、ゲート電極Ｇ４に印加される電圧およびバックゲート電圧Ｖｂｇ２によって制御される。ドライバトランジスタＤｒ１の閾値は、ゲート電極Ｇ１に印加される電圧およびバックゲート電圧Ｖｂｇ２によって制御され、ドライバトランジスタＤｒ２の閾値は、ゲート電極Ｇ３に印加される電圧およびバックゲート電圧Ｖｂｇ２によって制御される。
バックゲート電圧Ｖｂｇ１は、複数の活性領域の一部であり、且つ、メモリセルアレイＭＣＡの一部に設けられた給電領域ＴＡＰにおいて、プラグＰＧｔを介してウェル領域ＮＷへ給電される。給電領域ＴＡＰにおいて、半導体層ＳＬおよび絶縁層ＢＯＸは除去されている。また、バックゲート電圧Ｖｂｇ２は、図示しない他の給電領域において、ｐ型のウェル領域へ給電される。
＜メモリセルＭＣが有する問題点について＞
図４は、従来技術におけるＳＲＡＭ回路のメモリセルＭＣａを示している。メモリセルＭＣａでは実施の形態１のようなＳＯＩ基板が使用されておらず、半導体基板ＳＵＢに上記６つのトランジスタが形成されている。
上述のように、ＳＲＡＭ回路は、その世代のデザインマニュアルの最小寸法または最小値より小さい寸法で形成される。特に、ロードトランジスタＬｏ１、Ｌｏ２が形成される活性領域ＡｃＮ１、ＡｃＮ２のＸ方向における幅は、ウェハ（ＳＯＩ基板）内に形成されている複数の活性領域のＹ方向またはＸ方向における幅のうち、最も狭い。例えば、Ｘ方向において、活性領域ＡｃＮ１、ＡｃＮ２に形成される各プラグの幅は、活性領域ＡｃＮ１、ＡｃＮ２の幅とほぼ同じである。
ここで、従来のメモリセルＭＣａと同様の寸法でＳＯＩ基板にメモリセルＭＣを形成しようと試みた場合、以下のような問題が発生することが、本願発明者の検討により分かった。
図５は、検討例のメモリセルＭＣの問題点を説明するための図面であり、図３のＡ１−Ａ１線に沿った断面図である。なお、図５では、層間絶縁膜ＩＬおよび絶縁膜ＩＦ３にコンタクトホール（シェアードコンタクトホール）ＳＣＨが形成され、コンタクトホールＳＣＨの内部に埋め込まれたプラグＳＰＧ１、ＳＰＧ２が、エピタキシャル層ＥＰ上に形成されたシリサイド層ＳＩに接続されている。
幅の狭い活性領域ＡｃＮ１、ＡｃＮ２にプラグＳＰＧ１、ＳＰＧ２などの各プラグを形成する場合、例えばマスクの合わせずれによってコンタクトホールＳＣＨの形成位置がずれると、コンタクトホールＳＣＨが素子分離部ＳＴＩの途中まで到達し、半導体基板ＳＵＢの上面よりも下に到達することがある。そうすると、プラグＳＰＧ１、ＳＰＧ２と半導体基板ＳＵＢ（ウェル領域ＮＷ）との間で、リークパスＬＰ１が形成される。ロードトランジスタＬｏ１、Ｌｏ２のソース領域またはドレイン領域となる拡散領域ＰＤには、ウェルＮＷに印加されるバックゲート電圧Ｖｂｇ１と異なる電圧が印加される。そのため、リークパスＬＰ１に起因してメモリセルＭＣの動作不良が発生する。
なお、図７は、図３のＢ１−Ｂ１線に沿った断面図であり、給電領域ＴＡＰの構造を示している。図７に示されるように、給電領域ＴＡＰは、ＳＯＩ基板のうち絶縁層ＢＯＸおよび半導体層ＳＬが設けられていない。ウェル領域ＮＷは、図５乃至図７に示されるように、活性領域ＡｃＮ１、活性領域ＡｃＮ２および給電領域ＴＡＰに亘るように、活性領域ＡｃＮ１、活性領域ＡｃＮ２および給電領域ＴＡＰの半導体基板ＳＵＢに形成されている。そして、給電領域ＴＡＰにおいて、ウェル領域ＮＷには、エピタキシャル層ＥＰ、シリサイド層ＳＩおよびプラグＰＧｔを介してバックゲート電圧Ｖｂｇ１が供給されている。
図６は、図５に示されるリークパスＬＰ１に起因する不良を解消するための技術を示し、図５と同様なＡ１−Ａ１線に沿った断面図である。
図６に示されるように、エピタキシャル層ＥＰの成長を促進させ、Ｘ方向におけるエピタキシャル層ＥＰの幅を広くすれば、コンタクトホールＳＣＨの形成位置がずれたとしても、コンタクトホールＳＣＨの突き抜けを防止できる。すなわち、エピタキシャル層ＥＰが半導体層ＳＬおよび素子分離部ＳＴＩに跨るように、エピタキシャル層ＥＰを成長させる。しかしながら、エピタキシャル層ＥＰが成長しすぎると、活性領域ＡｃＮ１、ＡｃＮ２の各々のエピタキシャル層ＥＰがショートする、または、非常に近くなり、リークパスＬＰ２が発生し易くなる。従って、アクセストランジスタＡｃｃ１、Ａｃｃ２が互いに接続されるので、メモリセルＭＣの動作不良が発生する。
図８は、活性領域ＡｃＮ１、ＡｃＮ２の付近で発生する不良と、活性領域ＡｃＮ１、ＡｃＮ２の幅（エピタキシャル層ＥＰの幅）との関係について、本願発明者が集計したデータである。図８の不良には、リークパスＬＰ１に起因する不良、リークパスＬＰ２に起因する不良、および、エピタキシャル層ＥＰの異常成長による不良が含まれる。
なお、横軸に示される「エピタキシャル層ＥＰの幅」が「大」とは、Ｘ方向における活性領域ＡｃＮ１、ＡｃＮ２の幅が狭くなることを意味し、Ｘ方向におけるエピタキシャル層ＥＰの幅を変化させた場合と、単に活性領域ＡｃＮ１、ＡｃＮ２の各々の半導体層ＳＬの間隔を狭めた場合とを含む。
観測点Ｄでは、エピタキシャル層ＥＰの幅が小さいことで、リークパスＬＰ１に起因する不良が多い。観測点Ｅでは、エピタキシャル層ＥＰの幅が広すぎることで、リークパスＬＰ２に起因する不良が多い。観測点Ｆでは、エピタキシャル層ＥＰの異常成長による不良が若干存在するものの、リークパスＬＰ１、ＬＰ２に起因する不良が非常に少ない。
エピタキシャル層ＥＰの異常成長への対策については、下地となる半導体層ＳＬの表面状態の改善など、プロセスの見直しが必要となるが、製造装置の状態または各製造装置の特性などに影響されるので、完全な対策を施すことは困難である。これに対して、リークパスＬＰ１、ＬＰ２に起因する不良については、デバイス構造の改善を図ることで対策を行い易い。また、図８に示されるように、不良の大部分は、リークパスＬＰ１、ＬＰ２に起因する不良である。従って、実施の形態１では、リークパスＬＰ１、ＬＰ２に起因する不良を抑制することを目的とし、以下にその手段について説明する。
なお、リークパスＬＰ１、ＬＰ２の発生を防止するためには、活性領域ＡｃＮ１、ＡｃＮ２、ＡｃＰ１、ＡｃＰ２の各々の幅を広くするなど、メモリセルＭＣの寸法を大きくすればよい。しかしながら、寸法の拡大によって半導体装置の微細化が阻害されるので、そのような手段は好ましくない。
＜テスト用セルアレイＴＥＧＡ（テスト用セルＴＥＧ１）の構造、および、その特徴＞
実施の形態１では、活性領域ＡｃＮ１、ＡｃＮ２、ＡｃＰ１、ＡｃＰ２について、メモリセルＭＣと同様のレイアウトを有するテスト用セル（ダミーメモリセル）ＴＥＧ１を設けている。
図９に示されるように、ＳＯＩ基板からなるウェハＷＦには、複数の製品領域ＰＡおよび複数の製品領域ＰＡを囲むスクライブ領域ＳＡが設けられている。メモリセルアレイＭＣＡを含む各種回路は、複数の製品領域ＰＡにそれぞれ形成され、テスト用セルＴＥＧ１は、スクライブ領域ＳＡに形成される。ダイシング工程などによって、スクライブ領域ＳＡに沿って各製品領域ＰＡが個片化されることで、製品領域ＰＡおよび一部のスクライブ領域ＳＡを有する半導体チップ（半導体装置）が製造される。
図１０は、テスト用セルＴＥＧ１の簡易的な斜視図であり、図２のメモリセルＭＣに対応している。図１１は、複数のテスト用セルＴＥＧ１が設けられたテスト用セルアレイＴＥＧＡの平面図であり、図３のメモリセルアレイＭＣＡに対応している。なお、メモリセルＭＣの各断面図（Ａ１−Ａ１、Ｂ１−Ｂ１、Ｃ１−Ｃ１）、および、テスト用セルＴＥＧ１の各断面図（Ａ２−Ａ２、Ｂ２−Ｂ２、Ｃ２−Ｃ２）については、図２５および図２６を参照できる。
テスト用セルアレイＴＥＧＡおよびテスト用セルＴＥＧ１は、活性領域ＡｃＮ１、ＡｃＮ２、ＡｃＰ１、ＡｃＰ２について、メモリセルアレイＭＣＡおよびメモリセルＭＣと同様のレイアウトを有するが、テスト用セルアレイＴＥＧＡおよびテスト用セルＴＥＧ１には、プラグＰＧｄ、ＰＧｅ以外のプラグ、および、ゲート電極Ｇ２、Ｇ４以外のゲート電極が設けられていない。すなわち、テスト用セルアレイＴＥＧＡにおける活性領域ＡｃＮ１、ＡｃＮ２、ＡｃＰ１、ＡｃＰ２には、トランジスタが形成されていない。
なお、テスト用セルアレイＴＥＧＡにおけるゲート電極Ｇ２、Ｇ４は、主に層間絶縁膜または配線層の平坦性を向上させる目的で、フローティング状態のダミーゲートＤＧとして設けられている。
また、テスト用セルアレイＴＥＧＡにおいて、活性領域ＡｃＮ１、ＡｃＮ２、ＡｃＰ１、ＡｃＰ２の上方を通過する配線のレイアウトは、メモリセルアレイＭＣＡとは異なっている。テスト用セルアレイＴＥＧＡにおいて、配線Ｍ１ａおよび配線Ｍ１ｂは、それぞれＸ方向に延在し、配線Ｍ１ａは複数のプラグＰＧｄ（活性領域ＡｃＮ１）に接続され、配線Ｍ１ｂは複数のプラグＰＧｅ（活性領域ＡｃＮ２）に接続されている。給電領域ＴＡＰの上方を通過する配線のレイアウトは、メモリセルアレイＭＣＡとほぼ同じであり、テスト用セルアレイＴＥＧＡにおいて、配線Ｍ１ｃは、Ｘ方向に延在し、複数のプラグＰＧｔに接続されている。
実施の形態１では、このようなテスト用セルアレイＴＥＧＡ（テスト用セルＴＥＧ１）を用いて、上述のリークパスＬＰ１、ＬＰ２が発生しているか否かを調べることができる。
図１２は、テスト用セルアレイＴＥＧＡの等価回路図であり、図１３は、テスト用セルアレイＴＥＧＡおよびパッド電極ＰＡＤ１〜ＰＡＤ３のレイアウトの概略を示す模式図である。
パッド電極ＰＡＤ１〜ＰＡＤ３は、配線Ｍ１ａ〜Ｍ１ｃよりも上方に形成された最上層配線である。パッド電極ＰＡＤ１は、配線Ｍ１ａおよびプラグＰＧｄに電気的に接続され、パッド電極ＰＡＤ２は、配線Ｍ１ｂおよびプラグＰＧｅに電気的に接続され、パッド電極ＰＡＤ３は、配線Ｍ１ｃおよびプラグＰＧｔに電気的に接続されている。
テスト時において、パッド電極ＰＡＤ１〜ＰＡＤ３には、プローブなどのテスト用端子が接触され、それぞれ異なる電圧が供給される。例えば、パッド電極ＰＡＤ１には基準電圧Ｖｓｓが供給され、パッド電極ＰＡＤ２には電源電圧Ｖｄｄが供給され、パッド電極ＰＡＤ３にはバックゲート電圧Ｖｂｇ１が供給される。
この状態で、パッド電極ＰＡＤ１とパッド電極ＰＡＤ２との間における導通検査、および、パッド電極ＰＡＤ１またはパッド電極ＰＡＤ２とパッド電極ＰＡＤ３との間における導通検査を行う。すなわち、パッド電極ＰＡＤ１〜ＰＡＤ３の間で導通するか否かを検査することで、リークパスＬＰ１またはリークパスＬＰ２の発生の有無を検査することができる。
例えば、パッド電極ＰＡＤ１またはパッド電極ＰＡＤ２と、パッド電極ＰＡＤ３との間で導通が確認された場合、それは、活性領域ＡｃＮ１または活性領域ＡｃＮ２と、ウェル領域ＮＷとの間でショートが発生していることを意味する。すなわち、図５で説明したようなコンタクトホールの突き抜けが発生し、リークパスＬＰ１が発生していると判断できる。
また、パッド電極ＰＡＤ１とパッド電極ＰＡＤ２との間で導通が確認された場合、それは、活性領域ＡｃＮ１と活性領域ＡｃＮ２との間でショートが発生していることを意味する。すなわち、図６で説明したようなエピタキシャル層ＥＰの接触が発生し、リークパスＬＰ２が発生していると判断できる。
なお、配線Ｍ１ａおよび配線Ｍ１ｂは、Ｙ方向において交互に配置され、平面視において櫛歯状にレイアウトされている。テスト用セルアレイＴＥＧＡも、複数のテスト用セルＴＥＧ１が折り返して繰り返されるパターンからなるので、配線Ｍ１ａおよび配線Ｍ１ｂのレイアウトを最適化することができる。
ここで、テスト用セルアレイＴＥＧＡ（テスト用セルＴＥＧ１）において、リークパスＬＰ１またはリークパスＬＰ２が発生している場合、それは、各活性領域が同様のレイアウトで構成されているメモリセルアレイＭＣＡ（メモリセルＭＣ）においても、リークパスＬＰ１またはリークパスＬＰ２が発生していることを意味する。
その場合、図１に示されるように、ロードトランジスタＬｏ１のソース領域またはドレイン領域が、リークパスＬＰ１を介してバックゲート電圧Ｖｂｇ１（ウェル領域ＮＷ）とショートする。ロードトランジスタＬｏ２についても同様である。また、ロードトランジスタＬｏ１、Ｌｏ２の各々のソース領域またはドレイン領域が、リークパスＬＰ２を介してショートする。
従って、製造されたメモリセルＭＣにおいて、後々、動作不良が引き起こされると判断できるので、ウェハＷＦの着工を中止し、プロセス条件の見直しなどの対策を講じることができる。
また、実施の形態１におけるテスト用セルアレイＴＥＧＡ（テスト用セルＴＥＧ１）を用いれば、リークパスＬＰ１およびリークパスＬＰ２の各々の発生を同時に検査できるので、リークパスＬＰ１用のセルおよびリークパスＬＰ２用のセルを個別に設ける必要がない。このため、スクライブ領域ＳＡに占めるテスト用セルの面積を低減できる。
図１４は、実施の形態１における半導体装置の製造工程の概略を示すフローチャートである。
まず、ＳＯＩ基板上に、メモリセルアレイＭＣＡおよびテスト用セルアレイＴＥＧＡを製造する。これらの詳細な製造工程については、後で図１６〜図２６を用いて説明する。
次に、テスト用セルアレイＴＥＧＡを用いて、図１０〜図１３において説明したようなテスト工程を実施する。次に、パッド電極ＰＡＤ１〜ＰＡＤ３の間で導通が確認されるか否かを判定する判定処理を行う。この判定処理には、パッド電極ＰＡＤ１またはパッド電極ＰＡＤ２とパッド電極ＰＡＤ３との間における導通を確認する第１判定処理、および、パッド電極ＰＡＤ１とパッド電極ＰＡＤ２との間における導通を確認する第２判定処理が含まれる。これらの処理によって、リークパスＬＰ１またはリークパスＬＰ２の発生の有無を判定することができる。
上記判定処理の結果、パッド電極ＰＡＤ１〜ＰＡＤ３の間で導通が確認されなかった場合（ＮＯ）、スクライブ領域に沿ってダイシングすることでウェハＷＦは個片化され、複数の半導体チップ（複数の半導体装置）が取得される。また、次に処理されるウェハＷＦに対して、同じプロセス条件で各製造工程を行う。
上記判定処理の結果、パッド電極ＰＡＤ１〜ＰＡＤ３の間で導通が確認された場合（ＹＥＳ）、ウェハＷＦの製造を中止し、次に処理されるウェハＷＦに対して、プロセス条件の見直しなどのフィードバックを行う。例えば、パッド電極ＰＡＤ１またはパッド電極ＰＡＤ２と、パッド電極ＰＡＤ３との間で導通が確認された場合、すなわちリークパスＬＰ１が発生している場合、Ｘ方向におけるエピタキシャル層ＥＰの幅が広くなるように、エピタキシャル成長法の条件を見直す。
また、パッド電極ＰＡＤ１とパッド電極ＰＡＤ２との間で導通が確認された場合、すなわちリークパスＬＰ２が発生している場合、Ｘ方向におけるエピタキシャル層ＥＰの幅が狭くなるように、エピタキシャル成長法の条件を見直す。
以上により、従来の各プロセス世代で開発が完了しているＳＲＡＭ回路のレイアウト寸法と同じ寸法を用いて、ＳＯＩ基板上にＳＲＡＭ回路を作成できる。従って、半導体装置の微細化を損なうことなく、半導体装置の信頼性を向上させることができる。また、従来のＳＲＡＭ回路の開発で蓄積された知見を有効活用できるので、開発期間の短縮および開発コストの抑制が図れる。
なお、実施の形態１では、半導体チップ内で最もレイアウト寸法が厳しい活性領域ＡｃＮ１と活性領域ＡｃＮ２との間で導通検査を行ったが、導通検査を行う箇所は、活性領域ＡｃＮ１と活性領域ＡｃＰ１との間、または、活性領域ＡｃＮ２と活性領域ＡｃＰ２との間で行われてもよい。しかしながら、活性領域ＡｃＮ１と活性領域ＡｃＮ２との間で導通検査を行うことが、最も好ましい。
また、実施の形態１では、テスト用セルアレイＴＥＧＡに、フローティング状態のゲート電極Ｇ２およびゲート電極Ｇ４が設けられているが、上記導通検査の観点からは、これらは設けられていなくともよい。しかしながら、近年の半導体装置においては、層間絶縁膜または配線層の平坦性を向上させる目的で、下地となるゲート電極層にダミーパターンを設ける場合がある。従って、テスト用セルアレイＴＥＧＡに、ダミーゲート（ダミーパターン）ＤＥとしてゲート電極Ｇ２およびゲート電極Ｇ４を設けることで、ウェハＷＦ内におけるダミーゲートの占有率を高め、層間絶縁膜または配線層の平坦性を向上させることができる。
（変形例）
以下に図１５を用いて、実施の形態１の変形例を説明する。変形例におけるテスト用セルアレイＴＥＧＡａは、スクライブ領域ＳＡにおいて、実施の形態１におけるテスト用セルアレイＴＥＧＡが形成されている領域とは異なる領域に形成されている。
テスト用セルアレイＴＥＧＡａは、テスト用セルアレイＴＥＧＡと同じ構造および同じレイアウト寸法で構成されているが、活性領域ＡｃＮ１、ＡｃＮ２、ＡｃＰ１、ＡｃＰ２の各々は、Ｘ方向に延在し、Ｙ方向で互いに隣接している。すなわち、テスト用セルアレイＴＥＧＡａは、テスト用セルアレイＴＥＧＡを平面視において９０度回転させたセルアレイである。
図８を用いた説明において、不良にはエピタキシャル層ＥＰの異常成長に起因する不良も含まれるとしたが、図１５に示されるテスト用セルアレイＴＥＧＡａを、テスト用セルアレイＴＥＧＡと同じウェハＷＦ内に設けることで、Ｘ方向だけでなくＹ方向におけるエピタキシャル層ＥＰの成長を観察することができる。すなわち、下地となる半導体層ＳＬの結晶面によって、エピタキシャル成長の速度に変化が発生していないか否かを検査することができる。従って、半導体装置の信頼性を更に向上させることができる。
なお、変形例においても、実施の形態１の図１３と同じ思想で、テスト用セルアレイＴＥＧＡａに、パッド電極ＰＡＤ１〜ＰＡＤ３に対応するパッド電極ＰＡＤ４〜ＰＡＤ６を電気的に接続させることができる。これにより、テスト用セルアレイＴＥＧＡａ単独でも、テスト用セルアレイＴＥＧＡと同様な導通検査を行うことができる。
すなわち、パッド電極ＰＡＤ４またはパッド電極ＰＡＤ５と、パッド電極ＰＡＤ６との間で導通が確認された場合、リークパスＬＰ１が発生していると判断でき、パッド電極ＰＡＤ４とパッド電極ＰＡＤ５との間で導通が確認された場合、リークパスＬＰ２が発生していると判断できる。
＜メモリセルアレイＭＣＡおよびテスト用セルアレイＴＥＧＡの製造方法＞
以下に図１６〜図２６を用いて、実施の形態１における半導体装置の製造方法の一部として、メモリセルアレイＭＣＡおよびテスト用セルアレイＴＥＧＡの製造方法を説明する。なお、テスト用セルアレイＴＥＧＡは、プラグＰＧｄ、ＰＧｅ以外のプラグ、および、ゲート電極Ｇ２、Ｇ４以外のゲート電極が設けられていない点を除き、メモリセルアレイＭＣＡと同様である。また、変形例におけるテスト用セルアレイＴＥＧＡａも、平面視において９０度回転している点を除き、テスト用セルアレイＴＥＧＡと同様である。従って、説明を簡略化させるため、以下ではメモリセルアレイＭＣＡを代表として説明する。
図１６〜図２５は、図３に示されるＡ１−Ａ１線に沿った断面、Ｂ１−Ｂ１線に沿った断面およびＣ１−Ｃ１線に沿った断面を示し、図２６は、図１１に示されるＡ２−Ａ２線に沿った断面、Ｂ２−Ｂ２線に沿った断面およびＣ２−Ｃ２線に沿った断面を示している。
まず、図１６に示されるように、支持基板である半導体基板ＳＵＢと、半導体基板ＳＵＢ上に形成された絶縁層ＢＯＸと、絶縁層ＢＯＸの上に形成された半導体層ＳＬとを有するＳＯＩ基板を用意する。
半導体基板ＳＵＢは、好ましくは１〜１０Ωｃｍ程度の比抵抗を有する単結晶シリコンからなり、例えばｐ型の単結晶シリコンからなる。絶縁層ＢＯＸは、例えば酸化シリコンからなり、絶縁層ＢＯＸの厚さは、例えば１０〜１５ｎｍである。半導体層ＳＬは、好ましくは１〜１０Ωｃｍ程度の比抵抗を有する単結晶シリコンからなり、半導体層ＳＬの厚さは、例えば１０〜１５ｎｍ程度である。なお、半導体層ＳＬには、イオン注入などによって、ｎ型またはｐ型の不純物が導入されていない真性半導体層である。または、半導体層ＳＬ内にｐ型の不純物が導入されていたとしても、その不純物濃度は１×１０１３／ｃｍ３以下である。
このようなＳＯＩ基板を準備する工程の一例を以下に説明する。ＳＯＩ基板は、例えば貼り合わせ法によって形成される。貼り合わせ法では、シリコンからなる第１半導体基板の表面を酸化して絶縁層ＢＯＸを形成する。次に、第１半導体基板にシリコンからなる第２半導体基板を高温下で圧着することにより貼り合わせ、その後、第２半導体基板を薄膜化する。この場合、絶縁層ＢＯＸ上に残存する第２半導体基板の薄膜が半導体層ＳＬとなり、絶縁層ＢＯＸ下の第１半導体基板が半導体基板ＳＵＢとなる。更に他の手法、例えばスマートカットプロセスなどを用いて、ＳＯＩ基板を製造することもできる。
図１７は、素子分離部ＳＴＩおよびウェル領域ＮＷの形成工程を示している。
まず、半導体層ＳＬ上にハードマスクを形成する。次に、フォトリソグラフィ技術およびエッチング処理によって、上記ハードマスク、半導体層ＳＬ、絶縁層ＢＯＸおよび半導体基板ＳＵＢの各々の一部を除去することで、ＳＯＩ基板に溝を形成する。次に、上記溝の内部を埋め込むように、上記ハードマスク上に、例えばＣＶＤ法によって、例えば酸化シリコン膜からなる絶縁膜を堆積する。次に、ＣＭＰ（Chemical Mechanical Polishing）法によって、上記絶縁膜を研磨することで、上記溝の外部の上記絶縁膜を除去し、上記溝の内部に上記絶縁膜を埋め込む。その後、ウェットエッチング処理などによって、上記ハードマスクを除去する。
以上により、半導体層ＳＬおよび絶縁層ＢＯＸを貫通し、その底部が半導体基板ＳＵＢ内に位置する素子分離部ＳＴＩが形成される。これにより、ＳＯＩ基板に、素子分離部ＳＴＩによって区画された複数の活性領域を形成する。メモリセルＭＣおよびテスト用セルＴＥＧ１が形成される領域においては、活性領域ＡｃＮ１、ＡｃＮ２、ＡｃＰ１、ＡｃＰ２が形成される。
次に、フォトリソグラフィ技術およびイオン注入法によって、活性領域ＡｃＮ１、活性領域ＡｃＮ２および給電領域ＴＡＰの半導体基板ＳＵＢに、ｎ型のウェル領域ＮＷを形成する。また、ウェル領域ＮＷは、素子分離部ＳＴＩよりも深い位置まで形成される。また、ウェル領域ＮＷの表面には、ウェル領域ＮＷよりも高い不純物濃度を有するｎ型のグランドプレーン領域が形成されるが、ここではグランドプレーン領域の図示は省略する。また、図示はしないが、活性領域ＡｃＰ１、活性領域ＡｃＰ２および他の給電領域の半導体基板ＳＵＢには、ｐ型のウェル領域を形成する。
なお、ウェル領域ＮＷおよびｐ型のウェル領域は、素子分離部ＳＴＩよりも先に形成されてもよい。
図１８は、半導体層ＳＬおよび絶縁層ＢＯＸの各々の一部の除去工程を示している。
まず、半導体層ＳＬ上に絶縁膜ＩＦ１を形成する。次に、給電領域ＴＡＰが露出するような開口部を有するレジストパターンを形成し、上記レジストパターンをマスクとしてエッチング処理を行うことで、給電領域ＴＡＰにおいて、絶縁膜ＩＦ１、半導体層ＳＬおよび絶縁層ＢＯＸを選択的に除去する。その後、残された絶縁膜ＩＦ１をウェットエッチング処理などによって除去する。
図１９は、ゲート絶縁膜ＧＩ、ゲート電極Ｇ３およびキャップ膜ＣＰの形成工程を示している。
まず、半導体層ＳＬ上に、例えば熱酸化法によって、例えば酸化シリコンからなる絶縁膜を形成する。次に、上記絶縁膜上に、例えばＣＶＤ法によって、例えば多結晶シリコンからなる導電性膜を形成する。次に、フォトリソグラフィ技術およびイオン注入法によって、上記導電性膜にｐ型の不純物を導入する。次に、上記導電性膜上に、例えばＣＶＤ法によって、窒化シリコン膜を形成する。次に、フォトリソグラフィ技術およびエッチング処理によって、窒化シリコン膜および上記導電性膜をパターニングする。これにより、半導体層ＳＬ上に、ゲート電極Ｇ３と、ゲート電極Ｇ３上に位置するキャップ膜ＣＰとが形成される。次に、ゲート電極Ｇ３から露出している上記絶縁膜を、ウェットエッチング処理によって除去する。これにより、ゲート電極Ｇ３下に残された上記絶縁膜が、ゲート絶縁膜ＧＩとなる。
なお、上記導電性膜へのイオン注入では、ゲート電極Ｇ１、Ｇ２、Ｇ４となる領域に、ｎ型の不純物が導入される。
図２０は、オフセットスペーサＯＳおよびサイドウォールスペーサＳＷの形成工程を示している。
まず、半導体層ＳＬ上および半導体基板ＳＵＢ上に、例えばＣＶＤ法により、例えば酸化シリコンからなる絶縁膜（オフセットスペーサ）ＯＳを形成する。次に、絶縁膜ＯＳ上に、例えばＣＶＤ法により、例えば窒化シリコンからなる絶縁膜ＩＦ２を形成する。次に、絶縁膜ＩＦ２に対して異方性エッチングによるエッチング処理を施す。これにより、ゲート電極Ｇ３の側面上に、絶縁膜ＯＳを介して、サイドウォールスペーサＳＷ１が形成される。次に、エッチング処理によって、サイドウォールスペーサＳＷ１から露出している絶縁膜ＯＳを除去する。その後、上記レジストパターンはアッシング処理などによって除去される。
図２１は、エピタキシャル層ＥＰの形成工程を示している。
まず、フッ酸を含む水溶液、または、アンモニアを含む水溶液などを用いて、半導体層ＳＬの表面を洗浄する。その後、エピタキシャル成長法により、活性領域ＡｃＮ１、ＡｃＮ２における半導体層ＳＬ上および給電領域ＴＡＰにおける半導体基板ＳＵＢ上に、例えば単結晶シリコンからなるエピタキシャル層（半導体層）ＥＰを形成する。エピタキシャル層ＥＰの厚さは、２０ｎｍ〜６０ｎｍ程度である。この時、ゲート電極Ｇ３上はキャップ膜ＣＰによって覆われているので、この場所にエピタキシャル層ＥＰは形成されない。
また、実施の形態１では、コンタクトホールＣＨ（ＳＣＨ）の合わせずれが発生し、コンタクトホールＣＨ（ＳＣＨ）の突き抜けが発生した場合を想定し、エピタキシャル層ＥＰが半導体層ＳＬと素子分離部ＳＴＩとの境界に跨るように、エピタキシャル成長の条件が調整されている。例えば、活性領域ＡｃＮ１と活性領域ＡｃＮ２との間に位置する素子分離部ＳＴＩの上面の一部にも形成されるように、活性領域ＡｃＮ１および活性領域ＡｃＮ２の各々の半導体層ＳＬ上にエピタキシャル層ＥＰが形成される。
なお、エピタキシャル層ＥＰは半導体層ＳＬと同じ材料からなるので、活性領域ＡｃＮ１、ＡｃＮ２においてエピタキシャル層ＥＰおよび半導体層ＳＬは一体化し、給電領域ＴＡＰにおいてエピタキシャル層ＥＰおよび半導体基板ＳＵＢは一体化するが、実施の形態１では、発明の理解を容易にするため、エピタキシャル層ＥＰを矢印で示し、エピタキシャル層ＥＰと半導体層ＳＬとの境界、および、エピタキシャル層ＥＰと半導体基板ＳＵＢとの境界を破線で示している。
図２２は、サイドウォールスペーサＳＷ１およびキャップ膜ＣＰの除去工程、並びに、エクステンション領域ＥＸの形成工程を示している。
まず、リン酸を含む水溶液を用いたウェットエッチング処理によって、ゲート電極Ｇ３の上面上に形成されていたサイドウォールスペーサＳＷ１、および、ゲート電極Ｇ３の側面上に形成されていたキャップ膜ＣＰを除去する。
次に、フォトリソグラフィ技術およびイオン注入法によって、ゲート電極Ｇ３の側面側に形成されている絶縁膜ＯＳの下に位置する半導体層ＳＬ、および、エピタキシャル層ＥＰの表面層に、選択的にｐ型のエクステンション領域（不純物領域）ＥＸを形成する。
図２３は、サイドウォールスペーサＳＷ２、拡散領域ＰＤおよびシリサイド層ＳＩの形成工程を示している。
まず、ゲート電極Ｇ３を覆うように、例えばＣＶＤ法によって、例えば窒化シリコンからなる絶縁膜を形成する。次に、異方性エッチング処理を行うことで、上記絶縁膜が加工され、ゲート電極Ｇ３の側面上に、絶縁膜ＯＳを介してサイドウォールスペーサＳＷ２が形成される。
次に、フォトリソグラフィ技術およびイオン注入法によって、活性領域ＡｃＮ１、ＡｃＮ２におけるエピタキシャル層ＥＰおよび半導体層ＳＬに、選択的にｐ型の拡散領域（不純物領域）ＰＤを形成する。拡散領域ＰＤは、エクステンション領域ＥＸよりも高い不純物濃度を有し、エクステンション領域ＥＸと接続し、ロードトランジスタＬｏ２のソース領域の一部またはドレイン領域の一部を構成する。また、フォトリソグラフィ技術およびイオン注入法によって、給電領域ＴＡＰにおけるエピタキシャル層ＥＰおよびウェル領域ＮＷに、選択的にｎ型の拡散領域（不純物領域）ＮＤを形成する。
次に、サリサイド（Salicide：Self Aligned Silicide）技術により、拡散領域ＰＤ、拡散領域ＮＤおよびゲート電極Ｇ３の各々の上面上に、低抵抗のシリサイド層ＳＩを形成する。シリサイド層ＳＩは、具体的には次のようにして形成することができる。まず、ゲート電極Ｇ３を覆うように、エピタキシャル層ＥＰの上面上に、シリサイド層ＳＩ形成用の金属膜を形成する。上記金属膜は、例えばコバルト、ニッケルまたはニッケル白金合金からなる。次に、半導体基板ＳＵＢに３００〜４００℃程度の第１熱処理を施し、その後、６００〜７００℃程度の第２熱処理を施すことによって、拡散領域ＰＤ、拡散領域ＮＤおよびゲート電極Ｇ３を、金属膜と反応させる。これにより、拡散領域ＰＤ、拡散領域ＮＤおよびゲート電極Ｇ３の各々の上面上に、シリサイド層ＳＩが形成される。その後、未反応の金属膜を除去する。
以上により、活性領域ＡｃＮ２にロードトランジスタＬｏ２が形成される。なお、詳細に説明はしなかったが、これらの形成工程によって、メモリセルＭＣにおいて、活性領域ＡｃＮ１にロードトランジスタＬｏ１が形成され、活性領域ＡｃＰ１にアクセストランジスタＡｃｃ１およびドライバトランジスタＤｒ１が形成され、活性領域ＡｃＰ２にアクセストランジスタＡｃｃ２およびドライバトランジスタＤｒ２が形成される。
図２４は、絶縁膜ＩＦ３および層間絶縁膜ＩＬの形成工程を示している。
まず、ロードトランジスタＬｏ２を覆うように、例えばＣＶＤ法によって、例えば窒化シリコンからなる絶縁膜ＩＦ３を形成する。絶縁膜ＩＦ３を構成する材料は、層間絶縁膜ＩＬおよび素子分離部ＳＴＩを構成する材料とは異なる。次に、絶縁膜ＩＦ３上に、例えばＣＶＤ法によって、例えば酸化シリコンからなる層間絶縁膜ＩＬを形成する。その後、必要に応じて、層間絶縁膜ＩＬの上面をＣＭＰ法によって研磨してもよい。
図２５は、コンタクトホールＣＨ、コンタクトホールＳＣＨ、プラグＰＧｅ、プラグＳＰＧ１、プラグＳＰＧ２およびプラグＰＧｔの形成工程を示している。また、図２６は、図２５の各形成工程が終了した時点における、テスト用セルアレイＴＥＧＡの断面図を示している。
まず、フォトリソグラフィ技術およびドライエッチング処理によって、絶縁膜ＩＦ３が削られ難い条件下において、絶縁膜ＩＦ３が露出するまで層間絶縁膜ＩＬをエッチングする。その後、ドライエッチングのガスを変更し、露出している絶縁膜ＩＦ３を除去することで、コンタクトホールＣＨおよびコンタクトホールＳＣＨが形成される。
次に、コンタクトホールＣＨおよびコンタクトホールＳＣＨの各々の内部にタングステン（Ｗ）など主体とする導電性膜を埋め込むことで、層間絶縁膜ＩＬの内部にプラグＰＧｅ、プラグＳＰＧ１、プラグＳＰＧ２およびプラグＰＧｔを形成する。この時、プラグＰＧａ〜ＰＧｄ、ＰＧｆ〜ＰＧｈなどの各プラグも形成される。
その後、図示はしないが、層間絶縁膜ＩＬ上に第１層目の配線を形成する。テスト用セルアレイＴＥＧＡにおいて、このような第１層目の配線は、例えば配線Ｍ１ａ〜Ｍ１ｃである。第１層目の配線は、例えばダマシン（Damascene）構造の配線である。続いて、デュアルダマシン（Dual Damascene）法などにより、第２層目以降の多層配線を形成し、最上層配線には、アルミニウムを主体とした配線を形成する。テスト用セルアレイＴＥＧＡまたはテスト用セルアレイＴＥＧＡａにおいて、このような最上層配線は、例えばパッド電極ＰＡＤ１〜ＰＡＤ３またはパッド電極ＰＡＤ４〜ＰＡＤ６である。
以上のようにして、メモリセルアレイＭＣＡおよびテスト用セルアレイＴＥＧＡが製造される。
（実施の形態２）
以下に、実施の形態２におけるテスト用セルＴＥＧ２を、図２７を用いて説明する。なお、以下の説明では、実施の形態１との相違点を主に説明する。
実施の形態１におけるテスト用セルＴＥＧ１には、半導体層ＳＬ上にエピタキシャル層ＥＰが形成されていたが、図２７に示されるように、実施の形態２におけるテスト用セルＴＥＧ２には、半導体層ＳＬ上にエピタキシャル層ＥＰが形成されていない。このようなテスト用セルＴＥＧ２が、スクライブ領域ＳＡにおいて、テスト用セルＴＥＧ１が形成されている領域とは異なる領域に設けられていてもよい。
テスト用セルＴＥＧ２では、活性領域ＡｃＮ１および活性領域ＡｃＮ２の各々のエピタキシャル層ＥＰの間で発生する不良の検査、すなわちリークパスＬＰ２の検査を行うことができない。しかしながら、コンタクトホールＣＨの合わせずれによって発生するリークパスＬＰ１の検査であれば、テスト用セルＴＥＧ２においても行うことができる。
なお、テスト用セルＴＥＧ２を製造するためには、図２０の形成工程において、給電領域ＴＡＰ、活性領域ＡｃＮ１および活性領域ＡｃＮ２の各々の絶縁膜ＩＦ２上をレジストパターンで覆った状態で、サイドウォールスペーサＳＷ１形成のための異方性エッチングを行う。これにより、給電領域ＴＡＰ、活性領域ＡｃＮ１および活性領域ＡｃＮ２の各々の半導体基板ＳＵＢ上に絶縁膜ＯＳおよび絶縁膜ＩＦ２が残されるので、図２１の形成工程において、給電領域ＴＡＰ、活性領域ＡｃＮ１および活性領域ＡｃＮ２にエピタキシャル層ＥＰが形成されない。
（実施の形態３）
以下に、実施の形態３におけるテスト用セルＴＥＧ３を、図２８および図２９を用いて説明する。なお、以下の説明では、実施の形態１との相違点を主に説明する。
実施の形態１におけるテスト用セルＴＥＧ１は、ＳＯＩ基板に形成されていたが、図２８および図２９に示されるように、実施の形態３におけるテスト用セルＴＥＧ３は、半導体層ＳＬおよび絶縁層ＢＯＸが除去された半導体基板ＳＵＢに形成されている。また、この半導体基板ＳＵＢ上にエピタキシャル層ＥＰが形成されていない。このようなテスト用セルＴＥＧ３が、スクライブ領域ＳＡにおいて、実施の形態１のテスト用セルＴＥＧ１および実施の形態２のテスト用セルＴＥＧ２が形成されている領域とは異なる領域に設けられていてもよい。
テスト用セルＴＥＧ３では、半導体層ＳＬおよび絶縁層ＢＯＸが除去され、エピタキシャル層ＥＰが形成されていないので、リークパスＬＰ２の検査を行うことができない。また、テスト用セルＴＥＧ３は、プラグＰＧｄ、ＰＧｅ、ＰＧｔは、ウェル領域ＮＷを介して互いに導通している。このため、テスト用セルＴＥＧ３は、リークパスＬＰ１の検査にも最適ではない。
しかし、テスト用セルＴＥＧ３では、コンタクトホールＣＨが素子分離部ＳＴＩの途中まで到達することで、プラグＰＧｄ、ＰＧｅと、拡散領域ＰＤおよびウェル領域ＮＷとの接触面積が増えることになる。従って、プラグＰＧｄ（パッド電極ＰＡＤ１）とプラグＰＧｅ（パッド電極ＰＡＤ２）との間の抵抗値が変化する。この抵抗値を検査する工程を実施することで、コンタクトホールＣＨの形成位置にずれが発生している可能性があると判断できる。
また、素子分離部ＳＴＩの形成工程において、素子分離部ＳＴＩが正しい形状に形成されない場合がある。例えば、素子分離部ＳＴＩの深さが浅い場合、または、異物などがマスクパターンとして残り、素子分離部ＳＴＩが分断される場合がある。テスト用セルＴＥＧ３では、プラグＰＧｄ（パッド電極ＰＡＤ１）とプラグＰＧｅ（パッド電極ＰＡＤ２）との間の抵抗値の変化を検査することで、素子分離部ＳＴＩの形状に異変が発生している可能性があると判断できる。
なお、テスト用セルＴＥＧ３を製造するためには、図１７の形成工程において、給電領域ＴＡＰと同様の手法によって、活性領域ＡｃＮ１および活性領域ＡｃＮ２の各々の半導体層ＳＬおよび絶縁層ＢＯＸを除去すればよい。また、図２０の形成工程において、給電領域ＴＡＰ、活性領域ＡｃＮ１および活性領域ＡｃＮ２の各々の絶縁膜ＩＦ２上をレジストパターンで覆った状態で、サイドウォールスペーサＳＷ１形成のための異方性エッチングを行う。これにより、給電領域ＴＡＰ、活性領域ＡｃＮ１および活性領域ＡｃＮ２の各々の半導体基板ＳＵＢ上に絶縁膜ＯＳおよび絶縁膜ＩＦ２が残されるので、図２１の形成工程において、給電領域ＴＡＰ、活性領域ＡｃＮ１および活性領域ＡｃＮ２にエピタキシャル層ＥＰが形成されない。
図３０は、実施の形態１〜３におけるテスト用セルＴＥＧ１〜ＴＥＧ３が有する効果を、各項目に纏めた表である。リークパスＬＰ１の検査に関して、テスト用セルＴＥＧ１およびテスト用セルＴＥＧ２は、テスト用セルＴＥＧ３よりも高い効果を発揮できる。リークパスＬＰ２の検査に関しては、テスト用セルＴＥＧ１を用いることが好ましく、素子分離部ＳＴＩの形状の検査に関しては、テスト用セルＴＥＧ３を用いることが好ましい。
以上、本願発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
Ａｃｃ１、Ａｃｃ２ アクセストランジスタ
ＡｃＮ１、ＡｃＮ２ 活性領域
ＡｃＰ１、ＡｃＰ２ 活性領域
ＢＬ、／ＢＬ ビット線
ＢＯＸ 絶縁層
ＣＨ コンタクトホール
ＣＰ キャップ膜
ＤＧ ダミーゲート
Ｄｒ１、Ｄｒ２ ドライバトランジスタ
ＥＰ エピタキシャル層
ＥＸ エクステンション領域
Ｇ１〜Ｇ４ ゲート電極
ＧＩ ゲート絶縁膜
ＩＦ１〜ＩＦ３ 絶縁膜
Ｌｏ１、Ｌｏ２ ロードトランジスタ
ＬＰ１、ＬＰ２ リークパス
Ｍ１ａ〜Ｍ１ｃ 配線
ＭＣ、ＭＣａ メモリセル
ＭＣＡ メモリセルアレイ
Ｎ１、Ｎ２ ノード
ＮＤ 拡散領域
ＮＷ ウェル領域
ＯＳ オフセットスペーサ
ＰＡ 製品領域
ＰＡＤ１〜ＰＡＤ６ パッド電極
ＰＤ 拡散領域
ＰＧａ〜ＰＧｈ、ＰＧｔ、ＰＧｗ プラグ
ＳＡ スクライブ領域
ＳＣＨ シェアードコンタクトホール
ＳＩ シリサイド層
ＳＬ 半導体層
ＳＰＧ１、ＳＰＧ２ プラグ（シェアードコンタクトプラグ）
ＳＴＩ 素子分離部
ＳＵＢ 半導体基板
ＳＷ１、ＳＷ２ サイドウォールスペーサ
ＴＡＰ 給電領域
ＴＥＧ１、ＴＥＧ２、ＴＥＧ３ テスト用セル（ダミーメモリセル）
ＴＥＧＡ、ＴＥＧＡａ テスト用セルアレイ
Ｖｂｇ１、Ｖｂｇ２ バックゲート電圧
Ｖｄｄ 電源電圧
Ｖｓｓ 基準電圧
ＷＦ ウェハ
ＷＬ ワード線

Claims (15)

  1. （ａ）半導体基板と、前記半導体基板上に形成された絶縁層と、前記絶縁層の上に形成された半導体層とを有するＳＯＩ基板を用意する工程、
    （ｂ）前記半導体層および前記絶縁層を貫通し、その底部が前記半導体基板内に位置する素子分離部を形成することで、前記ＳＯＩ基板に、前記素子分離部によって区画された第１活性領域、第２活性領域および第１給電領域を形成する工程、
    （ｃ）前記第１活性領域、前記第２活性領域および前記第１給電領域の前記半導体基板に第１ウェル領域を形成する工程、
    （ｄ）前記第１給電領域の前記絶縁層および前記半導体層を選択的に除去する工程、
    （ｅ）前記第１活性領域の前記半導体層上に第１プラグを形成し、前記第２活性領域の前記半導体層上に第２プラグを形成し、前記第１給電領域の前記半導体基板上に、前記第１ウェル領域に電気的に接続される第３プラグを形成する工程、
    （ｆ）前記第１プラグ、前記第２プラグおよび前記第３プラグの上方において、前記第１プラグに電気的に接続される第１パッド電極を形成し、前記第２プラグに電気的に接続される第２パッド電極を形成し、前記第３プラグに電気的に接続される第３パッド電極を形成する工程、
    （ｇ）前記第１パッド電極、前記第２パッド電極および前記第３パッド電極にそれぞれ異なる電圧を供給し、前記第１パッド電極または前記第２パッド電極と、前記第３パッド電極との間で導通が確認されるか否かを判定する第１判定処理を行う工程、
    を有し、
    前記第１活性領域および前記第２活性領域は、それぞれ平面視における第１方向に延在し、且つ、前記第１方向と直交する第２方向で互いに隣接している、半導体装置の製造方法。
  2. 請求項１に記載の半導体装置の製造方法において、
    前記（ｅ）工程前に、前記第１活性領域と前記第２活性領域との間に位置する前記素子分離部の上面の一部にも形成されるように、前記第１活性領域の前記半導体層上に第１エピタキシャル層を形成し、前記第２活性領域の前記半導体層上に第２エピタキシャル層を形成する工程、
    を更に有し、
    前記（ｅ）工程において、前記第１プラグは前記第１エピタキシャル層上に形成され、前記第２プラグは前記第２エピタキシャル層上に形成される、半導体装置の製造方法。
  3. 請求項２に記載の半導体装置の製造方法において、
    前記（ｇ）工程では、前記第１パッド電極と前記第２パッド電極との間で導通が確認されるか否かを判定する第２判定処理も行われる、半導体装置の製造方法。
  4. 請求項３に記載の半導体装置の製造方法において、
    前記（ｂ）工程では、前記ＳＯＩ基板に、前記素子分離部によって区画された第３活性領域、第４活性領域および第２給電領域も形成され、
    前記（ｃ）工程では、前記第３活性領域、前記第４活性領域および前記第２給電領域の前記半導体基板に第２ウェル領域が形成され、
    前記（ｄ）工程では、前記第２給電領域の前記絶縁層および前記半導体層が選択的に除去され、
    前記（ｅ）工程では、前記第３活性領域の前記半導体層上に第４プラグが形成され、前記第４活性領域の前記半導体層上に第５プラグが形成され、前記第２給電領域の前記半導体基板上に、前記第２ウェル領域に電気的に接続される第６プラグが形成され、
    前記（ｆ）工程では、前記第４プラグ、前記第５プラグおよび前記第６プラグの上方において、前記第４プラグに電気的に接続される第４パッド電極が形成され、前記第５プラグに電気的に接続される第５パッド電極が形成され、前記第６プラグに電気的に接続される第６パッド電極が形成され、
    前記（ｇ）工程では、前記第４パッド電極、前記第５パッド電極および前記第６パッド電極にそれぞれ異なる電圧を供給し、前記第４パッド電極または前記第５パッド電極と、前記第６パッド電極との間で導通が確認されるか否かを判定する第３判定処理、および、前記第５パッド電極と前記第６パッド電極との間で導通が確認されるか否かを判定する第４判定処理も行われ、
    前記第３活性領域および前記第４活性領域は、それぞれ前記第２方向に延在し、且つ、前記第１方向で互いに隣接している、半導体装置の製造方法。
  5. 請求項１に記載の半導体装置の製造方法において、
    前記（ｂ）工程では、前記ＳＯＩ基板に、前記素子分離部によって区画された第５活性領域、第６活性領域および第３給電領域も形成され、
    前記（ｃ）工程では、前記第５活性領域、前記第６活性領域および前記第３給電領域の前記半導体基板に第３ウェル領域が形成され、
    前記（ｄ）工程では、前記第５活性領域、前記第６活性領域および前記第３給電領域の前記絶縁層および前記半導体層が選択的に除去され、
    前記（ｅ）工程では、前記第５活性領域の前記半導体層上に第７プラグが形成され、前記第６活性領域の前記半導体層上に第８プラグが形成され、前記第３給電領域の前記半導体基板上に、前記第３ウェル領域に電気的に接続される第９プラグが形成され、
    前記（ｆ）工程では、前記第７プラグ、前記第８プラグおよび前記第９プラグの上方において、前記第７プラグに電気的に接続される第７パッド電極が形成され、前記第８プラグに電気的に接続される第８パッド電極が形成され、前記第９プラグに電気的に接続される第９パッド電極が形成され、
    前記（ｇ）工程では、前記第７パッド電極、前記第８パッド電極および前記第９パッド電極にそれぞれ異なる電圧を供給し、前記第７パッド電極と前記第８パッド電極との間の抵抗値を検査する工程が行われ、
    前記第５活性領域および前記第６活性領域は、それぞれ前記第１方向に延在し、且つ、前記第２方向で互いに隣接している、半導体装置の製造方法。
  6. 請求項１に記載の半導体装置の製造方法において、
    前記（ｂ）工程では、前記第１活性領域、前記第２活性領域および前記第１給電領域を含む複数の活性領域が形成され、
    前記複数の活性領域の前記第１方向または前記第２方向における幅のうち、前記第１活性領域の前記第２方向における幅、または、前記第２活性領域の前記第２方向における幅は、最も狭い、半導体装置の製造方法。
  7. 請求項１に記載の半導体装置の製造方法において、
    前記ＳＯＩ基板は、ＳＲＡＭ回路が形成される製品領域、および、平面視において前記製品領域を囲むスクライブ領域を有し、
    前記第１活性領域、前記第２活性領域および前記第１給電領域は、前記スクライブ領域に形成される、半導体装置の製造方法。
  8. 請求項７に記載の半導体装置の製造方法において、
    前記製品領域には、前記第１活性領域、前記第２活性領域および前記第１給電領域とそれぞれ同じ構造からなる第７活性領域、第８活性領域および第４給電領域が形成され、
    前記製品領域における前記第７活性領域および前記第８活性領域には、それぞれ前記ＳＲＡＭ回路の一部を構成するトランジスタが形成され、
    前記スクライブ領域における前記第１活性領域および前記第２活性領域には、トランジスタが形成されない、半導体装置の製造方法。
  9. 請求項８に記載の半導体装置の製造方法において、
    前記第１判定処理の結果、前記第１パッド電極または前記第２パッド電極と、前記第３パッド電極との間で導通が確認されなかった場合、前記スクライブ領域に沿ってダイシングすることで、前記ＳＯＩ基板を、それぞれ前記製品領域を有する複数の半導体チップに個片化する工程、
    を更に有する、半導体装置の製造方法。
  10. 請求項１に記載の半導体装置の製造方法において、
    前記第１ウェル領域は、前記素子分離部よりも深い位置まで形成される、半導体装置の製造方法。
  11. （ａ）半導体基板と、前記半導体基板上に形成された絶縁層と、前記絶縁層の上に形成された半導体層とを有するＳＯＩ基板を用意する工程、
    （ｂ）前記半導体層および前記絶縁層を貫通し、その底部が前記半導体基板内に位置する素子分離部を形成することで、前記ＳＯＩ基板に、前記素子分離部によって区画され、それぞれ平面視における第１方向に延在し、且つ、前記第１方向と直交する第２方向で互いに隣接する第１活性領域および第２活性領域を形成する工程、
    （ｃ）前記第１活性領域と前記第２活性領域との間に位置する前記素子分離部の上面の一部にも形成されるように、前記第１活性領域の前記半導体層上に第１エピタキシャル層を形成し、前記第２活性領域の前記半導体層上に第２エピタキシャル層を形成する工程、
    （ｄ）前記第１エピタキシャル層上に第１プラグを形成し、前記第２エピタキシャル層上に第２プラグを形成する工程、
    （ｅ）前記第１プラグおよび前記第２プラグの上方において、前記第１プラグに電気的に接続される第１パッド電極を形成し、前記第２プラグに電気的に接続される第２パッド電極を形成する工程、
    （ｆ）前記第１パッド電極および前記第２パッド電極にそれぞれ異なる電圧を供給し、前記第１パッド電極と前記第２パッド電極との間で導通が確認されたか否かを判定する判定処理を行う工程、
    を有する、半導体装置の製造方法。
  12. 請求項１１に記載の半導体装置の製造方法において、
    前記（ｂ）工程では、前記第１活性領域および前記第２活性領域を含む複数の活性領域が形成され、
    前記複数の活性領域の前記第１方向または前記第２方向における幅のうち、前記第１活性領域の前記第２方向における幅、または、前記第２活性領域の前記第２方向における幅は、最も狭い、半導体装置の製造方法。
  13. 請求項１１に記載の半導体装置の製造方法において、
    前記ＳＯＩ基板は、ＳＲＡＭ回路が形成される製品領域、および、平面視において前記製品領域を囲むスクライブ領域を有し、
    前記第１活性領域および前記第２活性領域は、前記スクライブ領域に形成される、半導体装置の製造方法。
  14. 請求項１３に記載の半導体装置の製造方法において、
    前記製品領域には、前記第１活性領域および前記第２活性領域とそれぞれ同じ構造からなる第３活性領域および第４活性領域が形成され、
    前記製品領域における前記第３活性領域および前記第４活性領域には、それぞれ前記ＳＲＡＭ回路の一部を構成するトランジスタが形成され、
    前記スクライブ領域における前記第１活性領域および前記第２活性領域には、トランジスタが形成されない、半導体装置の製造方法。
  15. 請求項１３に記載の半導体装置の製造方法において、
    前記判定処理の結果、前記第１パッド電極と前記第２パッド電極との間で導通が確認されなかった場合、前記スクライブ領域に沿ってダイシングすることで、前記ＳＯＩ基板を、それぞれ前記製品領域を有する複数の半導体チップに個片化する工程、
    を更に有する、半導体装置の製造方法。
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