WO2014084304A1 - 半導体装置の製造方法及び製造装置 - Google Patents

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WO2014084304A1
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hole
electrode
holes
cathode
anode
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PCT/JP2013/082032
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French (fr)
Inventor
春生 岩津
松本　俊行
Original Assignee
東京エレクトロン株式会社
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Definitions

  • the present invention relates to a semiconductor device manufacturing method and a semiconductor device manufacturing apparatus.
  • a three-dimensional integration technique in which semiconductor devices are stacked three-dimensionally has been proposed.
  • a fine diameter of, for example, 100 ⁇ m or less is used so as to penetrate a semiconductor wafer (hereinafter referred to as “wafer”) thinned by polishing the back surface and having a plurality of circuits formed on the front surface.
  • a plurality of so-called through electrodes are formed.
  • TSV Through Silicon Via
  • a through electrode by performing electrolytic plating in a through hole of a wafer, for example, using a template having a flow path such as a plating solution (Patent Document 2). Specifically, first, a template is disposed so as to face the wafer, and then a plating solution is supplied from the flow path of the template into the through hole of the wafer. Thereafter, a voltage is applied using the template side electrode as the anode and the wafer side counter electrode as the cathode, and plating is performed in the through hole to form the through electrode in the through hole.
  • a counter electrode is required on the wafer side.
  • the apparatus configuration becomes complicated and large.
  • plating is formed on the entire surface of the wafer, and therefore, plating formed outside the inside of the through-hole is removed by, for example, chemical mechanical polishing (CMP).
  • CMP chemical mechanical polishing
  • an electrical test of the through electrode and circuit of the wafer is performed. For example, since the counter electrode on the wafer side is a common electrode for all the through electrodes, if an electrical test is performed on the wafer through electrodes or electronic circuits in this state, all the through electrodes are short-circuited. An electrical test cannot be performed. For this reason, in order to perform an electrical test, a separate process such as removing the counter electrode is required. Therefore, there is room for improvement in the throughput of the manufacturing process of the semiconductor device.
  • the present invention has been made in view of such a point, and an object thereof is to improve the throughput of the manufacturing process while reducing the manufacturing cost of the semiconductor device.
  • the present invention provides a method for manufacturing a semiconductor device, comprising a plurality of flow passages through which a processing liquid flows with respect to a substrate on which a plurality of through holes penetrating in the thickness direction are formed, and A template placement step of arranging a template having a plurality of electrodes provided in the flow passage so that the plurality of flow passages correspond to the plurality of through holes, and the plurality of penetrations through the plurality of flow passages.
  • a treatment liquid supply step of supplying a treatment liquid into the hole, a treatment step of applying a voltage to one of the plurality of electrodes as an anode and another electrode as a cathode, and performing a predetermined treatment on the substrate;
  • an electrolysis process can be performed with a treatment liquid in a through-hole by applying a voltage using one electrode as an anode and the other electrode as a cathode among a plurality of electrodes of a template.
  • a predetermined process can be performed. Therefore, since it is not necessary to provide a counter electrode on the wafer side as in the prior art, the device configuration can be simplified and the manufacturing cost of the semiconductor device can be reduced. In addition, since the predetermined process can be performed only in the through hole, the throughput of the predetermined process on the substrate can be improved.
  • the plurality of through electrodes can be electrically independent, and the substrate is left as it is. Electrical tests of through electrodes and circuits can be performed. Therefore, it is possible to omit steps such as removing the counter electrode when performing an electrical test as in the prior art, and to improve the throughput of the manufacturing process of the semiconductor device.
  • a semiconductor device manufacturing apparatus including a template having a plurality of flow passages through which a processing solution flows and a plurality of electrodes provided in the flow passage, and a through hole penetrating in a thickness direction.
  • a template placement step of arranging the template so that the plurality of flow paths and the plurality of through holes correspond to the substrate on which a plurality of holes are formed, and the plurality of through holes via the plurality of flow paths A treatment liquid supply step for supplying a treatment liquid therein, and a treatment step of applying a voltage to one of the plurality of electrodes as an anode and the other electrode as a cathode to perform a predetermined treatment on the substrate.
  • a control unit that controls the template to be executed.
  • a device layer 12 is formed on a bulk layer 11.
  • the surface on the device layer 12 side is referred to as a front surface 11a
  • the surface on the opposite side to the device layer 12 is referred to as a back surface 11b.
  • a surface opposite to the bulk layer 11 is referred to as a front surface 12a
  • a surface on the bulk layer 11 side is referred to as a back surface 12b.
  • the bulk layer 11 is made of, for example, P-type silicon, and the device layer 12 is formed with a CMOS in which, for example, an N-type MOS transistor 13 and a P-type MOS transistor 14 are combined.
  • a field oxide film 16 is formed between the insulating film 15 and a P well 20 and an N well 30 described later.
  • the N-type MOS transistor 13 has a diffusion region composed of a P well 20.
  • a P + layer 21 connected to the ground is formed in the P well 20.
  • a ground line 22 formed on the insulating film 15 is connected to the P + layer 21.
  • the ground line 22 includes a first metal 22a connected to the P + layer 21 via a wiring, and a second metal 22b connected to the first metal 22a via a wiring.
  • the second metal 22 b is connected to the bump 23 exposed on the surface 12 a of the device layer 12.
  • the N-type MOS transistor 13 is provided with a set of P + layers 21, a ground line 22 and bumps 23, but actually, the N-type MOS transistor 13 includes a plurality of sets of P + layers 21. A + layer 21, a ground line 22, and a bump 23 are formed.
  • the P-type MOS transistor 14 has a diffusion region composed of an N well 30.
  • an N + layer 31 connected to a power source is formed in the N well 30.
  • a power line 32 formed on the insulating film 15 is connected to the N + layer 31.
  • the power supply line 32 includes a first metal 32a connected to the N + layer 31 via a wiring, and a second metal 32b connected to the first metal 32a via a wiring.
  • the second metal 32 b is connected to the bump 33 exposed on the surface 12 a of the device layer 12.
  • the P-type MOS transistor 14 has two sets of N + layers 31, power supply lines 32 and bumps 33.
  • the number of these N + layers 31, power supply lines 32 and bumps 33 is as follows. It is not limited to this and is arbitrarily set.
  • Each of the N-type MOS transistor 13 and the P-type MOS transistor 14 includes an input gate 40 that is formed in the insulating film 15 and receives a signal, and an electrostatic protection circuit 41 that is formed in the P well 20 or the N well 30. is doing.
  • the electrostatic protection circuit 41 includes a protection diode 41 a connected to the power supply side (power supply line 32) and a ground side in order to avoid electrostatic breakdown (ESD) of the input gate 40. And a protective diode 41b connected to the (ground line 22).
  • the electrostatic protection circuit 41 is connected to the input gate 40.
  • a protective resistor 42 for controlling the current flowing through the input gate 40 is provided between the signal line 43 and the electrostatic protection circuit 41.
  • a signal line 43 formed on the insulating film 15 is connected to the electrostatic protection circuit 41.
  • the signal line 43 includes a first metal 43a connected to the electrostatic protection circuit 41 via a wiring, and a second metal 43b connected to the first metal 43a via a wiring.
  • the second metal 43 b is connected to the bumps 44 exposed on the surface 12 a of the device layer 12.
  • the device layer 12 is also formed with other wirings, various circuits, electrodes, etc., although not shown.
  • the support substrate 50 is then disposed on the surface 12a of the device layer 12 as shown in FIG.
  • the support substrate 50 is disposed so as to cover the surface 12 a of the device layer 12.
  • the support substrate 50 is bonded to the device layer 12 with, for example, a peelable adhesive. Note that a silicon wafer or a glass substrate is used for the support substrate 50.
  • the back surface 11b of the bulk layer 11 is polished, and the wafer 10 is thinned.
  • the front and back surfaces of the wafer 10 are reversed, and the device layer 12 is disposed below the bulk layer 11.
  • the subsequent process is performed in a state where the wafer 10 is thinned.
  • the support substrate 50 gives the wafer 10 sufficient strength, it is possible to prevent the wafer 10 from being cracked during transportation. it can.
  • a plurality of through holes 60 to 62 penetrating the wafer 10 in the thickness direction are formed. These through holes 60 to 62 do not completely penetrate the wafer 10, but as will be described later, through electrodes 80 to 82 formed in the through holes 60 to 62 are provided between the front surface 12a and the back surface 11b of the wafer 10. Are electrically connected to each other. Specifically, the through holes 60 to 62 penetrate through the bulk layer 11 of the wafer 10 in the thickness direction, and are further formed to positions reaching the ground line 22, the power supply line 32, and the signal line 43 in the device layer 12, respectively. .
  • the through hole 60 formed at a position corresponding to the ground line 22 is referred to as a grounding through hole 60
  • the through hole 61 formed at a position corresponding to the power line 32 is referred to as a power supply through hole 61
  • the through hole 62 formed at a position corresponding to 43 is referred to as a signal through hole 62.
  • the plurality of through holes 60 to 62 may be simultaneously formed by, for example, a photolithography process and an etching process. Alternatively, the plurality of through holes 60 to 62 may be formed by supplying an etching solution onto the wafer 10 using a template 71 described later and applying a voltage to the etching solution to electrolytically etch the wafer 10.
  • the manufacturing apparatus 70 includes a template 71 and a control unit 72 that controls the template 71.
  • the support substrate 50 provided on the wafer 10 is not shown in order to prioritize easy understanding of the technology.
  • the template 71 has, for example, a substantially disk shape, and has the same shape as that of the wafer 10 in plan view.
  • silicon carbide SiC is used for the template 71.
  • the template 71 has a plurality of flow passages 73 to 75 through which a plating solution as a processing solution is circulated.
  • the plurality of flow passages 73 to 75 are respectively formed at positions facing the plurality of through holes 60 to 62 in the wafer 10 when the template 71 is disposed on the back surface 11b side of the wafer 10.
  • the flow passages 73 to 75 penetrate from the front surface 71a to the back surface 71b of the template 71 in the thickness direction, and both ends of the flow passages 73 to 75 are open.
  • Electrodes 76 to 78 are provided on the side surfaces of the flow paths 73 to 75, respectively.
  • the flow path 73 facing the grounding through hole 60 is referred to as a grounding flow path 73, and the electrode provided in the grounding flow path 73 is referred to as a grounding electrode 76.
  • the flow passage 74 facing the power supply through hole 61 is referred to as a power supply flow passage 74, and the electrode provided in the power supply flow passage 74 is referred to as a power supply electrode 77.
  • the flow path 75 facing the signal through hole 62 is referred to as a signal flow path 75, and the electrode provided in the signal flow path 75 is referred to as a signal electrode 78.
  • the template 71 having such a configuration is disposed on the back surface 11 side of the wafer 10.
  • the plating solution M is supplied to the through holes 60 to 62 through the flow passages 73 to 75, respectively.
  • the plating solution M is filled in the flow passages 73 to 75 and the through holes 60 to 62, respectively.
  • a mixed solution electrolytic copper plating solution in which copper sulfate and sulfuric acid are dissolved is used.
  • through electrodes are formed in the through holes 60 to 62.
  • a power supply device (not shown) applies a voltage using the ground electrode 76 as an anode and the power electrode 77 as a cathode as shown in FIG.
  • a current flows in this order through the plating solution M and the power supply electrode 77 in the power supply through hole 61 and the power flow passage 74 (arrows in FIG. 8).
  • electrolytic plating is performed on the plating solution M in the grounding through hole 60, and a through electrode 80 is formed in the grounding through hole 60 as shown in FIG.
  • one of the pair of power supply electrodes 77, 77 has one power supply electrode 77A as an anode and the other power supply electrode 77B as a cathode. Apply.
  • one power electrode 77A, one power flow path 74A, one plating hole M in one power supply through hole 61A, one power line 32A, one N + layer 31A, N well 30, and other N The current flows in this order through the + layer 31B, the other power supply line 32B, the other power supply through hole 61B, the plating solution M in the other power supply flow passage 74B, and the other power supply electrode 77B (arrows in FIG. 10). .
  • electrolytic plating is performed on the plating solution M in one power supply through hole 61A, and a through electrode 81 is formed in one power supply through hole 61A as shown in FIG.
  • electrolytic plating is performed by applying a voltage using the other power supply electrode 77B as an anode and the one power supply electrode 77A as a cathode, A through electrode 81 is formed in the other power supply through hole 61B.
  • a power supply device (not shown) applies a voltage using the signal electrode 78 corresponding to the P-type MOS transistor 14 as an anode and the power electrode 77 as a cathode as shown in FIG.
  • the voltage at this time is set according to the specifications (for example, voltage and pulse width) compensated by the electrostatic protection circuit 41.
  • the plating solution M, the signal line 43, the electrostatic protection circuit 41, the N well 30, the N + layer 31, the power supply line 32, and the power supply penetration in the signal electrode 78, the signal flow path 75 and the signal through hole 62 are provided.
  • electrolytic plating is performed on the plating solution M in the signal through hole 62, and a through electrode 82 is formed in the signal through hole 62 as shown in FIG.
  • a through electrode is formed in the signal through hole 62 of the N-type MOS transistor 13, for example, electrolytic plating is performed by applying a voltage with the signal electrode 78 as an anode and the power electrode 77 as a cathode.
  • the through electrode 82 is formed in the signal through hole 62.
  • through electrodes 80 to 82 are formed in the through holes 60 to 62 using the manufacturing apparatus 70, respectively.
  • the electrical characteristics of the through electrodes 80 to 82 of the wafer 10 and the circuit of the device layer 12 are inspected (electrical test). At this time, since the plurality of through electrodes 80 to 82 are electrically independent, an electrical test can be performed in this state.
  • the electrical test may be performed using the electrodes 76 to 78 of the template 71 as the electrodes for the electrical test in a state where the template 71 is disposed on the back surface 11b side of the wafer 10.
  • a plurality of test electrodes 84 are provided on the template 71, and the test electrodes 84 are brought into contact with the bumps 83, so that an electrical signal is sent to the through electrodes 80 to 82 and the circuit of the device layer 12 to perform an electrical test. You may go.
  • the bump 83 is plated until it contacts the test electrode 84.
  • the bump 83 can be welded to the test electrode 84, so that a stable inspection can be performed.
  • the bumps 23, 33, and 44 of the device layer 12 stacked as shown in FIG. 15 and the bumps 83 on the through electrodes 80 to 82 are made conductive.
  • a plurality of wafers 10 are bonded.
  • the wafer 10 and the support substrate 50 are also peeled off.
  • the semiconductor device 100 in which the wafers 10 are three-dimensionally stacked is manufactured.
  • the through hole 60 is provided. Electrolytic plating can be performed with the plating solution M in the through holes 62, and the through electrodes 80 through 82 can be formed in the through holes 60 through 62, respectively.
  • the device configuration of the manufacturing apparatus 70 can be simplified and the manufacturing cost of the semiconductor device 100 can be reduced. it can.
  • the through electrodes 80 to 82 can be formed only in the through holes 60 to 62, respectively, the step of removing plating formed outside the through holes by chemical mechanical polishing or the like as in the prior art is omitted. be able to. Accordingly, the throughput of the plating process can be improved.
  • the plurality of through electrodes 80 to 82 are electrically independent. In this state, the electrical test of the through electrodes 80 to 82 of the wafer 10 and the circuit of the device layer 12 can be performed. Therefore, it is possible to omit a process such as removing the counter electrode when performing an electrical test as in the prior art, and to improve the throughput of the manufacturing process of the semiconductor device 100.
  • the selection of the anode and the cathode when performing electrolytic plating can be arbitrarily selected according to which through-electrodes 80 to 82 are formed.
  • a voltage may be applied using the grounding electrode 76 as an anode and the power supply electrode 77 as a cathode.
  • a voltage may be applied using one power supply electrode 77 as an anode and another power supply electrode 77 as a cathode.
  • the through electrode 82 is formed in the signal through hole 62, a voltage may be applied using the signal electrode 78 as an anode and the power electrode 77 as a cathode.
  • the electrostatic protection circuit 41 of the wafer 10 is used even when there is no pair of signal through holes 62 and 62 and only one signal through hole 62 exists.
  • the through electrode 82 can be formed. Therefore, the present invention is extremely useful.
  • the voltage is applied using the ground electrode 76 as an anode and the power electrode 77 as a cathode.
  • Different electrodes may be set. For example, as shown in FIG. 16, a voltage is applied by using one grounding electrode 76A as an anode and the other grounding electrode 76B as a cathode among a pair of grounding electrodes 76, 76.
  • electrolytic plating is performed by applying a voltage with the other grounding electrode 76B as an anode and the one grounding electrode 76A as a cathode,
  • the through electrode 80 can be formed in the other grounding through hole 60B.
  • electrolytic plating is performed by applying a voltage using the grounding electrode 76 as an anode and the signal electrode 78 as a cathode, and the grounding through hole 60.
  • a through electrode 80 can be formed therein.
  • the device configuration of the manufacturing apparatus 70 can be simplified, the manufacturing cost of the semiconductor device 100 can be reduced, and the throughput of the manufacturing process of the semiconductor device 100 can be improved.
  • the through electrode 82 when the through electrode 82 is formed in the signal through hole 62, a voltage is applied using the signal electrode 78 as an anode and the power supply electrode 77 as a cathode. As long as the diode is not reverse-biased inside 41, the electrode can be selected as appropriate. If the diode inside the electrostatic protection circuit 41 is forward-biased, a current flows appropriately, and the same processing is possible.
  • the through electrode 82 when the through electrode 82 is formed in the signal through hole 62, the through electrode 80 is formed in the grounding through hole 60 in advance, and the through electrode 81 is formed in the power through hole 61. You may form.
  • the through electrode 82 formed in the signal through hole 62 is an input signal through electrode.
  • the present invention is also applicable to forming an output signal through electrode in the through hole. Can be applied.
  • each of the N-type MOS transistor 13 and the P-type MOS transistor 14 has an output circuit 200 formed in the insulating film 15 (P well 20 or N well 30).
  • a P + diffusion resistor 200a is provided between a power supply side drain of the output circuit 200 and a signal line 201 described later, and the ground side drain and signal line of the output circuit 200 are provided.
  • An N + diffused resistor 200b is provided between the N + and the 201.
  • the drain P + diffusion resistance 200 a of the P-type MOS transistor 14 is formed in the N well 30, and the N well 30 is connected to the power supply line 32. As shown in FIG.
  • the P + diffusion resistor 200a and the N well 30 function as a protective diode for suppressing electrostatic breakdown.
  • the N + diffusion resistor 200 b of the drain of the N-type MOS transistor 13 is formed in the P well 20, and the P well 20 is connected to the ground line 22.
  • These N + diffusion resistors 200b and the P well 20 function as protective diodes.
  • the output circuit 200 functions as an electrostatic protection circuit in the present invention.
  • a signal line 201 formed in the insulating film 15 is connected to the output circuit 200.
  • the signal line 201 includes a first metal 201a connected to the output circuit 200 via a wiring, and a second metal 201b connected to the first metal 201a via a wiring.
  • the second metal 201 b is connected to the bump 202 exposed on the surface 12 a of the device layer 12.
  • the signal through hole 210 similar to the signal through hole 62 in the above embodiment is formed.
  • the plating solution M is supplied to the through holes 60, 61 and 210 through the flow passages 73 to 75 of the template 71.
  • a power supply device (not shown) applies a voltage using the signal electrode 78 corresponding to the P-type MOS transistor 14 as an anode and the power electrode 77 as a cathode.
  • the plating solution M, the signal line 201, the output circuit 200, the N well 30, the N + layer 31, the power supply line 32, and the power supply through hole 61 in the signal electrode 78, the signal flow path 75 and the signal through hole 210 are provided.
  • electrolytic plating is performed by applying a voltage using the signal electrode 78 as an anode and the power electrode 77 as a cathode.
  • the through electrode 82 is formed in the signal through hole 210.
  • the device configuration of the manufacturing apparatus 70 can be simplified, the manufacturing cost of the semiconductor device 100 can be reduced, and the throughput of the manufacturing process of the semiconductor device 100 can be improved.
  • the voltage is applied using the signal electrode 78 as an anode and the power electrode 77 as a cathode.
  • the electrode can be selected as appropriate. If the diodes in the output circuit 200 and the P well 20 or the N well 30 are forward-biased, a current flows appropriately, and the same processing is possible.
  • the through electrode 80 is formed in the grounding through hole 60 in advance, and the through electrode 81 is formed in the power through hole 61. You may form.
  • the voltage is applied through the P well 20 or the N well 30 as the diffusion region to form the through electrodes 80 to 82 in the through holes 60 to 62.
  • the voltage is applied.
  • the path is not limited to this.
  • the anode and the cathode are connected by a circuit (circuit portion in the present invention) formed of metal wiring or the like in the device layer 12 of the wafer 10 and a voltage is applied through the circuit, the through holes 60 to 62 are penetrated. Electrodes 80-82 can be formed.
  • the case where the plating electrodes M are formed by using the plating solution M as the processing solution to form the through electrodes 80 to 82 in the through holes 60 to 62 of the wafer 10 has been described. It can also be applied to processes.
  • the present invention can also be applied when forming an electrodeposition insulating film in the through holes 61 and 62 of the wafer 10.
  • This electrodeposition insulating film is formed on the inner surface of the through holes 61 and 62 before the through electrodes 81 and 82 are formed in the through holes 61 and 62.
  • an electrodeposition insulating film solution for example, an electrodeposition polyimide solution
  • a voltage is applied using one power supply electrode 77 as an anode and the other power supply electrode 77 as a cathode of the pair of power supply electrodes 77 and 77, and an electrodeposition insulating film is formed on the inner surface of the power supply through-hole 61.
  • a voltage is applied using the signal electrode 78 as an anode and the power supply electrode 77 or the ground electrode 76 as a cathode, and an electrodeposited insulating film is formed on the inner surface of the signal through hole 62.
  • an electrodeposition insulating film is not formed on the inner side surface of the grounding through hole 60.
  • an electrodeposited insulating film is not formed on the inner side surface of the grounding through hole 60, and only the inner side surface of the power supply through hole 61 and the inner side surface of the signal through hole 62 are formed.
  • An electrodeposition insulating film can be selectively formed.

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Abstract

　本発明は、半導体装置の製造方法であって、厚み方向に貫通する貫通孔が複数形成された基板に対して、処理液を流通させる流通路を複数備え、且つ流通路に設けられた電極を複数備えたテンプレートを、複数の流通路と複数の貫通孔とが対応するように配置し、複数の流通路を介して複数の貫通孔内に処理液を供給し、複数の電極のうち、一の電極を陽極とし、他の電極を陰極として電圧を印加し、基板に所定の処理を行うようにしたので、半導体装置の製造コストを低廉化しつつ、その製造工程のスループットを向上させることができる。

Description

半導体装置の製造方法及び製造装置
　本願は、２０１２年１１月２９日に日本国に出願された特願２０１２－２６０７０１号に基づき、優先権を主張し、その内容をここに援用する。
　本発明は、半導体装置の製造方法及び半導体装置の製造装置に関する。
　近年、半導体装置の高性能化が要求され、半導体デバイスの高集積化が進んでいる。かかる状況下で、高集積化された半導体デバイスを水平面内に複数配置し、これら半導体デバイスを配線で接続して半導体装置を製造する場合、配線の長さが増大し、それにより配線の抵抗が大きくなること、また配線遅延が大きくなることが懸念される。
　そこで、半導体デバイスを３次元に積層する３次元集積技術が提案されている。この３次元集積技術においては、裏面を研磨することで薄化され、表面に複数の回路が形成された半導体ウェハ（以下、「ウェハ」という）を貫通するように、例えば１００μｍ以下の微細な径を有する電極、いわゆる貫通電極（ＴＳＶ：Ｔｈｒｏｕｇｈ　Ｓｉｌｉｃｏｎ　Ｖｉａ）が複数形成される。そして、この貫通電極を介して、上下に積層されたウェハが電気的に接続される（特許文献１）。
　上述した貫通電極を形成する方式には、様々なものが検討されている。例えばめっき液等の流通路を備えたテンプレートを用いて、例えばウェハの貫通孔内で電解めっきを行って貫通電極を形成することが提案されている（特許文献２）。具体的には、先ずテンプレートをウェハに対向して配置した後、テンプレートの流通路からウェハの貫通孔内にめっき液を供給する。その後、テンプレート側の電極を陽極、ウェハ側の対向電極を陰極として電圧を印加し、貫通孔内でめっき処理を行って当該貫通孔内に貫通電極を形成する。
特開２００９－００４７２２号公報 特開２０１１－２４３７６８号公報
　しかしながら、特許文献２に記載したようにテンプレートを用いて電解めっきを行うためには、ウェハ側に対向電極が必要となる。例えば薄化したウェハを支持するための支持基板に対向電極を設けた場合、装置構成が複雑で大掛かりなものとなる。また例えばウェハのシード層を対向電極として用いる場合、ウェハの表面全面にめっきが形成されるため、例えば化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）によって貫通孔の内部以外に形成されためっきを除去する必要がある。このため、めっき処理のスループットに改善の余地がある。
　また、半導体装置の製造工程においては、上述したように貫通電極を形成した後、ウェハの貫通電極や回路等の電気的試験が行われる。例えばウェハ側の対向電極はすべての貫通電極に対して共通の電極となるため、この状態でウェハの貫通電極や電子回路等の電気的試験を行おうとすると、すべての貫通電極がショートした状態となり電気的試験を行うことができない。このため、電気的試験を行うためには、対向電極を取り外す等の工程が別途必要となる。したがって、半導体装置の製造工程のスループットに改善の余地がある。
　本発明は、かかる点に鑑みてなされたものであり、半導体装置の製造コストを低廉化しつつ、その製造工程のスループットを向上させることを目的とする。
　前記の目的を達成するため、本発明は、半導体装置の製造方法であって、厚み方向に貫通する貫通孔が複数形成された基板に対して、処理液を流通させる流通路を複数備え、且つ前記流通路に設けられた電極を複数備えたテンプレートを、前記複数の流通路と前記複数の貫通孔が対応するように配置するテンプレート配置工程と、前記複数の流通路を介して前記複数の貫通孔内に処理液を供給する処理液供給工程と、前記複数の電極のうち、一の電極を陽極とし、他の電極を陰極として電圧を印加し、基板に所定の処理を行う処理工程と、を有する。
　本発明によれば、テンプレートの複数の電極のうち、一の電極を陽極とし、他の電極を陰極として電圧を印加することで、貫通孔内の処理液によって電解プロセスを行うことができ、基板に所定の処理を行うことができる。したがって、従来のようにウェハ側に対向電極を設ける必要がないので、装置構成を簡略化し、半導体装置の製造コストを低廉化することができる。また貫通孔内のみに所定の処理を行うことができるので、基板の所定の処理のスループットを向上させることができる。さらに、このように複数の貫通電極（貫通孔内の処理液）に共通の対向電極を設ける必要がないので、当該複数の貫通電極を電気的に独立させることができ、そのままの状態で基板の貫通電極や回路等の電気的試験を行うことができる。したがって、従来のように電気的試験を行う際に対向電極を取り外す等の工程を省略することができ、半導体装置の製造工程のスループットを向上させることができる。
　別な観点による本発明は、半導体装置の製造装置であって、処理液を流通させる流通路を複数備え、且つ前記流通路に設けられた電極を複数備えたテンプレートと、厚み方向に貫通する貫通孔が複数形成された基板に対して、前記複数の流通路と前記複数の貫通孔が対応するように前記テンプレートを配置するテンプレート配置工程と、前記複数の流通路を介して前記複数の貫通孔内に処理液を供給する処理液供給工程と、前記複数の電極のうち、一の電極を陽極とし、他の電極を陰極として電圧を印加し、基板に所定の処理を行う処理工程と、を実行するように前記テンプレートを制御する制御部と、を有する。
　本発明によれば、半導体装置の製造コストを低廉化しつつ、その製造工程のスループットを向上させることができる。
本実施の形態にかかるウェハの構成の概略を示す縦断面図である。 ウェハの入力ゲートと静電保護回路の説明図である。 ウェハに支持基板を配設した様子を示す説明図である。 ウェハを薄化した様子を示す説明図である。 ウェハに貫通孔を形成した様子を示す説明図である。 ウェハにテンプレート（製造装置）を配設した様子を示す説明図である。 流通路を介して貫通孔にめっき液を供給した様子を示す説明図である。 接地用電極を陽極とし、電源用電極を陰極として電圧を印加した様子を示す説明図である。 接地用貫通孔内に貫通電極を形成した様子を示す説明図である。 一の電源用電極を陽極とし、他の電源用電極を陰極として電圧を印加した様子を示す説明図である。 電源用貫通孔内に貫通電極を形成した様子を示す説明図である。 信号用電極を陽極とし、電源用電極を陰極として電圧を印加した様子を示す説明図である。 信号用貫通孔内に貫通電極を形成した様子を示す説明図である。 貫通電極上にバンプを形成した様子を示す説明図である。 半導体装置が製造された様子を示す説明図である。 他の実施の形態において一の接地用電極を陽極とし、他の接地用電極を陰極として電圧を印加した様子を示す説明図である。 他の実施の形態において接地用貫通孔内に貫通電極を形成した様子を示す説明図である。 他の実施の形態にかかるウェハの構成の概略を示す縦断面図である。 出力回路の説明図である。 出力回路の抵抗を保護ダイオードに概念化した説明図である。 他の実施の形態において信号用電極を陽極とし、電源用電極を陰極として電圧を印加した様子を示す説明図である。 他の実施の形態において信号用貫通孔内に貫通電極を形成した様子を示す説明図である。
　以下、本発明の実施の形態について説明する。本実施の形態では、本発明にかかる半導体装置の製造方法について、当該製造方法で用いられる半導体装置の製造装置の構成と共に説明する。なお、以下の説明で用いる図面において、各構成要素の寸法は、技術の理解の容易さを優先させるため、必ずしも実際の寸法に対応していない。
　先ず、図１に示すように基板としてのウェハ１０において、例えばバルク層１１上にデバイス層１２を形成する。以下、バルク層１１において、デバイス層１２側の面を表面１１ａといい、デバイス層１２と反対側の面を裏面１１ｂという。また、デバイス層１２において、バルク層１１と反対側の面を表面１２ａといい、バルク層１１側の面を裏面１２ｂという。
　バルク層１１は例えばＰ型シリコンからなり、デバイス層１２には例えばＮ型ＭＯＳトランジスタ１３とＰ型ＭＯＳトランジスタ１４を組み合わせたＣＭＯＳが形成されている。デバイス層１２において、絶縁膜１５と後述するＰウェル２０及びＮウェル３０との間にはフィールド酸化膜１６が形成されている。
　Ｎ型ＭＯＳトランジスタ１３は、Ｐウェル２０からなる拡散領域を有している。Ｐウェル２０には、接地に接続されるＰ＋層２１が形成されている。Ｐ＋層２１には、絶縁膜１５に形成された接地線２２が接続されている。接地線２２は、配線を介してＰ＋層２１に接続された第１の金属２２ａと、さらに配線を介して第１の金属２２ａに接続された第２の金属２２ｂとを有している。また第２の金属２２ｂは、デバイス層１２の表面１２ａに露出するバンプ２３に接続されている。
　なお図示の例においては、Ｎ型ＭＯＳトランジスタ１３には１組のＰ＋層２１、接地線２２及びバンプ２３が形成されているが、実際には当該Ｎ型ＭＯＳトランジスタ１３には複数組のＰ＋層２１、接地線２２及びバンプ２３が形成されている。
　Ｐ型ＭＯＳトランジスタ１４は、Ｎウェル３０からなる拡散領域を有している。Ｎウェル３０には、電源に接続されるＮ＋層３１が形成されている。Ｎ＋層３１には、絶縁膜１５に形成された電源線３２が接続されている。電源線３２は、配線を介してＮ＋層３１に接続された第１の金属３２ａと、さらに配線を介して第１の金属３２ａに接続された第２の金属３２ｂとを有している。また第２の金属３２ｂは、デバイス層１２の表面１２ａに露出するバンプ３３に接続されている。
　なお図示の例においては、Ｐ型ＭＯＳトランジスタ１４には２組のＮ＋層３１、電源線３２及びバンプ３３が形成されているが、これらＮ＋層３１、電源線３２及びバンプ３３の数はこれに限定されず任意に設定される。
　Ｎ型ＭＯＳトランジスタ１３とＰ型ＭＯＳトランジスタ１４は、それぞれ絶縁膜１５に形成されて信号が入力される入力ゲート４０と、Ｐウェル２０又はＮウェル３０に形成された静電保護回路４１とを有している。静電保護回路４１は、図２に示すように入力ゲート４０の静電気破壊（ＥＳＤ：Ｅｌｅｃｔｒｏ－Ｓｔａｔｉｃ　Ｄｉｓｃｈａｒｇｅ）を回避するために、電源側（電源線３２）に接続される保護ダイオード４１ａと接地側（接地線２２）に接続される保護ダイオード４１ｂとを有している。また静電保護回路４１は、入力ゲート４０に接続されている。そして、後述する信号線４３から規定電圧を超える電圧が入力されると入力ゲート４０を保護するために、静電保護回路４１を介して電流を電源又は接地に逃がす。なお、信号線４３と静電保護回路４１との間には、入力ゲート４０に流れる電流を制御するための保護抵抗４２が設けられている。
　図１に示すように静電保護回路４１には、絶縁膜１５に形成された信号線４３が接続されている。信号線４３は、配線を介して静電保護回路４１に接続された第１の金属４３ａと、さらに配線を介して第１の金属４３ａに接続された第２の金属４３ｂとを有している。また第２の金属４３ｂは、デバイス層１２の表面１２ａに露出するバンプ４４に接続されている。
　なおデバイス層１２は、図示はしないが、その他の配線や、種々の回路、電極等も形成されている。
　以上のようにデバイス層１２がバルク層１１上に形成されると、次に図３に示すようにデバイス層１２の表面１２ａに支持基板５０を配設する。支持基板５０はデバイス層１２の表面１２ａを覆うように配置される。また、支持基板５０は例えば剥離可能な接着剤によってデバイス層１２と接着される。なお、支持基板５０にはシリコンウェハやガラス基板が用いられる。
　その後、図４に示すようにバルク層１１の裏面１１ｂを研磨し、ウェハ１０を薄化する。この工程において、ウェハ１０の表裏面を反転させ、バルク層１１の下方にデバイス層１２を配置する。また工程の後は、ウェハ１０が薄化された状態で後続の工程が行われるが、支持基板５０がウェハ１０に十分な強度を与えるので、搬送時のウェハ１０の割れなどを防止することができる。
　その後、図５に示すようにウェハ１０を厚み方向に貫通する貫通孔６０～６２を複数形成する。これら貫通孔６０～６２は、ウェハ１０を完全に貫通していないが、後述するように貫通孔６０～６２内に形成される貫通電極８０～８２がウェハ１０の表面１２ａと裏面１１ｂとの間を電気的に接続することから、このように称する。そして具体的には、貫通孔６０～６２は、ウェハ１０のバルク層１１を厚み方向に貫通し、さらにそれぞれデバイス層１２において接地線２２、電源線３２、信号線４３に達する位置まで形成される。以下、接地線２２に対応する位置に形成される貫通孔６０を接地用貫通孔６０といい、電源線３２に対応する位置に形成される貫通孔６１を電源用貫通孔６１といい、信号線４３に対応する位置に形成される貫通孔６２を信号用貫通孔６２という。
　なお複数の貫通孔６０～６２は、例えばフォトリソグラフィー処理及びエッチング処理によって同時に形成されてもよい。或いは複数の貫通孔６０～６２は、後述するテンプレート７１を用いてウェハ１０上にエッチング液を供給し、当該エッチング液に電圧を印加してウェハ１０を電解エッチングすることで形成されてもよい。
　その後、半導体装置の製造装置を用いて貫通孔６０～６２内にめっき処理を行う。図６に示すように製造装置７０は、テンプレート７１と当該テンプレート７１を制御する制御部７２とを有している。なお図６以降の図面においては、技術の理解の容易さを優先させるため、ウェハ１０に設けられた支持基板５０の図示を省略する。
　テンプレート７１は、例えば略円盤形状を有し、ウェハ１０の平面視における形状と同一の形状を有している。なお、テンプレート７１には例えば炭化珪素（ＳｉＣ）などが用いられる。
　テンプレート７１には、処理液としてのめっき液を流通させる流通路７３～７５が複数形成されている。複数の流通路７３～７５は、テンプレート７１がウェハ１０の裏面１１ｂ側に配置された際に、ウェハ１０における複数の貫通孔６０～６２に対向する位置にそれぞれ形成されている。流通路７３～７５はテンプレート７１の表面７１ａから裏面７１ｂまで厚み方向に貫通し、流通路７３～７５の両端部は開口している。また流通路７３～７５の側面には、電極７６～７８がそれぞれ設けられている。
　以下、接地用貫通孔６０に対向する流通路７３を接地用流通路７３といい、接地用流通路７３に設けられた電極を接地用電極７６という。電源用貫通孔６１に対向する流通路７４を電源用流通路７４といい、電源用流通路７４に設けられた電極を電源用電極７７という。信号用貫通孔６２に対向する流通路７５を信号用流通路７５といい、信号用流通路７５に設けられた電極を信号用電極７８という。
　そして、かかる構成のテンプレート７１をウェハ１０の裏面１１側に配設する。その後、図７に示すように流通路７３～７５を介して貫通孔６０～６２にめっき液Ｍをそれぞれ供給する。そして、流通路７３～７５と貫通孔６０～６２内にめっき液Ｍがそれぞれ充填される。めっき液Ｍとしては、例えば硫酸銅と硫酸を溶解した混合液（電解銅めっき液）が用いられる。
　その後、各貫通孔６０～６２内に貫通電極を形成する。先ず、例えば接地用貫通孔６０内に貫通電極を形成する場合について説明する。かかる場合、例えば電源装置（図示せず）により、図８に示すように接地用電極７６を陽極とし、電源用電極７７を陰極として電圧を印加する。そうすると、接地用電極７６、接地用流通路７３及び接地用貫通孔６０内のめっき液Ｍ、接地線２２、Ｐ＋層２１、Ｐウェル２０、Ｎウェル３０、Ｎ＋層３１、電源線３２、電源用貫通孔６１及び電源用流通路７４内のめっき液Ｍ、電源用電極７７をこの順に電流が流れる（図８中の矢印）。この電流によって接地用貫通孔６０内のめっき液Ｍに対して電解めっきが行われ、図９に示すように接地用貫通孔６０内に貫通電極８０が形成される。
　次に、例えば電源用貫通孔６１内に貫通電極を形成する場合について説明する。かかる場合、例えば電源装置（図示せず）により、図１０に示すように一対の電源用電極７７、７７のうち、一の電源用電極７７Ａを陽極とし、他の電源用電極７７Ｂを陰極として電圧を印加する。そうすると、一の電源用電極７７Ａ、一の電源用流通路７４Ａ及び一の電源用貫通孔６１Ａ内のめっき液Ｍ、一の電源線３２Ａ、一のＮ＋層３１Ａ、Ｎウェル３０、他のＮ＋層３１Ｂ、他の電源線３２Ｂ、他の電源用貫通孔６１Ｂ及び他の電源用流通路７４Ｂ内のめっき液Ｍ、他の電源用電極７７Ｂをこの順に電流が流れる（図１０中の矢印）。この電流によって一の電源用貫通孔６１Ａ内のめっき液Ｍに対して電解めっきが行われ、図１１に示すように一の電源用貫通孔６１Ａ内に貫通電極８１が形成される。
　また、例えば他の電源用貫通孔６１Ｂ内に貫通電極を形成する場合には、他の電源用電極７７Ｂを陽極とし、一の電源用電極７７Ａを陰極として電圧を印加して電解めっきを行い、他の電源用貫通孔６１Ｂ内に貫通電極８１を形成する。
　次に、例えばＰ型ＭＯＳトランジスタ１４の信号用貫通孔６２内に貫通電極を形成する場合について説明する。かかる場合、例えば電源装置（図示せず）により、図１２に示すようにＰ型ＭＯＳトランジスタ１４に対応する信号用電極７８を陽極とし、電源用電極７７を陰極として電圧を印加する。この際の電圧は、静電保護回路４１で補償された仕様（例えば電圧、パルス幅）に応じて設定される。そうすると、信号用電極７８、信号用流通路７５及び信号用貫通孔６２内のめっき液Ｍ、信号線４３、静電保護回路４１、Ｎウェル３０、Ｎ＋層３１、電源線３２、電源用貫通孔６１及び電源用流通路７４内のめっき液Ｍ、電源用電極７７をこの順に電流が流れる（図１２中の矢印）。この電流によって信号用貫通孔６２内のめっき液Ｍに対して電解めっきが行われ、図１３に示すように信号用貫通孔６２内に貫通電極８２が形成される。
　また同様に、例えばＮ型ＭＯＳトランジスタ１３の信号用貫通孔６２内に貫通電極を形成する場合も、信号用電極７８を陽極とし、電源用電極７７を陰極として電圧を印加して電解めっきを行い、信号用貫通孔６２内に貫通電極８２を形成する。
　こうして製造装置７０を用いて貫通孔６０～６２内に貫通電極８０～８２がそれぞれ形成される。
　その後、貫通電極８０～８２上のめっき液Ｍに対してさらに電解めっきが行われ、図１４に示すように貫通電極８０～８２上にバンプ８３がそれぞれ形成される。なお、これらバンプ８３の形成方法は、上記貫通電極８０～８２の形成方法と同様であるので説明を省略する。
　その後、ウェハ１０の貫通電極８０～８２やデバイス層１２の回路等の電気的特性の検査（電気的試験）を行う。このとき、複数の貫通電極８０～８２は電気的に独立しているので、このままの状態で電気的試験を行うことができる。
　なお電気的試験は、テンプレート７１をウェハ１０の裏面１１ｂ側に配置した状態で、当該テンプレート７１の電極７６～７８を電気的試験の電極として用いて行ってもよい。或いは、テンプレート７１に複数のテスト用電極８４を備えておき、テスト用電極８４をバンプ８３に接触させることで、貫通電極８０～８２やデバイス層１２の回路に電気信号を送り、電気的試験を行ってもよい。この際、バンプ８３はテスト用電極８４に接するまでめっきされる。さらにバンプ８３とテスト用電極８４との間に電圧をかけることによって、バンプ８３をテスト用電極８４に溶着させることもできるので、安定した検査を行うことができる。
　その後、例えばウェハ接合装置（図示せず）において、図１５に示すように積層されるデバイス層１２のバンプ２３、３３、４４と、貫通電極８０～８２上のバンプ８３とがそれぞれ導通するように複数のウェハ１０が接合される。このとき、ウェハ１０と支持基板５０の剥離も行われる。こうしてウェハ１０が３次元的に積層された半導体装置１００が製造される。
　以上の実施の形態によれば、テンプレート７１の複数の電極７６～７８のうち、一の電極７６～７８を陽極とし、他の電極７６～７８を陰極として電圧を印加することで、貫通孔６０～６２内のめっき液Ｍによって電解めっきを行うことができ、貫通孔６０～６２内にそれぞれ貫通電極８０～８２を形成することができる。以上のように本実施の形態によれば、従来のようにウェハ側に対向電極を設ける必要がないので、製造装置７０の装置構成を簡略化し、半導体装置１００の製造コストを低廉化することができる。
　しかも、貫通孔６０～６２内のみにそれぞれ貫通電極８０～８２を形成することができるので、従来のように化学機械研磨等によって貫通孔の内部以外に形成されるめっきを除去する工程を省略することができる。したがって、めっき処理のスループットを向上させることができる。
　また、このように複数の貫通電極８０～８２（貫通孔６０～６２内のめっき液Ｍ）に共通の対向電極を設ける必要がないので、当該複数の貫通電極８０～８２を電気的に独立させることができ、そのままの状態でウェハ１０の貫通電極８０～８２やデバイス層１２の回路等の電気的試験を行うことができる。したがって、従来のように電気的試験を行う際に対向電極を取り外す等の工程を省略することができ、半導体装置１００の製造工程のスループットを向上させることができる。
　また電解めっきを行う際の陽極と陰極の選択は、どの貫通電極８０～８２を形成するかに応じて任意に選択することができる。接地用貫通孔６０内に貫通電極８０を形成する際には、接地用電極７６を陽極とし、電源用電極７７を陰極として電圧を印加すればよい。また電源用貫通孔６１内に貫通電極８１を形成する場合には、一の電源用電極７７を陽極とし、他の電源用電極７７を陰極として電圧を印加すればよい。また信号用貫通孔６２内に貫通電極８２を形成する場合には、信号用電極７８を陽極とし、電源用電極７７を陰極として電圧を印加すればよい。特に貫通電極８２を形成する場合、一対となる信号用貫通孔６２、６２が存在せず、一つの信号用貫通孔６２しか存在しない場合であっても、ウェハ１０の静電保護回路４１を用いて貫通電極８２を形成することができる。したがって、本発明は極めて有用である。
　以上の実施の形態において接地用貫通孔６０内に貫通電極８０を形成する際には、接地用電極７６を陽極とし、電源用電極７７を陰極として電圧を印加していたが、陽極と陰極を異なる電極に設定してもよい。例えば図１６に示すように一対の接地用電極７６、７６のうち、一の接地用電極７６Ａを陽極とし、他の接地用電極７６Ｂを陰極として電圧を印加する。そうすると、一の接地用電極７６Ａ、一の接地用流通路７３Ａ及び一の接地用貫通孔６０Ａ内のめっき液Ｍ、一の接地線２２Ａ、一のＰ＋層２１Ａ、Ｐウェル２０（又はバルク層１１）、他のＰ＋層２１Ｂ、他の接地線２２Ｂ、他の接地用貫通孔６０Ｂ及び他の接地用流通路７３Ｂ内のめっき液Ｍ、他の電源用電極７６Ｂをこの順に電流が流れる（図１６中の矢印）。この電流によって一の接地用貫通孔６０Ａ内のめっき液Ｍに対して電解めっきが行われ、図１７に示すように一の接地用貫通孔６０Ａ内に貫通電極８０を形成することができる。
　また、例えば他の接地用貫通孔６０Ｂ内に貫通電極を形成する場合には、他の接地用電極７６Ｂを陽極とし、一の接地用電極７６Ａを陰極として電圧を印加して電解めっきを行い、他の接地用貫通孔６０Ｂ内に貫通電極８０を形成することができる。
　さらに、例えば接地用貫通孔６０内に貫通電極８０を形成する場合には、接地用電極７６を陽極とし、信号用電極７８を陰極として電圧を印加して電解めっきを行い、接地用貫通孔６０内に貫通電極８０を形成することができる。
　本実施の形態においても、上記実施の形態と同様の効果を享受することができる。すなわち、製造装置７０の装置構成を簡略化し、半導体装置１００の製造コストを低廉化することができ、また半導体装置１００の製造工程のスループットを向上させることができる。
　以上の実施の形態において信号用貫通孔６２内に貫通電極８２を形成する際には、信号用電極７８を陽極とし、電源用電極７７を陰極として電圧を印加していたが、静電保護回路４１内部においてダイオードが逆バイアスにならない限りにおいて、適宜、電極は選択可能である。静電保護回路４１内部のダイオードが順バイアスになれば、適切に電流が流れるので、同様の処理が可能なのである。
　なお、以上の実施の形態において信号用貫通孔６２内に貫通電極８２を形成する場合、事前に接地用貫通孔６０内に貫通電極８０を形成し、電源用貫通孔６１内に貫通電極８１を形成しておいてもよい。
　以上の実施の形態では、信号用貫通孔６２内に形成される貫通電極８２は入力信号用の貫通電極であったが、貫通孔内に出力信号用の貫通電極を形成する際にも本発明を適用することができる。
　図１８に示すようにＮ型ＭＯＳトランジスタ１３とＰ型ＭＯＳトランジスタ１４は、それぞれ絶縁膜１５（Ｐウェル２０又はＮウェル３０）に形成された出力回路２００を有している。出力回路２００には、図１９に示すように出力回路２００の電源側のドレーンと後述する信号線２０１との間にＰ＋拡散抵抗２００ａが設けられ、出力回路２００の接地側のドレーンと信号線２０１との間にＮ＋拡散抵抗２００ｂが設けられている。Ｐ型ＭＯＳトランジスタ１４の、ドレーンのＰ＋拡散抵抗２００ａはＮウェル３０内に形成されており、Ｎウェル３０は電源線３２に接続されている。図２０に示すように、これらＰ＋拡散抵抗２００ａとＮウェル３０が静電気破壊を抑制するための保護ダイオードとして機能する。また、Ｎ型ＭＯＳトランジスタ１３のドレーンのＮ＋拡散抵抗２００ｂはＰウェル２０内に形成されており、Ｐウェル２０は接地線２２に接続されている。これらＮ＋拡散抵抗２００ｂとＰウェル２０が保護ダイオードとして機能する。なお、出力回路２００は本発明における静電保護回路として機能する。
　図１８に示すように出力回路２００には、絶縁膜１５に形成された信号線２０１が接続されている。信号線２０１は、配線を介して出力回路２００に接続された第１の金属２０１ａと、さらに配線を介して第１の金属２０１ａに接続された第２の金属２０１ｂとを有している。また第２の金属２０１ｂは、デバイス層１２の表面１２ａに露出するバンプ２０２に接続されている。
　そして、ウェハ１０に接地用貫通孔６０と電源用貫通孔６１を形成する際に、上記実施の形態の信号用貫通孔６２と同様の信号用貫通孔２１０を形成する。
　その後、図２１に示すようにテンプレート７１の流通路７３～７５を介して貫通孔６０、６１、２１０にめっき液Ｍを供給する。その後、例えば電源装置（図示せず）により、Ｐ型ＭＯＳトランジスタ１４に対応する信号用電極７８を陽極とし、電源用電極７７を陰極として電圧を印加する。そうすると、信号用電極７８、信号用流通路７５及び信号用貫通孔２１０内のめっき液Ｍ、信号線２０１、出力回路２００、Ｎウェル３０、Ｎ＋層３１、電源線３２、電源用貫通孔６１及び電源用流通路７４内のめっき液Ｍ、電源用電極７７をこの順に電流が流れる（図２１中の矢印）。この電流によって信号用貫通孔２１０内のめっき液Ｍに対して電解めっきが行われ、図２２に示すように信号用貫通孔２１０内に貫通電極８２が形成される。
　また同様に、例えばＮ型ＭＯＳトランジスタ１３の信号用貫通孔２１０内に貫通電極を形成する場合も、信号用電極７８を陽極とし、電源用電極７７を陰極として電圧を印加して電解めっきを行い、信号用貫通孔２１０内に貫通電極８２を形成する。
　本実施の形態においても、上記実施の形態と同様の効果を享受することができる。すなわち、製造装置７０の装置構成を簡略化し、半導体装置１００の製造コストを低廉化することができ、また半導体装置１００の製造工程のスループットを向上させることができる。
　以上の実施の形態において信号用貫通孔２１０内に貫通電極８２を形成する際には、信号用電極７８を陽極とし、電源用電極７７を陰極として電圧を印加していたが、出力回路２００とＰウェル２０又はＮウェル３０とにおいてダイオードが逆バイアスにならない限りにおいて、適宜、電極は選択可能である。出力回路２００とＰウェル２０又はＮウェル３０とにおけるダイオードが順バイアスになれば、適切に電流が流れるので、同様の処理が可能なのである。
　なお、以上の実施の形態において信号用貫通孔２１０内に貫通電極８２を形成する場合、事前に接地用貫通孔６０内に貫通電極８０を形成し、電源用貫通孔６１内に貫通電極８１を形成しておいてもよい。
　以上の実施の形態では、拡散領域であるＰウェル２０又はＮウェル３０を介して電圧を印加して、貫通孔６０～６２内に貫通電極８０～８２を形成していたが、電圧を印加するためのパスはこれに限定されない。例えばウェハ１０のデバイス層１２において金属配線等で形成された回路（本発明における回路部）によって陽極と陰極を接続し、当該回路を介して電圧を印加すれば、貫通孔６０～６２内に貫通電極８０～８２を形成することができる。
　以上の実施の形態では、処理液としてめっき液Ｍを用いて電解めっきを行いウェハ１０の貫通孔６０～６２内に貫通電極８０～８２を形成する場合について説明したが、本発明は他の電解プロセスにも適用できる。
　例えば本発明は、ウェハ１０の貫通孔６１、６２内に電着絶縁膜を形成する際にも適用することができる。この電着絶縁膜は、貫通孔６１、６２内に貫通電極８１、８２が形成される前に、当該貫通孔６１、６２の内側面に形成される。
　かかる場合、テンプレート７１の流通路７３～７５を介して貫通孔６０～６２に処理液としての電着絶縁膜溶液、例えば電着ポリイミド溶液を供給する。そして、一対の電源用電極７７、７７のうち、一の電源用電極７７を陽極とし、他の電源用電極７７を陰極として電圧を印加し、電源用貫通孔６１の内側面に電着絶縁膜を形成する。また信号用電極７８を陽極とし、電源用電極７７又は接地用電極７６を陰極として電圧を印加し、信号用貫通孔６２の内側面に電着絶縁膜を形成する。なお、接地用貫通孔６０の内側面には電着絶縁膜を形成する必要がない。この点、上記実施の形態のように接地用電極７６と電源用電極７７間、又は一対の接地用電極７６、７６間に電圧を印加しないようにすればよい。このように電圧を印加する電極を選択することによって、接地用貫通孔６０の内側面に電着絶縁膜を形成せず、電源用貫通孔６１の内側面と信号用貫通孔６２の内側面のみに電着絶縁膜を選択的に形成することができる。
　以上、添付図面を参照しながら本発明の好適な実施の形態について説明したが、本発明はかかる例に限定されない。当業者であれば、特許請求の範囲に記載された思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。本発明はこの例に限らず種々の態様を採りうるものである。
　　１０　ウェハ
　　１１　バルク層
　　１２　デバイス層
　　２０　Ｐウェル
　　２２　接地線
　　３０　Ｎウェル
　　３２　電源線
　　４０　入力ゲート
　　４１　静電保護回路
　　４３　信号線
　　６０　接地用貫通孔
　　６１　電源用貫通孔
　　６２　信号用貫通孔
　　７０　製造装置
　　７１　テンプレート
　　７２　制御部
　　７３　接地用流通路
　　７４　電源用流通路
　　７５　信号用流通路
　　７６　接地用電極
　　７７　電源用電極
　　７８　信号用電極
　　８０～８２　貫通電極
　　１００　半導体装置
　　２００　出力回路
　　２０１　信号線
　　２１０　信号用貫通孔
　　Ｍ　　めっき液

Claims (14)

  1. 半導体装置の製造方法であって、
    厚み方向に貫通する貫通孔が複数形成された基板に対して、処理液を流通させる流通路を複数備え、且つ前記流通路に設けられた電極を複数備えたテンプレートを、前記複数の流通路と前記複数の貫通孔が対応するように配置するテンプレート配置工程と、
    前記複数の流通路を介して前記複数の貫通孔内に処理液を供給する処理液供給工程と、
    前記複数の電極のうち、一の電極を陽極とし、他の電極を陰極として電圧を印加し、基板に所定の処理を行う処理工程と、を有する。
  2. 請求項１に記載の半導体装置の製造方法において、
    前記基板は、前記陽極と前記陰極を接続する回路部を有し、
    前記処理工程において、前記陽極と前記陰極とには、前記回路部を介して電圧を印加する。
  3. 請求項２に記載の半導体装置の製造方法において、
    前記基板は拡散領域を有し、
    前記処理工程において、前記陽極と前記陰極とには、前記拡散領域を介して電圧を印加する。
  4. 請求項３に記載の半導体装置の製造方法において、
    前記複数の貫通孔は、信号線に接続される貫通電極用の信号用貫通孔と、接地線に接続される貫通電極用の接地用貫通孔と、電源線に接続される貫通電極用の電源用貫通孔とを含み、
    前記拡散領域は、前記信号線と、前記接地線又は前記電源線との間に接続された静電保護回路を構成し、
    前記処理工程において、前記信号用貫通孔、前記接地用貫通孔、前記電源用貫通孔のうち、一の貫通孔に対応する電極を陽極とし、他の貫通孔に対応する電極を陰極として、前記静電保護回路を介して電圧を印加する。
  5. 請求項１に記載の半導体装置の製造方法において、
    前記複数の貫通孔は、接地線に接続される貫通電極用の接地用貫通孔と、電源線に接続される貫通電極用の電源用貫通孔と、信号線に接続される貫通電極用の信号用貫通孔とを含み、
    前記処理工程において、前記接地用貫通孔に対応する一の電極を陽極とし、前記電源用貫通孔又は信号用貫通孔に対応する他の電極を陰極として電圧を印加する。
  6. 請求項１に記載の半導体装置の製造方法において、
    前記複数の貫通孔は、接地線に接続される貫通電極用の接地用貫通孔を複数含み、
    前記処理工程において、一の前記接地用貫通孔に対応する一の電極を陽極とし、他の前記接地用貫通孔に対応する他の電極を陰極として電圧を印加する。
  7. 請求項１に記載の半導体装置の製造方法において、
    前記複数の貫通孔は、電源線に接続される貫通電極用の電源用貫通孔を複数含み、
    前記処理工程において、一の前記電源用貫通孔に対応する一の電極を陽極とし、他の前記電源用貫通孔に対応する他の電極を陰極として電圧を印加する。
  8. 半導体装置の製造装置であって、
    処理液を流通させる流通路を複数備え、且つ前記流通路に設けられた電極を複数備えたテンプレートと、
    厚み方向に貫通する貫通孔が複数形成された基板に対して、前記複数の流通路と前記複数の貫通孔が対応するように前記テンプレートを配置するテンプレート配置工程と、前記複数の流通路を介して前記複数の貫通孔内に処理液を供給する処理液供給工程と、前記複数の電極のうち、一の電極を陽極とし、他の電極を陰極として電圧を印加し、基板に所定の処理を行う処理工程と、を実行するように前記テンプレートを制御する制御部と、を有する。
  9. 請求項８に記載の半導体装置の製造装置において、
    前記基板は、前記陽極と前記陰極を接続する回路部を有し、
    前記制御部は、前記処理工程において、前記陽極と前記陰極とに、前記回路部を介して電圧を印加するように前記テンプレートを制御する。
  10. 請求項９に記載の半導体装置の製造装置において、
    前記基板は拡散領域を有し、
    前記制御部は、前記処理工程において、前記陽極と前記陰極とに、前記拡散領域を介して電圧を印加するように前記テンプレートを制御する。
  11. 請求項１０に記載の半導体装置の製造装置において、
    前記複数の貫通孔は、信号線に接続される貫通電極用の信号用貫通孔と、接地線に接続される貫通電極用の接地用貫通孔と、電源線に接続される貫通電極用の電源用貫通孔とを含み、
    前記拡散領域は、前記信号線と、前記接地線又は前記電源線との間に接続された静電保護回路を構成し、
    前記制御部は、前記処理工程において、前記信号用貫通孔、前記接地用貫通孔、前記電源用貫通孔のうち、一の貫通孔に対応する電極を陽極とし、他の貫通孔に対応する電極を陰極として、前記静電保護回路を介して電圧を印加するように前記テンプレートを制御する。
  12. 請求項８に記載の半導体装置の製造装置において、
    前記複数の貫通孔は、接地線に接続される貫通電極用の接地用貫通孔と、電源線に接続される貫通電極用の電源用貫通孔と、信号線に接続される貫通電極用の信号用貫通孔とを含み、
    前記制御部は、前記処理工程において、前記接地用貫通孔に対応する一の電極を陽極とし、前記電源用貫通孔又は信号用貫通孔に対応する他の電極を陰極として電圧を印加するように前記テンプレートを制御する。
  13. 請求項８に記載の半導体装置の製造装置において、
    前記複数の貫通孔は、接地線に接続される貫通電極用の接地用貫通孔を複数含み、
    前記制御部は、前記処理工程において、一の前記接地用貫通孔に対応する一の電極を陽極とし、他の前記接地用貫通孔に対応する他の電極を陰極として電圧を印加するように前記テンプレートを制御する。
  14. 請求項８に記載の半導体装置の製造装置において、
    前記複数の貫通孔は、電源線に接続される貫通電極用の電源用貫通孔を複数含み、
    前記制御部は、前記処理工程において、一の前記電源用貫通孔に対応する一の電極を陽極とし、他の前記電源用貫通孔に対応する他の電極を陰極として電圧を印加するように前記テンプレートを制御する。
    半導体装置の製造方法及び製造装置
     
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014188897A1 (ja) * 2013-05-20 2014-11-27 東京エレクトロン株式会社 基板の処理方法及びテンプレート

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7341927B2 (ja) 2020-03-12 2023-09-11 キオクシア株式会社 半導体記憶装置

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003253485A (ja) * 2002-02-26 2003-09-10 Seiko Epson Corp 電気装置の製造方法
JP2005005331A (ja) * 2003-06-09 2005-01-06 Tokyo Electron Ltd 検査方法及び検査装置
JP2005303319A (ja) * 2004-04-13 2005-10-27 Fei Co 微細構造を改修するためのシステム
WO2011158698A1 (ja) * 2010-06-15 2011-12-22 東京エレクトロン株式会社 半導体装置の製造方法及び半導体装置
WO2012050057A1 (ja) * 2010-10-13 2012-04-19 東京エレクトロン株式会社 テンプレート及び基板の処理方法
WO2012173238A1 (ja) * 2011-06-17 2012-12-20 東京エレクトロン株式会社 半導体装置の製造方法及び半導体装置
WO2013021847A1 (ja) * 2011-08-11 2013-02-14 東京エレクトロン株式会社 半導体装置の製造方法、半導体装置及び配線形成用治具
JP2013041896A (ja) * 2011-08-11 2013-02-28 Tokyo Electron Ltd 半導体装置の製造方法及び半導体装置

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003253485A (ja) * 2002-02-26 2003-09-10 Seiko Epson Corp 電気装置の製造方法
JP2005005331A (ja) * 2003-06-09 2005-01-06 Tokyo Electron Ltd 検査方法及び検査装置
JP2005303319A (ja) * 2004-04-13 2005-10-27 Fei Co 微細構造を改修するためのシステム
WO2011158698A1 (ja) * 2010-06-15 2011-12-22 東京エレクトロン株式会社 半導体装置の製造方法及び半導体装置
WO2012050057A1 (ja) * 2010-10-13 2012-04-19 東京エレクトロン株式会社 テンプレート及び基板の処理方法
WO2012173238A1 (ja) * 2011-06-17 2012-12-20 東京エレクトロン株式会社 半導体装置の製造方法及び半導体装置
WO2013021847A1 (ja) * 2011-08-11 2013-02-14 東京エレクトロン株式会社 半導体装置の製造方法、半導体装置及び配線形成用治具
JP2013041896A (ja) * 2011-08-11 2013-02-28 Tokyo Electron Ltd 半導体装置の製造方法及び半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014188897A1 (ja) * 2013-05-20 2014-11-27 東京エレクトロン株式会社 基板の処理方法及びテンプレート

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