JP2014107308A

JP2014107308A - 半導体装置及びその製造方法

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Publication number: JP2014107308A
Application number: JP2012256918A
Authority: JP
Inventors: Kazuyuki Azuma; 和幸東
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2012-11-22
Filing date: 2012-11-22
Publication date: 2014-06-09

Abstract

【課題】半導体装置の積層時における不良を低減することで製造歩留まりの低下を防止するとともに、その電極間の接続性を向上させた半導体装置を提供することである。
【解決手段】
実施形態の半導体装置は、デバイスが形成された第１の面と、第１の面とは反対側の第
２の面を有する半導体基板を有する。半導体基板を貫通するよう設けられ、第１の面では
第１の電極に接続され、第２の面では第２の電極に接続された第１の貫通電極を有する。
半導体基板を貫通するよう設けられ、第１の面では第３の電極に接続され、第２の面では
第４の電極に接続された第２の貫通電極を有する。第２の電極は、第４の電極よりも小さ
い。
【選択図】図１

Description

本発明の実施態様は半導体装置およびその製造方法に関する。

半導体装置の高集積化、高速化、低消費電力化のため、基板を貫通する貫通電極を備え
たチップ同士を積層するプロセスが注目されている。半導体装置を積層する際、貫通電極
と基板の裏面側に電極を形成した後、事前に基板の裏面側に形成した電極を用いて電気的
テストを行っている。

特開２０１１−１７１６０７号公報

本発明が解決しようとする課題は、半導体装置の積層時における不良を低減することで
製造歩留まりの低下を防止するとともに、その電極間の接続性を向上させた半導体装置を
提供することである。

上記課題を解決するために、実施形態の半導体装置は、デバイスが形成された第１の面
と、第１の面とは反対側の第２の面を有する半導体基板を有する。半導体基板を貫通する
よう設けられ、第１の面では第１の電極に接続され、第２の面では第２の電極に接続され
た第１の貫通電極を有する。半導体基板を貫通するよう設けられ、第１の面では第３の電
極に接続され、第２の面では第４の電極に接続された第２の貫通電極を有する。第２の電
極は、第４の電極よりも小さい。

第１の実施形態に係る半導体装置の断面図及びＡ−Ａ’に沿った断面図。第１の実施形態に係る積層された半導体装置の断面図。第１の実施形態に係る台座の幅とリフロー後の半田高さの関係を示す図。貫通電極を接続する台座の形状を一例として示す断面図。第１の実施形態の変形例１に係る半導体装置のＢ−Ｂ’に沿った断面図及び裏面の電極構造の断面図。第１の実施形態に係る半導体装置の製造工程を示す図。第１の実施形態に係る半導体装置の製造工程を示す図。第１の実施形態の変形例２に係る半導体装置の断面図。第２の実施形態に係る半導体装置のＣ−Ｃ’に沿った断面図及び裏面の電極構造の断面図。第２の実施形態に係る半導体装置の製造工程示す図。

(第１の実施形態)
図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさ
の比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合で
あっても、図面により互いの寸法や比係数が異なって表される場合もある。

また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同
一の符号を付して詳細な説明は適宜省略する。

図１は第１の実施形態に係る半導体装置の断面図及びＡ−Ａ’面に沿った断面図である
。図１（ａ）は第１の実施の形態に係る半導体装置の断面図を示す。図中において、半導
体素子、集積回路、ディスクリート、センサ、アクチュエータ、オプトエレクトロニクス
等のデバイスが形成されたデバイス面１及びデバイス面１の反対側にある裏面２を有する
基板３は、貫通する貫通電極４aを有している。裏面２には後述するプローブ５０を当て
て電気的テストを行うテストパッド領域２ａと、基板３を積層する際に電気的に接続され
る接続領域２ｂを有している。裏面２からは電気的テストを行うため、テストパッド領域
２ａに電極６ａが形成される。テストパッド領域２ａ及び接続領域２ｂはデバイス面１に
も貫通電極４ａ、４ｂを介して裏面２と対応した位置に有する。テストパッド領域２ａに
おいて、貫通電極４ａは基板３を貫通しており、デバイス面１側では電極５ａが、裏面２
側には電極６ａがそれぞれ貫通電極４ａと接続される。電極６ａは、貫通電極４ａに形成
される台座７ａと、その台座７ａ上に形成された半田８ａによりなる。接続領域２ｂにお
いて、貫通電極４ｂが基板３を貫通しており、デバイス面１側では電極５ｂが、裏面２側
では電極６ｂがそれぞれ接続される。電極６ｂは電極６ａと同様に台座７ｂと半田７ｂに
よりなる。半田の材料は例えば銅及び銀を含有する錫合金が用いられる。台座７ａ及び７
ｂは、基板との密着性および濡れ性を考慮して形成されており、Ｎｉ,Ａｕ又はＣｕを有
する合金膜によって形成される。

図１（ｂ）は半導体装置のＡ−Ａ’に沿った断面図である。テストパッド領域２ａ内に
ある台座７ａは、複数の貫通電極４ａ上に形成され、幅Ｗ_１及び長さＬ_１を有する矩形で
ある。この矩形の台座７ａは幅方向に複数配列されている。

電極６ａは貫通電極４ａを介して、デバイス面１側の電極５ａと接続される電極である
。図１（ｃ）に示すように半導体装置を作製後、電気的テストを行うプローブ５０を電極
６ａに当てて、貫通電極４ａを介してデバイス面１側に形成されたデバイス間の電気的テ
ストを行う。

接続領域２ｂに形成された電極６ｂは、台座７ｂとその上に形成された半田８ｂを有す
る。台座７ｂは、貫通電極４ｂ上に形成され、幅Ｗ_２及び幅とほぼ同じ大きさの長さＬ_２
を有する多角形である。

図２は第１の実施形態に係る半導体装置を積層した際の断面図である。半導体装置は電
気的テストを行った後、不良がないと判断されたものについて積層される。基板３の裏面
２側には基板３’が積層される。ここで、基板３、３’は電極６ａと電極５ａ’、電極６
ｂと電極５ｂ’が対向するように積層される。また積層された基板３、３’は電極６ｂ及
び電極５ｂ’間で電気的に接続され、基板３、３’に積層されたデバイスを電気的に接続
する。

ここで、裏面２から半導体装置の電気的テストを行うため、テストパッド領域２ａに電
極６ａを形成しているが、これまで検討してきた技術において、テストパッド領域２ａに
形成された電極６ａはプローブ５０を当てるため半導体装置同士を接続する接続領域２ｂ
に形成された電極６ｂよりも大きく、また電極高さが高くなりやすいことが分かった。そ
の場合、テストパッド領域２ａに形成された電極が接続不良の原因となったり、電極材料
に半田を用いている場合は半田が飛散してショート不良となることが本発明者らの考察に
よって明らかになった。

図３は台座の幅とリフロー後の半田高さの関係を示した図である。リフローとは、あら
かじめクリーム配線基板にクリーム半田と呼ばれるペースト状の半田をパターンに合わせ
てすることをいう。台座の幅が大きくなるほどリフロー後における電極の高さは高くなる
。実際の電極の高さは半田の高さに台座の高さが加わったものとする。図において、電極
の高さは台座の幅に依存していることが分かる。図１（ｂ）のように台座が矩形の場合、
電極の高さは、短辺の長さに依存する。本実施形態では、台座７ａの幅を台座７ｂの幅よ
り狭く設定する（Ｗ_１<Ｗ_２）ことで、電極６ａの電極高さは電極６ｂよりも低く形成さ
れている。これにより、基板３を複数積層した際、テストパッド領域２ａの電極６ａは、
基板３を接続する電極６ｂの高さよりも低くなっていることから、テストパッド領域２ａ
に形成された半田が接続領域に形成された半田の接合を阻害する未接合の問題や、電極材
料が飛び散ってショート等の不良を起こす問題が発生しにくくなる。

図４は貫通電極を接続する台座の形状を一例として示した断面図である。貫通電極４ａ
上に形成される台座７ａは、多角形又は円状の形状を有する。図４（ａ）および図４（ｂ
）のように台座７ａが八角形の場合、幅Ｗ_３及び長さＬ_３はほぼ等しい。これらの形状に
おいて、電極の高さは台座の幅Ｗ_３または長さＬ_３幅に依存する。図４（ａ）において、
台座は整列するように配置される。一方、図４（ｂ）の台座の配置は隣の台座と互い違い
になるように配置される。

図４（ｃ）、（ｄ）のように台座７ａが円状の場合は、幅Ｗ_４と長さＬ_４は等しく、半
田の高さは台座７ａの幅Ｗ_４または長さＬ_４に依存する。図４（ｃ）、（ｄ）の電極の配
置は、それぞれ図４（ａ）、図４（ｂ）と同様である。図４（ｅ）は、矩形が重なり合っ
た形状の台座７ａを示す図である。図１（ｂ）に示した矩形の台座７ａが幅方向だけでな
く、長さ方向にも配列した形状である。すなわち、本形状において台座は並列に配置され
るだけでなく、互いに交差している。半田高さは図２の図形と同様に台座の幅に依存する
。Ｗ_１とＷ_１’の幅が異なる場合、電極の高さはＷ_１及びＷ_１’のいずれか小さい方の台
座７ａの幅に依存する。図４（ｆ）は、図４（ａ）と図４（ｅ）の特徴を組み合わせた形
状であり、この場合、多角形の電極をつなぐ直線状の台座７ａの幅Ｗ_５は多角形の台座の
幅Ｗ_３より小さい。図４（ｆ）の場合における電極の高さは、図２の場合と同様にＷ_５及
びＬ_３のいずれか小さい方に依存することになる。Ｌ_３がＷ_５より小さい場合、半田高さ
はＬ_３に依存する。

図４（ｅ）、（ｆ）のように、台座の形状が格子状である場合、一部のテストパッド領
域２ａ内でプローブ５０を当てても、他の台座と電気的に接続されているため安定して電
気的テストを行うことができる。

（変形例１）
図５は、第１の実施形態の変形例１に係る半導体装置の断面図及びＢ−Ｂ’に沿った裏
面２側の電極構造の断面図である。図５（ａ）では、テストパッド領域２ａ内の電極６ａ
には貫通電極４ａと接続されているが、電極６ｃは貫通電極４ａと直接接続されていない
。つまり、電極６ｃは、貫通電極４ａとは電極５ａを介して間接的に接続される。電極６
ｂは第１の実施形態と同じである。プローブ５０はテストパッド領域２ａの内、貫通電極
４ａと直接接続されていない電極６ｃと接触して電気的テストが行われる。

図５(ｂ)は、多角形がつながった形状の台座７ａ、７ｃを示す図である。台座７ａ、７
ｃの多角形をつなぐ直線状の台座部分は、半田の高さをより低くできる点で幅が狭い方が
好ましい。また、台座７ｃには、貫通電極４ａは直接接続されていない。尚、本変形例に
おいて、台座の形状は図５（ｂ）に示した形状に限らず、矩形の形状であってもよい。

本変形例により、図５（ｃ）に示すように、電極６ｃにプローブ５０を当てた際、押し
付け圧力により貫通電極４ａを介して基板３にダメージが加わる恐れがなく、基板３を積
層した際に生じるクラック等の不良を防ぐことができる。

(製造方法１)
図６は第１の実施形態に係る半導体装置の製造工程を示す図である。図６（ａ）〜（ｆ
）を用いて、第１実施の形態に係る半導体装置の製造方法を説明する。貫通電極４ａ、４
ｂを裏面から形成するプロセスにおいて、まず、図６（ａ）ではＳｉ基板１１のデバイス
面１上に、デバイス面１と電気的に接続された電極５ａ、５ｂを電解めっき法で形成する
。次に、図６（ｂ）でデバイス面１に接着材１２を塗布し支持基板１３と接合して基板全
体を固定し、Ｓi基板１１を裏面２側から数十〜１００μｍ程度まで研磨やウェットエッ
チング法等を用いて薄膜化する。その後、図６（ｃ）のように基板３の裏面２側からＳｉ
基板１１を貫通する穴をＲＩＥ法により加工して形成処理し、その中にＣｕ、Ｎｉ、Ａｕ
、Ａｇ等の金属を電解めっきで埋め込み、貫通電極４ａ、４ｂを形成する。図６（ｄ）の
ように裏面２側に台座７ａ及び台座７ｂを電解めっき法等で形成した後、台座７ａ、７ｂ
上に半田８ａ、８ｂを形成する。台座７ａの幅を台座７ｂの幅よりも小さく設定しておく
。これにより、７ａ上に形成された半田８ａの高さは台座７ｂ上に形成された半田８ｂよ
りも低くなる。図６（ｅ）のように、裏面２側からプローブ５０を当てて電気テストを行
った後、図６（ｆ）のように支持基板１３および接着材１２を剥離し、ダイシングにより
半導体装置を個片化する。ダイシングのタイミングは、支持基板１３を剥離する前に行っ
てもよい。その後半導体装置を積層し、デバイス間を電気的に接続する。この手法を用い
て半導体装置を形成することにより、基板３を複数積層する際に起こるテストパッド領域
２ａに形成された半田８ａが接続領域２ｂに形成された半田８ｂの接合を阻害する問題や
、電極６ａと電極５ａ’が当たり半田が飛び散ることにより起こるショート等の不良の問
題を発生しにくくすることができる。

（製造方法２）
図７は、第１の実施形態に係る半導体装置の製造工程を示す図である。貫通電極４ａ、
４ｂを表面から形成するプロセスにおいて、図７（ａ）のように、Ｓｉ基板１１のデバイ
ス面１側からＲＩＥによりＳｉ基板１１中に途中まで穴を形成後、その中にめっき法を用
いて金属を充填した後に貫通電極となる電極４ａ、４ｂを形成する。その後、図７（ｂ）
に示すように、デバイス面１と電気的に接続された電極５ａ、５ｂをめっき法で形成する
。その状態で図７（ｃ）のように、Ｓｉ基板１１を裏面２から接着剤１２を用いて支持基
板１３に貼合する。その後、Ｓｉ基板１１を数十〜１００μｍ程度まで薄膜化する。この
際、例えばＣＭＰ法やＷｅｔエッチング法を用いて、デバイス面１側から形成した電極４
ａ、４ｂを露出させることで、Ｓｉ基板１１を貫通する貫通電極４ａ、４ｂとする。必要
に応じて、電極材料の金属がＳｉ基板１１へ触れることによる汚染を防止する為に、電極
露出工程の前にＣＶＤ法等でＳｉ基板１１の表面に保護膜を形成するプロセスを追加する
。その後図７（ｄ）に示すように、裏面２において、テストパッド領域２ａにある電極６
ａの高さが接続領域２ｂにある電極６ｂの高さよりも低くなるように、台座７ｂの幅より
台座７ａの幅を小さく設定する。裏面２側の台座７ａ、７ｂ上にそれぞれ半田８ａ、８ｂ
を形成し、電極６ａ、６ｂを形成する。その後、図７（ｅ）で、プローブ５０により電気
的テストを行った後、半導体装置をダイシングし、個片化する。以上、図６（ａ）〜（ｆ
）と同様に本製造過程で形成された半導体においても、積層する際に、テストパッド領域
２ａに形成された半田８ａが接続領域２ｂに形成された半田８ｂの接合を阻害する問題や
、電極６ａと電極５ａ’が当たり半田が飛び散ることにより起こるショート等の不良の問
題を発生しにくくすることができる。

（変形例２）
図８は、第１の実施形態の変形例２に係る半導体装置の断面図である。本変形例におい
ては基板３と基板３’を積層させた際、テストパッド領域２ａ内の電極６ａが、基板３’
における電極５ａ’と接続される。図１と同様にテストパッド領域２ｂと接続領域２ａに
は電極６ａ及び電極６ｂがそれぞれ形成されており、電極６ａの幅は電極６ｂの幅より小
さく設定されている。先述の通り、台座の幅が小さい程電極の高さは低く形成されるが、
基板３を積層させた際又はプローブ５０を基板３に押し付けた際、図に示すように電極６
ｂは押し潰されて電極５ｂ’と接続される。電極６ａは電気的テストを行うためのもので
あり、積層する際は既に役割を終えている。基板３を積層後、電極６ａは、電極５ａ’と
接続されており、基板３’と接続されていても、本来の機能を損なうものではなく問題と
なることはない。またこの時、電極６ａの高さは電極６ｂよりもともと小さく形成されて
いるため、積層する際に電極６ａと電極５ａ’が当たり半田が飛び散ることにより起こる
ショート等の不良の問題は発生しにくい。

(第２の実施形態)
図９は第２の実施形態に係る半導体装置の断面図及びＣ−Ｃ’に沿った裏面の電極構造
の断面図である。第１の実施形態では裏面２の電極は半田を用いて形成されているが、第
２の実施形態は電極が電解めっき法で形成されている点で異なる。図９（ａ）において、
第１の実施形態と同様に、基板３を貫通する貫通電極４ａ、４ｂを有し、デバイス面１上
に電極５ａ、５ｂが形成されている。プローブ５０により電気的テスト行うテストパッド
領域２ａと積層する基板同士を接続する接続領域２ｂにおいて、それぞれ電解めっき法に
より形成された電極１４ａ、電極１４ｂを有する。電極の材料にはＣｕ、Ｎi、Ａｕ、Ａ
ｇなどの高融点金属が利用可能である。電極１４ａの幅は電極１４ｂの幅よりも小さく、
電極高さが低い。電極において幅の小さい微細なパターンの穴底ではめっき液の循環が悪
くなることから、これを利用し条件を制御することでＣｕイオンの供給不足等によりめっ
きを薄くできる。この現象を利用すれば電極の幅によって電極高さを調整することが可能
となる。図９（ｂ）はＣ−Ｃ’断面図に対応する半導体装置の平面図である。電極の配置
は図１、図４の他様々考えられる。図４（ａ）〜（ｄ）の電極１４ａが孤立したパターン
の場合、微細なパターンの穴底のめっき液の循環不良を発生させる。これにより、電極高
さを電極１４ｂよりも容易に低くすることができ、基板３を積層する際、テストパッド領
域２ａに形成された電極１４ｂが接続領域２ｂに形成された電極１４ｂの接合を阻害する
問題を発生しにくくすることができる。

図１０は、第２の実施形態に係る半導体装置の製造工程を示す図である。裏面２側の電
極の形成する方法以外は第１の実施形態と同じであるため説明を省略する。貫通電極４ａ
、４ｂはデバイス面１側、裏面２側のいずれからも形成できる。図１０（ａ）で、裏面２
上にシード層１５を形成し、その後、図１０（ｂ）で、所定のパターンのレジスト１６を
形成する。その後図１０（ｃ）でめっき液に浸し、電気制御によって電極１４ａ、１４ｂ
を成形する。電解めっき処理に用いる電解めっき液には、例えば硫酸銅水溶液のような導
電膜を形成するための金属材料が含まれている。同様に、また、電解めっき液には、めっ
き成長を抑制する働きを有する添加材料であるサプレッサーと、めっき成長を促進させる
働きを有する添加剤であるアクセラレーターとの両方が含まれている。レジスト１６間の
電極高さはレジスト間の幅に依存するので、所望の電極高さに応じてレジスト１６の開口
部を形成する。電解めっき法によりレジスト１６の開口部のみに電極を形成する。その後
図１０（ｄ）で、レジスト１６を除去し、その後レジスト１６直下に存在したシード層１
５をＷｅｔエッチング法等で選択的に除去することにより、電極１４ａ、１４ｂが形成さ
れる。最後に実施形態１の製造方法と同様に、基板３をダイシングし、半導体を個片化す
る。本実施形態では、レジスト１６を用いて電極の形状を制御することで、電極１４ａの
電極高さを電極１４ｂよりも容易に低くすることができる。これにより、基板３を積層す
る際、電極１４ａが電極１４ｂの接合を阻害する問題を発生しにくくすることができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したも
のであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その
他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の
省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や
要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる
。

１：デバイス面
２：裏面
２ａ：テストパッド領域
２ｂ：接続領域
３、３’：基板基板
４ａ、４ｂ：貫通電極
５ａ、５ｂ：電極
６ａ、６ｂ、６ｃ、６ａ’、６ｂ’：電極
７ａ、７ｂ、７ｃ：台座
８ａ、８ｂ、８ｃ：半田
１１：Ｓｉ基板
１２：接着剤
１３：支持基板
１４ａ：電極
１４ｂ：電極
１５：シード層
１６：レジスト
Ｌ：電極の長さ
Ｗ：電極の幅

Claims

デバイスが形成された第１の面と、第１の面とは反対側の第２の面を有する半導体基板
と、
前記半導体基板を貫通するように設けられ、前記第１の面では第１の電極に接続され、前
記第２の面では第２の電極に接続された第１の貫通電極と、
前記半導体基板を貫通するように設けられ、前記第１の面では第３の電極に接続され、前
記第２の面では第４の電極に接続された第２に貫通電極とを有し、
前記第１の貫通電極、前記第１の電極および前記第２の電極は、テストパッド領域に形
成され、
前記第２の電極及び前記第４の電極は多角形又は円形の台座と前記台座上に形成された
半田によって形成され、
前記第２の電極は、第４の電極よりも小さい半導体装置。
デバイスが形成された第１の面と、第１の面とは反対側の第２の面を有する半導体基板
と、
前記半導体基板を貫通するよう設けられ、前記第１の面では第１の電極に接続され、前記
第２の面では第２の電極に接続された第１の貫通電極と、
前記半導体基板を貫通するよう設けられ、前記第１の面では第３の電極に接続され、前記
第２の面では第４の電極に接続された第２の貫通電極とを有し、
前記第２の電極は、第４の電極よりも小さい半導体装置。
前記第１の貫通電極、前記第１の電極および前記第２の電極は、テストパッド領域に形
成される請求項２に記載の半導体装置。
前記第２の電極及び前記第４の電極は多角形又は円形の台座と前記台座上に形成された
半田によって形成される請求項２又は請求項３に記載の半導体装置。
前記第１の貫通電極は複数形成され、前記第２の電極は前記多角形又は円状の台座を有
し、前記台座は台座間でつながれた請求項２乃至請求項４に記載の半導体装置。
前記第２の電極及び前記第４の電極は、電解めっき法により形成される請求項２又は請
求項３に記載の半導体装置。
前記第２の電極は前記第１の貫通電極と間接的に接続されている第５の電極を含む請求
項５に記載の半導体装置。
第１の面側にデバイス、第１の電極、第３の電極を形成し、
前記第１の電極と直接接続され、半導体基板を貫通する第１の貫通電極と、前記第３の電
極に直接接続され、半導体基板を貫通する第２の貫通電極とを形成し、
第１の面の反対面である第２の面から、前記第１の貫通電極に第２の台座よりも幅の小さ
い第１の台座を形成し、前記第２の貫通電極に第２の台座を形成し、
前記１の台座および前記第２の台座上に半田を形成して電極を形成する半導体装置製造方
法。
前記製造された半導体装置を積層させ、上側の前記半導体装置の前記第４の電極を下側
の前記半導体装置の前記第３の電極と接続する請求項８に記載の半導体製造方法。