JP5386647B2

JP5386647B2 - 配線基板

Info

Publication number: JP5386647B2
Application number: JP2013016918A
Authority: JP
Inventors: 章夫堀内; 泰志横田
Original assignee: Shinko Electric Industries Co Ltd
Current assignee: Shinko Electric Industries Co Ltd
Priority date: 2013-01-31
Filing date: 2013-01-31
Publication date: 2014-01-15
Anticipated expiration: 2027-11-08
Also published as: JP2013102216A

Description

本発明は、スティフナーを備えた配線基板に関する。

従来の配線基板には、配線基板本体の反りを低減するためのスティフナーを備えた配線基板（図１参照）がある。

図１は、従来の配線基板の断面図である。

図１を参照するに、従来の配線基板２００は、配線基板本体２０１と、スティフナー２０２とを有する。

配線基板本体２０１は、コアレス基板であり、半導体素子搭載用パッド２１１と、樹脂材からなる絶縁層２１２，２１６と、ビア２１３，２１７と、配線パターン２１５と、外部接続用パッド２１８と、ソルダーレジスト層２２１とを有する。

半導体素子搭載用パッド２１１は、半導体素子２０４が搭載される搭載面２１１Ａを有する。半導体素子搭載用パッド２１１は、搭載面２１１Ａと絶縁層２１２の面２１２Ａとが略面一となるように、絶縁層２１２に内設されている。搭載面２１１Ａには、半導体素子２０４の電極パッド２０５に設けられた内部接続端子２０６を半導体素子搭載用パッド２１１上に固定するためのはんだ２０８が設けられている。

絶縁層２１２は、半導体素子搭載用パッド２１１、ビア２１３、及び配線パターン２１５を形成するための絶縁層である。絶縁層２１２は、半導体素子搭載用パッド２１１の面２１１Ｂ（搭載面２１１Ａとは反対側に位置する半導体素子搭載用パッド２１１の面）を露出する開口部２２３を有する。

ビア２１３は、開口部２２３に設けられている。ビア２１３の一方の端部は、半導体素子搭載用パッド２１１と電気的に接続されており、ビア２１３の他方の端部は、配線パターン２１５と一体的に構成されている。

配線パターン２１５は、パッド２２５と、配線２２６とを有する。パッド２２５は、絶縁層２１２の面２１２Ｂに設けられている。パッド２２５は、配線２２６と一体的に構成されている。パッド２２５は、配線２２６を介して、ビア２１３と電気的に接続されている。配線２２６は、絶縁層２１２の面２１２Ｂに設けられている。配線２２６は、ビア２１３及びパッド２２５と一体的に構成されている。配線２２６は、ビア２１３とパッド２２５とを電気的に接続している。

絶縁層２１６は、配線２２６を覆うように、絶縁層２１２の面２１２Ｂに設けられている。絶縁層２１６は、パッド２２５の面２２５Ａを露出する開口部２２８を有する。

ビア２１７は、開口部２２８に設けられている。ビア２１７の一方の端部は、パッド２２５と接続されており。ビア２１７の他方の端部は、外部接続用パッド２１８と一体的に構成されている。

外部接続用パッド２１８は、ビア２１７の他方の端部及び絶縁層２１６の面２１６Ａに設けられている。外部接続用パッド２１８は、ビア２１７を介して、パッド２２５と電気的に接続されている。外部接続用パッド２１８は、外部接続端子２１０が配設される端子配設面２１８Ａを有する。外部接続用パッド２１８は、外部接続端子２１０を介して、マザーボード等の実装基板２０９と電気的に接続されるパッドである。

ソルダーレジスト層２２１は、絶縁層２１６の面２１６Ａに設けられている。ソルダーレジスト層２２１は、端子配設面２１８Ａを露出する開口部２２１Ａを有する。

図２は、図１に示すスティフナーの平面図である。

図１及び図２を参照するに、スティフナー２０２は、平面視額縁形状とされており、接着剤２０３により、絶縁層２１２の面２１２Ａに接着されている。スティフナー２０２は、半導体素子搭載領域Ｍを露出する開口部２０２Ａを有する。開口部２０２Ａは、配線基板本体２０１に搭載される半導体素子２０４を収容するための開口部である。スティフナー２０２の母材としては、例えば、金属板やガラスエポキシ基板等を用いることができる。また、接着剤２０３としては、例えば、絶縁層２１２，２１６に用いる樹脂と同様な組成からなる液状やシート状のエポキシ樹脂を用いることができる。

このように、反りの発生しやすい配線基板本体２０１にスティフナー２０２を設けることにより、配線基板本体２０１の反りを低減することができる。

図３〜図８は、従来の配線基板の製造工程を示す図であり、図９は、従来のスティフナー母材の平面図である。図３〜図９において、従来の配線基板２００と同一構成部分には同一符号を付す。

図３〜図９を参照して、従来の配線基板２００の製造方法について説明する。始めに、図３に示す工程では、周知の手法により、導電性を有すると共に、配線基板本体２０１が形成される配線基板本体形成領域Ｈを複数有した支持体２３１の上面２３１Ａに複数の配線基板本体２０１が一体的に構成された基板２３２を形成する。

次いで、図４に示す工程では、図３に示す支持体２３１を除去する。次いで、図５に示す工程では、図４に示す基板２３２を上下反転させた後、基板２３２に設けられた半導体素子搭載用パッド２１１の搭載面２１１Ａにはんだ２０８を形成する。

次いで、図６に示す工程では、金属板或いはガラスエポキシ基板を加工して、複数の開口部２０２Ａを有したスティフナー母材２３３（図９参照）を形成し、その後、半導体素子搭載領域Ｍと開口部２０２Ａが対向するように、基板２３２とスティフナー母材２３３とを対向配置させる。スティフナー母材２３３は、切断位置Ｉにおいて切断されることで、複数のスティフナー２０２（図１及び図２参照）となる部材である。

次いで、図７に示す工程では、接着剤２０３により、スティフナー母材２３３を絶縁層２１２の面２１２Ａに接着させる。これにより、複数の配線基板２００に相当する構造体が形成される。

次いで、図８に示す工程では、切断位置Ｉに対応する部分の基板２３２及びスティフナー母材２３３を切断することにより、複数の配線基板２００が個片化される。基板２３２及びスティフナー母材２３３の切断には、例えば、ダイサーやスライサー等を用いることができる（例えば、特許文献１参照。）。

特開２０００−３２３６１３号公報

しかしながら、従来の半導体装置２００の製造方法では、スティフナー母材２３３を絶縁層２１２の面２１２Ａに接着させた際、半導体素子搭載領域Ｍに対応する部分の絶縁層２１２の面２１２Ａに余分な接着剤２０３がはみ出してしまう（以下、半導体素子搭載領域Ｍに対応する部分の絶縁層２１２の面２１２Ａにはみ出した部分の接着剤２０３を「はみ出し部分Ｎ」とする）。

このため、接着剤２０３のはみ出し部分Ｎの高さが内部接続端子２０６の高さよりも高い場合、半導体素子２０４と接着剤２０３のはみ出し部分Ｎとが接触して、内部接続端子２０６と半導体素子搭載用パッド２１１との間で電気的な接続不良が発生するという問題があった。言い換えれば、配線基板本体２０１に設けられた半導体素子搭載用パッド２１１と半導体素子２０４との間の電気的な接続信頼性が低下してしまうという問題があった。

そこで本発明は、上述した問題点に鑑みなされたものであり、配線基板本体に設けられた半導体素子搭載用パッドと半導体素子との間の電気的な接続信頼性を向上させることのできる配線基板を提供することを目的とする。

本配線基板は、半導体素子が搭載される半導体素子搭載用パッドと、前記半導体素子搭載用パッドが設けられる絶縁層と、前記半導体素子が搭載される半導体素子搭載領域とを有する配線基板本体と、前記半導体素子搭載用パッドが形成された側の前記絶縁層の面に接着され、前記半導体素子搭載領域を露出する半導体素子搭載用貫通部を有するスティフナーと、を備えた配線基板であって、前記スティフナーの側壁の一部に、前記スティフナーを厚さ方向に貫通して前記側壁から前記半導体素子搭載用貫通部側に向かって窪み、前記半導体素子搭載領域よりも外側に位置する部分の前記絶縁層の面を露出する切り欠き部を設け、平面視において、前記切り欠き部は、前記配線基板本体の各辺に対応する前記スティフナーの各側壁に少なくとも１つずつ設けられており、平面視において、それぞれの前記切り欠き部の長手方向の一辺は、前記半導体素子搭載領域の一辺と対向していることを要件とする。

本発明によれば、配線基板本体に設けられた半導体素子搭載用パッドと半導体素子との間の電気的な接続信頼性を向上させることができる。

従来の配線基板の断面図である。図１に示すスティフナーの平面図である。従来の配線基板の製造工程を示す図（その１）である。従来の配線基板の製造工程を示す図（その２）である。従来の配線基板の製造工程を示す図（その３）である。従来の配線基板の製造工程を示す図（その４）である。従来の配線基板の製造工程を示す図（その５）である。従来の配線基板の製造工程を示す図（その６）である。従来のスティフナー母材の平面図である。本発明の第１の実施の形態に係る配線基板の断面図である。図１０に示す配線基板の平面図である。本発明の第１の実施の形態に係る配線基板の製造工程を示す図（その１）である。本発明の第１の実施の形態に係る配線基板の製造工程を示す図（その２）である。本発明の第１の実施の形態に係る配線基板の製造工程を示す図（その３）である。本発明の第１の実施の形態に係る配線基板の製造工程を示す図（その４）である。本発明の第１の実施の形態に係る配線基板の製造工程を示す図（その５）である。本発明の第１の実施の形態に係る配線基板の製造工程を示す図（その６）である。本発明の第１の実施の形態に係る配線基板の製造工程を示す図（その７）である。本発明の第１の実施の形態に係る配線基板の製造工程を示す図（その８）である。本発明の第１の実施の形態に係る配線基板の製造工程を示す図（その９）である。本発明の第１の実施の形態に係る配線基板の製造工程を示す図（その１０）である。本発明の第１の実施の形態に係る配線基板の製造工程を示す図（その１１）である。本発明の第１の実施の形態に係る配線基板の製造工程を示す図（その１２）である。図２１に示すスティフナー母材の平面図である。本発明の第１の実施の形態の第１変形例に係る配線基板の断面図である。図２５に示す配線基板の平面図である。本発明の第１の実施の形態の第１変形例に係る配線基板を製造するときに使用するスティフナー母材の平面図である。本発明の第１の実施の形態の第２変形例に係る配線基板の断面図である。図２８に示す配線基板の平面図である。本発明の第１の実施の形態の第２変形例に係る配線基板を製造するときに使用するスティフナー母材の平面図である。本発明の第２の実施の形態に係る配線基板の断面図である。図３１に示す配線基板の平面図である。本発明の第２の実施の形態の配線基板の製造工程を示す図（その１）である。本発明の第２の実施の形態の配線基板の製造工程を示す図（その２）である。本発明の第２の実施の形態の配線基板の製造工程を示す図（その３）である。図３３に示すスティフナーの平面図である。本発明の第２の実施の形態の変形例に係る配線基板の断面図である。図３７に示す配線基板の平面図である。本発明の第３の実施の形態に係る配線基板の断面図である。図３９に示す配線基板の平面図である。本発明の第３の実施の形態に係る配線基板の製造工程を示す図（その１）である。本発明の第３の実施の形態に係る配線基板の製造工程を示す図（その２）である。本発明の第３の実施の形態に係る配線基板の製造工程を示す図（その３）である。本発明の第３の実施の形態に係る配線基板の製造工程を示す図（その４）である。本発明の第３の実施の形態に係る配線基板の製造工程を示す図（その５）である。本発明の第３の実施の形態に係る配線基板の製造工程を示す図（その６）である。図４４に示すスティフナーの平面図である。本発明の第３の実施の形態の変形例に係る配線基板の平面図である。本発明の第４の実施の形態に係る配線基板の断面図である。図４９に示す配線基板の平面図である。本発明の第４の実施の形態に係る配線基板を製造するときに使用するスティフナー本体の平面図である。

次に、図面に基づいて本発明の実施の形態について説明する。

（第１の実施の形態）
図１０は、本発明の第１の実施の形態に係る配線基板の断面図であり、図１１は、図１０に示す配線基板の平面図である。図１１では、図１０に示すはんだ１７の図示を省略する。

図１０及び図１１を参照するに、第１の実施の形態の配線基板１０は、配線基板本体１１と、スティフナー１２とを有する。配線基板本体１１は、平面視四角形とされたコアレス基板であり、半導体素子１４が搭載される領域に対応する部分の半導体素子搭載用パッド２１及び絶縁層２２により構成された半導体素子搭載領域Ａと、半導体素子搭載用パッド２１と、絶縁層２２，２６と、ビア２３，２７と、配線パターン２５と、外部接続用パッド２８と、ソルダーレジスト層３１とを有する。

半導体素子搭載用パッド２１は、半導体素子１４が搭載される搭載面２１Ａを有する。半導体素子搭載用パッド２１は、搭載面２１Ａと絶縁層２２の面２２Ａとが略面一となるように、絶縁層２２に内設されている。搭載面２１Ａには、半導体素子１４の電極パッド１５に設けられた内部接続端子１６を半導体素子搭載用パッド２１上に固定するためのはんだ１７が設けられている。

半導体素子搭載用パッド２１としては、例えば、絶縁層２２の面２２Ａ側からＡｕ層（例えば、厚さ０．５μｍ）と、Ｎｉ層（例えば、厚さ５．０μｍ）とを順次積層させたＡｕ／Ｎｉ積層膜、絶縁層２２の面２２Ａ側からＡｕ層、Ｐｄ層、Ｎｉ層の順に積層したＡｕ／Ｐｄ／Ｎｉ積層膜、絶縁層２２の面２２Ａ側からＡｕ層、Ｐｄ層の順に積層したＡｕ／Ｐｄ積層膜等を用いることができる。内部接続端子１６としては、例えば、バンプ（例えば、はんだバンプやＡｕバンプ）を用いることができる。内部接続端子１６の高さは、例えば、２０μｍ〜５０μｍとすることができる。

絶縁層２２は、半導体素子搭載用パッド２１、ビア２３、及び配線パターン２５を形成するための絶縁層である。絶縁層２２は、半導体素子搭載用パッド２１の面２１Ｂ（搭載面２１Ａの反対側に位置する半導体素子搭載用パッド２１の面）を露出する開口部３３を有する。絶縁層２２としては、例えば、絶縁樹脂層を用いることができる。絶縁層２２となる絶縁樹脂層の材料としては、例えば、エポキシ系樹脂やポリイミド樹脂等を用いることができる。また、開口部３３は、例えば、レーザ加工法により形成することができる。

ビア２３は、開口部３３に設けられている。ビア２３の一方の端部は、半導体素子搭載用パッド２１と接続されており、ビア２３の他方の端部は、配線パターン２５と一体的に構成されている。

配線パターン２５は、パッド３５と、配線３６とを有する。パッド３５は、絶縁層２２の面２２Ｂに設けられている。パッド３５は、配線３６と一体的に構成されている。パッド３５は、配線３６を介して、ビア２３と電気的に接続されている。配線３６は、絶縁層２２の面２２Ｂ（半導体素子搭載用パッド２１が設けられた側とは反対側の絶縁層２２の面）に設けられている。配線３６は、ビア２３及びパッド３５と一体的に構成されている。配線３６は、ビア２３とパッド３５とを電気的に接続している。上記構成とされたビア２３及び配線パターン２５の材料としては、例えば、Ｃｕを用いることができる。また、配線３６の厚さは、例えば、１５μｍとすることができる。

絶縁層２６は、配線３６を覆うように、絶縁層２２の面２２Ｂに設けられている。絶縁層２６は、パッド３５の面３５Ａを露出する開口部３８を有する。絶縁層２６としては、例えば、絶縁樹脂層を用いることができる。絶縁層２６となる絶縁樹脂層の材料としては、例えば、エポキシ系樹脂やポリイミド樹脂等を用いることができる。また、開口部３８は、例えば、レーザ加工法により形成することができる。

ビア２７は、開口部３８に設けられている。ビア２７の一方の端部は、パッド３５と接続されており、ビア２７の他方の端部は、外部接続用パッド２８と一体的に構成されている。

外部接続用パッド２８は、ビア２７の他方の端部及び絶縁層２６の面２６Ａに設けられている。外部接続用パッド２８は、ビア２７を介して、パッド３５と電気的に接続されている。外部接続用パッド２８は、外部接続端子２０が配設される端子配設面２８Ａを有する。外部接続用パッド２８は、外部接続端子２０を介して、マザーボード等の実装基板１８に設けられたパッド１９と電気的に接続されるパッドである。

上記構成とされたビア２７及び外部接続用パッド２８の材料としては、例えば、Ｃｕを用いることができる。また、外部接続用パッド２８の厚さは、例えば、１５μｍとすることができる。

ソルダーレジスト層３１は、絶縁層２６の面２６Ａに設けられている。ソルダーレジスト層３１は、端子配設面２８Ａを露出する開口部３１Ａを有する。

スティフナー１２は、平面視略額縁形状とされており、半導体素子搭載用貫通部１２Ａと、切り欠き部４１を有する。スティフナー１２は、半導体素子搭載用貫通部１２Ａが半導体素子搭載領域Ａを露出するように、接着剤１３により、絶縁層２２の面２２Ａに接着されている。半導体素子搭載用貫通部１２Ａは、配線基板本体１１の半導体素子搭載領域Ａに搭載される半導体素子１４を収容するための空間である。

切り欠き部４１は、スティフナー１２の外周部に複数（この場合４つ）設けられており、平面視四角形とされた配線基板本体１１の各辺にそれぞれ１つの切り欠き部４１が対応するように配置されている。切り欠き部４１は、配線基板本体１１に設けられた絶縁層２２の面２２Ａにスティフナー１２を配置した状態において、半導体素子搭載領域Ａよりも外側に位置する部分の絶縁層２２の面２２Ａを露出するように構成されている。

このように、半導体素子搭載領域Ａよりも外側に位置する部分の絶縁層２２の面２２Ａを露出する切り欠き部４１をスティフナー１２に設けることにより、スティフナー１２と絶縁層２２とを接着する接着剤１３のうち、余分な接着剤１３を切り欠き部４１に露出された部分の絶縁層２２の面２２Ａにはみ出させて、半導体素子搭載領域Ａに対応する部分の絶縁層２２の面２２Ａにはみ出る余分な接着剤１３（図１０及び図１１に示す領域Ｂに対応する部分の接着剤１３）の量を少なくして、半導体素子搭載領域Ａに対応する部分の絶縁層２２の面２２Ａにはみ出る余分な接着剤１３の高さを従来よりも低くすることが可能となる。

これにより、半導体素子搭載領域Ａに対応する部分の絶縁層２２の面２２Ａにはみ出た余分な接着剤１３と半導体素子搭載用パッド２１に搭載される半導体素子１４との接触を防止することが可能となるため、半導体素子搭載用パッド２１と半導体素子１４とを精度良く電気的に接続することが可能となり、配線基板本体１１に設けられた半導体素子搭載用パッド２１と半導体素子１４との間の電気的な接続信頼性を向上させることができる。

切り欠き部４１が形成された部分のスティフナー１２の側壁１２Ｂから配線基板本体１１の外周縁までの配線基板１０の面方向の距離Ｃは、例えば、１００μｍ〜５００μｍとすることができる。

上記構成とされたスティフナー１２の母材としては、金属板（例えば、Ｃｕ板、Ｃｕ合金板、Ａｌ板、ステンレス板等）やガラスエポキシ基板等の樹脂板を用いることができる。スティフナー１２の母材としてＣｕ板を用いた場合、スティフナー１２の厚さは、例えば、１〜２ｍｍとすることができる。また、接着剤１３としては、例えば、絶縁層２２，２６に用いる樹脂と同様な組成からなる液状やシート状のエポキシ樹脂を用いることができる。

本実施の形態の配線基板によれば、半導体素子搭載領域Ａよりも外側に位置する部分の絶縁層２２の面２２Ａを露出する切り欠き部４１をスティフナー１２に設けることにより、スティフナー１２と絶縁層２２とを接着する接着剤１３のうち、余分な接着剤１３を切り欠き部４１に露出された部分の絶縁層２２の面２２Ａにはみ出させて、半導体素子搭載領域Ａに対応する部分の絶縁層２２の面２２Ａにはみ出る余分な接着剤１３の高さを従来よりも低くすることが可能となる。

図１２〜図２３は、本発明の第１の実施の形態に係る配線基板の製造工程を示す図であり、図２４は、図２１に示すスティフナー母材の平面図である。図１２〜図２４において、第１の実施の形態の配線基板１０と同一構成部分には同一符号を付す。

図１２〜図２４を参照して、第１の実施の形態の配線基板１０の製造方法について説明する。始めに、図１２に示す工程では、導電性を有すると共に、配線基板本体１１が形成される配線基板本体形成領域Ｄを複数有した支持体４３の上面４３Ａに、開口部４５Ａを有しためっき用レジストパターン４５を形成する。開口部４５Ａは、半導体素子搭載用パッド２１の形成領域に対応する部分の支持体４３の上面４３Ａを露出するように形成する。支持体４３としては、例えば、金属箔や金属板等を用いることができる。支持体４３となる金属箔及び金属板の材料としては、例えば、Ｃｕ、Ａｌ、ステンレスや他の金属を用いることができる。

次いで、図１３に示す工程では、導電性を有した支持体４３を給電層とする電解めっき法により、開口部４５Ａに露出された部分の支持体４３の上面４３Ａに半導体素子搭載用パッド２１を形成する。半導体素子搭載用パッド２１は、支持体４３をエッチングで除去する際のエッチング液に溶解しない金属膜により構成するとよい。具体的には、支持体４３の材料がＣｕの場合、半導体素子搭載用パッド２１としては、例えば、支持体４３の上面４３ＡにＡｕ層（例えば、厚さ０．５μｍ）と、Ｎｉ層（例えば、厚さ５．０μｍ）とを順次積層させたＡｕ／Ｎｉ積層膜、支持体４３の上面４３ＡにＡｕ層、Ｐｄ層、Ｎｉ層の順に積層したＡｕ／Ｐｄ／Ｎｉ積層膜、支持体４３の上面４３ＡにＡｕ層、Ｐｄ層の順に積層したＡｕ／Ｐｄ積層膜等を用いることができる。

次いで、図１４に示す工程では、図１３に示すめっき用レジストパターン４５を除去する。次いで、図１５に示す工程では、支持体４３の上面４３Ａに、開口部３３を有した絶縁層２２を形成する。絶縁層２２としては、例えば、絶縁樹脂層を用いることができる。絶縁層２２は、例えば、シート状の絶縁樹脂層を半導体素子搭載用パッド２１が形成された支持体４３の上面４３Ａに貼り付け、その後、シート状の絶縁樹脂層にレーザを照射して開口部３３を加工することで形成する。絶縁層２２となる絶縁樹脂層の材料としては、例えば、エポキシ系樹脂やポリイミド樹脂等を用いることができる。

次いで、図１６に示す工程では、例えば、セミアディティブ法により、ビア２３及び配線パターン２５を同時に形成する。具体的には、開口部３３に露出された部分の半導体素子搭載用パッド２１の面２１Ｂ、開口部３３の側面に対応する部分の絶縁層２２の面、及び絶縁層２２の面２２Ｂを覆うようにシード層（図示せず）を形成し、次いで、シード層上に、配線パターン２５の形成領域に対応する部分のシード層を露出する開口部（図示せず）を有しためっき用レジストパターン（図示せず）を形成し、次いで、シード層を給電層とする電解めっき法により、開口部に露出された部分のシード層上にめっき膜（図示せず）を析出成長させ、その後、めっき用レジストパターンを除去し、次いで、めっき膜が形成されていない部分の不要なシード層を除去することでビア２３及び配線パターン２５を同時に形成する。シード層としては、例えば、スパッタ法、蒸着法、無電解めっき法等の方法により形成された金属層（例えば、Ｃｕ層）を用いることができる。また、めっき膜としては、例えば、Ｃｕめっき膜を用いることができる。配線３６の厚さは、例えば、１５μｍとすることができる。

次いで、図１７に示す工程では、図１５に示す工程と同様な処理を行うことにより、図１６に示す構造体の上面にパッド３５を露出する開口部３８を有した絶縁層２６を形成し、その後、図１６に示す工程と同様な処理を行うことにより、絶縁層２６にビア２７及び外部接続用パッド２８を同時に形成する。絶縁層２６としては、例えば、絶縁樹脂層を用いることができる。絶縁層２６となる絶縁樹脂層の材料としては、例えば、エポキシ系樹脂やポリイミド樹脂等を用いることができる。ビア２７及び外部接続用パッド２８は、例えば、Ｃｕ層（シード層）及びＣｕめっき膜から構成することができる。

次いで、図１８に示す工程では、周知の手法により、絶縁層２６の面２６Ａに、外部接続用パッド２８の端子配設面２８Ａを露出する開口部３１Ａを有したソルダーレジスト層３１を形成する。これにより、支持体４３の上面４３Ａに、複数の配線基板本体１１（図１０参照）が隣接するように配置され、複数の配線基板本体１１が一体的に構成された基板５０が製造される。次いで、図１９に示す工程では、図１８に示す基板５０から支持体４３を除去する。支持体４３としてＣｕ板又はＣｕ箔を用いた場合、支持体４３は、例えば、エッチングにより除去することができる。なお、図１２〜図１９に示す工程が基板形成工程に相当する工程である。

次いで、図２０に示す工程では、図１９に示す基板５０を上下反転させ、その後、基板５０に設けられた複数の半導体素子搭載用パッド２１の搭載面２１Ａにはんだ１７を形成する。

次いで、図２１に示す工程では、基板５０の半導体素子搭載領域Ａを露出する半導体素子搭載用貫通部１２Ａと、基板５０に設けられた配線基板本体１１の外周部に対応する部分の絶縁層の面を露出する貫通部５５Ａとを備え、複数のスティフナー１２（図１０及び図１１参照）の母材となるスティフナー母材５５（図２４参照）を形成（スティフナー母材形成工程）し、その後、半導体素子搭載用貫通部１２Ａと半導体素子搭載領域Ａとが対向するように、基板５０の上方にスティフナー母材５５を配置する。貫通部５５Ａは、切断位置Ｅに対応する部分のスティフナー母材５５を貫通するように形成する。基板５０上にスティフナー母材５５を載置した際、貫通部５５Ａは、配線基板本体１１の外周部に対応する部分の絶縁層２２の面２２Ａから隣り合う他の配線基板本体１１の外周部に対応する部分の絶縁層２２の面２２Ａに亘る領域Ｆに対応する絶縁層２２の面２２Ａを露出するように形成する。貫通部５５Ａは、後述する図２３に示す工程においてスティフナー母材５５が切断されることにより、図１０及び図１１に示す切り欠き部４１となる部分である。

上記構成とされたスティフナー母材５５は、例えば、金属板（例えば、Ｃｕ板やＣｕ合金板）やガラスエポキシ基板等の板体に半導体素子搭載用貫通部１２Ａ及び貫通部５５Ａを加工することで形成する。スティフナー１２の材料としてＣｕ板を用いた場合、スティフナー１２の厚さは、例えば、１ｍｍ〜２ｍｍとすることができる。また、接着剤１３としては、例えば、エポキシ樹脂を用いることができる。半導体素子搭載用貫通部１２Ａ及び貫通部５５Ａは、例えば、エッチング法やプレス加工法等の方法を用いて同時に形成する。

このように、半導体素子搭載用貫通部１２Ａ及び貫通部５５Ａを同時に形成することで、配線基板１０の製造工程を増加させることなく、貫通部５５Ａを形成することができる。貫通部５５Ａの一方の幅Ｗ１−１は、例えば、１００μｍ〜１０００μｍとすることができる。また、貫通部５５Ａの他方の幅Ｗ１−２は、例えば、１０ｍｍ〜１００ｍｍとすることができる。

このように、切断位置Ｅに対応する部分のスティフナー母材５５を貫通する貫通部５５Ａを設けることにより、後述する切断工程（図２３参照）においてスティフナー母材５５を切断する際、貫通部５５Ａを通過するようにスティフナー母材５５が切断されるため、切断工程に要する時間を従来よりも短縮することが可能となるので、配線基板１０の生産性を向上させることができる。また、スティフナー母材５５を切断する際に使用する切断用工具（例えば、ダイサーやスライサー等）の磨耗量を少なくすることが可能となるため、配線基板１０の製造コストを低減することができる。

次いで、図２２に示す工程では、接着剤１３により、基板５０に設けられた絶縁層２２の面２２Ａにスティフナー母材５５を接着して、複数の配線基板１０に相当する構造体を形成する（接着工程）。

このように、接着剤１３を用いて、切断位置Ｅに対応する部分のスティフナー母材５５を貫通する貫通部５５Ａを有したスティフナー母材５５を基板５０に設けられた絶縁層２２の面２２Ａに接着することにより、接着剤１３のうち、余分な接着剤１３を貫通部５５Ａに露出された部分の絶縁層２２の面２２Ａにはみ出させ、半導体素子搭載領域Ａに対応する部分の絶縁層２２の面２２Ａにはみ出る余分な接着剤１３（図２２に示す領域Ｂに対応する部分の接着剤１３）の量を従来よりも少なくして、半導体素子搭載領域Ａに対応する部分の絶縁層２２の面２２Ａにはみ出る余分な接着剤１３の高さを低くすることが可能となる。

次いで、図２３に示す工程では、切断位置Ｅに対応する部分の基板５０及びスティフナー母材５５を切断することで、複数の配線基板本体１１及び複数のスティフナー１２を個片化する（切断工程）。これにより、複数の配線基板１０が製造される。基板５０及びスティフナー母材５５の切断するときに使用する切断用工具としては、例えば、ダイサーやスライサー等を用いることができる。

本実施の形態の配線基板の製造方法によれば、接着剤１３を用いて、切断位置Ｅに対応する部分のスティフナー母材５５を貫通する貫通部５５Ａを有したスティフナー母材５５を基板５０に設けられた絶縁層２２の面２２Ａに接着することにより、接着剤１３のうち、余分な接着剤１３を貫通部５５Ａに露出された部分の絶縁層２２の面２２Ａにはみ出させ、半導体素子搭載領域Ａに対応する部分の絶縁層２２の面２２Ａにはみ出る余分な接着剤１３（図２２に示す領域Ｂに対応する部分の接着剤１３）の量を従来よりも少なくして、半導体素子搭載領域Ａに対応する部分の絶縁層２２の面２２Ａにはみ出る余分な接着剤１３の高さを低くすることが可能となる。これにより、半導体素子搭載領域Ａに対応する部分の絶縁層２２の面２２Ａにはみ出た余分な接着剤１３と半導体素子搭載用パッド２１に搭載される半導体素子１４との接触を防止することが可能となるため、半導体素子搭載用パッド２１と半導体素子１４とを精度良く電気的に接続することが可能となり、配線基板本体１１に設けられた半導体素子搭載用パッド２１と半導体素子１４との間の電気的な接続信頼性を向上させることができる。

また、スティフナー母材５５に、切断位置Ｅに対応する部分のスティフナー母材５５を貫通する貫通部５５Ａを設けることにより、スティフナー母材５５を切断する際、貫通部５５Ａを通過するようにスティフナー母材５５が切断されるため、切断工程に要する時間を従来よりも短縮することが可能となり、配線基板１０の生産性を向上させることができる。また、スティフナー母材５５を切断する際に使用する切断用工具（例えば、ダイサーやスライサー等）の磨耗量を従来よりも少なくすることが可能となるため、配線基板１０のコストを低減することができる。

図２５は、本発明の第１の実施の形態の第１変形例に係る配線基板の断面図であり、図２６は、図２５に示す配線基板の平面図である。図２５及び図２６において、第１の実施の形態の配線基板１０と同一構成部分には同一符号を付す。図２６では、図２５に示すはんだ１７の図示を省略する。

図２５及び図２６を参照するに、第１の実施の形態の第１変形例の配線基板６０は、第１の実施の形態の配線基板１０に設けられたスティフナー１２の代わりにスティフナー６１を設けた以外は配線基板１０と同様に構成される。

スティフナー６１は、第１の実施の形態で説明したスティフナー１２（図１０及び図１１参照）に設けられた切り欠き部４１の代わりに、切り欠き部６３を設けた以外はスティフナー１２と同様に構成される。

切り欠き部６３は、スティフナー６１の外周部に設けられている。切り欠き部６３は、平面視四角形とされた配線基板本体１１の各辺に複数（この場合３つ）の切り欠き部６３が対応するように配置されている。切り欠き部６３は、配線基板本体１１上にスティフナー６１を配置した状態において、半導体素子搭載領域Ａよりも外側に位置する部分の絶縁層２２の面２２Ａを露出するように構成されている。

このように、平面視四角形とされた配線基板本体１１の各辺にそれぞれ複数の切り欠き部６３が対応するように、スティフナー６１の外周部に切り欠き部６３を設けてもよい。このような構成とされたスティフナー６１を備えた配線基板６０は、第１の実施の形態の配線基板１０と同様な効果を得ることができる。

切り欠き部６３が形成された部分のスティフナー６１の側壁６１Ａから配線基板本体１１の外周縁までの配線基板６０の面方向の距離Ｇは、例えば、１００μｍ〜５００μｍとすることができる。スティフナー６１の材料としては、金属板（例えば、Ｃｕ板やＣｕ合金板）やガラスエポキシ基板等を用いることができる。スティフナー６１の材料としてＣｕ板を用いた場合、スティフナー６１の厚さは、例えば、1ｍｍ〜２ｍｍとすることができる。

図２７は、本発明の第１の実施の形態の第１変形例に係る配線基板を製造するときに使用するスティフナー母材の平面図である。

上記構成とされた配線基板６０は、第１の実施の形態の配線基板１０を製造する際に使用するスティフナー母材５５の代わりに、図２７に示すスティフナー母材６７を用いて、先に説明した図１２〜図２３に示す工程と同様な処理を行うことで製造できる。

ここで、図２７を参照して、第１の実施の形態の第１変形例の配線基板６０を製造する際に使用するスティフナー母材６７について説明する。

スティフナー母材６７は、第１の実施の形態で説明したスティフナー母材５５（図２４参照）に設けられた貫通部５５Ａの代わりに、貫通部６７Ａを設けた以外はスティフナー母材５５と同様に構成される。貫通部６７Ａは、基板５０（図２１参照）に設けられた配線基板本体１１の外周部に対応する部分の絶縁層２２の面２２Ａを露出するように形成されている。貫通部６７Ａは、切断位置Ｅに対応する部分のスティフナー母材６７を貫通している。基板５０上にスティフナー母材６７を載置した際、貫通部６７Ａは、配線基板本体１１の外周部に対応する部分の絶縁層２２の面２２Ａから隣り合う他の配線基板本体１１の外周部に対応する部分の絶縁層２２の面２２Ａに亘る領域Ｆに対応する絶縁層２２の面２２Ａを露出するように形成する。貫通部６７Ａは、スティフナー母材６７が切断位置Ｅにおいて切断されることにより、図２５に示す切り欠き部６３となる部分である。貫通部６７Ａの一方の幅Ｗ２−１は、例えば、２００μｍ〜１０００μｍとすることができる。また、貫通部６７Ａの他方の幅Ｗ２−２は、例えば、１０ｍｍ〜２０ｍｍとすることができる。

このように、切断位置Ｅに対応する部分のスティフナー母材６７を貫通する貫通部６７Ａを設けることにより、スティフナー母材６７を切断する際、貫通部６７Ａを通過するようにスティフナー母材６７が切断されるため、スティフナー母材６７の切断に要する時間を従来よりも短縮することが可能となるので、配線基板６０の生産性を向上させることができる。また、スティフナー母材６７を切断する際に使用する切断用工具（例えば、ダイサーやスライサー等）の磨耗量を少なくすることが可能となるため、配線基板６０のコストを低減することができる。

上記構成とされたスティフナー母材６７の材料としては、例えば、金属板（例えば、Ｃｕ板やＣｕ合金板）やガラスエポキシ基板等を用いることができる。スティフナー６７の材料としてＣｕ板を用いた場合、スティフナー母材６７の厚さは、例えば、１ｍｍ〜２ｍｍとすることができる。

図２８は、本発明の第１の実施の形態の第２変形例に係る配線基板の断面図であり、図２９は、図２８に示す配線基板の平面図である。図２８及び図２９において、第１の実施の形態の配線基板１０と同一構成部分には同一符号を付す。また、図２９では、図２８に示すはんだ１７の図示を省略する。

図２８及び図２９を参照するに、第１の実施の形態の第２変形例の配線基板７０は、第１の実施の形態の配線基板１０に設けられたスティフナー１２（図１０及び図１１参照）の代わりにスティフナー７１を設けた以外は配線基板１０と同様に構成される。

スティフナー７１は、スティフナー１２に設けられた半導体素子搭載用貫通部１２Ａの代わりに、半導体素子搭載用貫通部７２を設けた以外はスティフナー１２と同様に構成される。

半導体素子搭載用貫通部７２は、半導体素子１４を収容するための収容部７４と、収容部７４の側壁７３に対応する部分のスティフナー７１に形成された複数の切り欠き部７５（他の切り欠き部）とを有した構成とされている。切り欠き部７５は、スティフナー７１を貫通するように形成されている。切り欠き部７５の形状は、例えば、平面視円弧形状とすることができる。

このように、半導体素子１４を収容するための収容部７４と、収容部７４の側壁に対応する部分のスティフナー７１に形成された複数の切り欠き部７５とをスティフナー７１に設けることで、接着剤１３により、スティフナー７１を配線基板１１に設けられた絶縁層２２の面２２Ａに接着させた際、切り欠き部７５に露出された部分の絶縁層２２の面２２Ａに余分な絶縁剤１３をはみ出させて、半導体素子搭載領域Ａに対応する部分の絶縁層２２の面２２Ａにはみ出る余分な接着剤１３の高さを低くすることが可能となる。

図３０は、本発明の第１の実施の形態の第２変形例に係る配線基板を製造するときに使用するスティフナー母材の平面図である。図３０において、図２８及び図２９に示すスティフナー７１と同一構成部分には同一符号を付す。

ここで、図３０を参照して、第１の実施の形態の第２変形例の配線基板７０を製造する際に使用するスティフナー母材８０について説明する。

スティフナー母材８０は、第１の実施の形態で説明したスティフナー母材５５（図２４参照）に設けられた半導体素子搭載用貫通部１２Ａの代わりに、図２８及び図２９で説明した半導体素子搭載用貫通部７２を設けた以外はスティフナー母材５５と同様に構成される。スティフナー母材８０の材料としては、例えば、金属板（例えば、Ｃｕ板やＣｕ合金板）やガラスエポキシ基板等を用いることができる。スティフナー８０の材料としてＣｕ板を用いた場合、スティフナー母材８０の厚さは、例えば、１ｍｍ〜２ｍｍとすることができる。

本実施の形態の配線基板７０は、第１の実施の形態の配線基板１０を製造する際に使用するスティフナー母材５５の代わりに、図３０に示すスティフナー母材８０を用いて、第１の実施の形態で説明した図１２〜図２３に示す工程と同様な処理を行うことで製造できる。

本実施の形態の配線基板の製造方法によれば、半導体素子１４を収容するための収容部７４と、収容部７４の側壁７３に対応する部分のスティフナー７１に形成された複数の切り欠き部７５とを有した半導体素子搭載用貫通部７２を備えたスティフナー母材８０を用いて、複数の配線基板７０を製造することにより、基板５０とスティフナー母材８０とを接着する接着剤１３のうち、余分な絶縁剤１３を切り欠き部７５に露出された部分の絶縁層２２の面２２Ａにはみ出させて、半導体素子搭載領域Ａに対応する部分の絶縁層２２の面２２Ａにはみ出る余分な接着剤１３の高さを低くすることが可能となる。

また、スティフナー母材８０を用いて、複数の配線基板７０を製造した場合、第１の実施の形態の配線基板１０の製造方法と同様な効果を得ることができる。

（第２の実施の形態）
図３１は、本発明の第２の実施の形態に係る配線基板の断面図であり、図３２は、図３１に示す配線基板の平面図である。図３１及び図３２において、第１の実施の形態の配線基板１０と同一構成部分には同一符号を付す。また、図３２では、図３１に示すはんだ１７の図示を省略する。

図３１及び図３２を参照するに、第２の実施の形態の配線基板９０は、第１の実施の形態の配線基板１０に設けられたスティフナー１２（図１０及び図１１参照）の代わりにスティフナー９１を設けた以外は配線基板１０と同様に構成される。

スティフナー９１は、スティフナー１２に設けられた切り欠き部４１の代わりに貫通部９２を設けた以外はスティフナー１２と同様に構成される。貫通部９２は、平面視四角形とされた半導体素子搭載領域Ａの各辺と対向すると共に、半導体素子搭載用貫通部１２Ａとスティフナー９１の外周縁との間に位置する部分のスティフナー９１を貫通するように形成されている。配線基板本体１１に設けられた絶縁層２２の面２２Ａにスティフナー９１を配置した際、貫通部９２は、半導体素子搭載領域Ａよりも外側に配置された部分の絶縁層２２の面２２Ａを露出するように構成されている。貫通部９２の一方の幅Ｗ３−１は、例えば、２ｍｍ〜５ｍｍとすることができる。また、貫通部９２の他方の幅Ｗ３−２は、例えば、１０ｍｍ〜４０ｍｍとすることができる。

上記構成とされたスティフナー９１は、接着剤１３により、配線基板１１に設けられた絶縁層２２の面２２Ａに接着されている。スティフナー９１の材料としては、金属板（例えば、Ｃｕ板やＣｕ合金板）やガラスエポキシ基板等を用いることができる。スティフナー９１の材料としてＣｕ板を用いた場合、スティフナー９１の厚さは、例えば、１ｍｍ〜２ｍｍとすることができる。

本実施の形態の配線基板によれば、半導体素子搭載領域Ａよりも外側に配置された部分の絶縁層２２の面２２Ａを露出する貫通部９２を有したスティフナー９１と配線基板１１に設けられた絶縁層２２の面２２Ａとを接着剤１３を用いて接着することにより、余分な接着剤１３を貫通部９２に露出された部分の絶縁層２２の面２２Ａにはみ出させ、半導体素子搭載領域Ａに対応する部分の絶縁層２２の面２２Ａにはみ出る接着剤１３（図３１及び図３２に示す領域Ｂに対応する部分の接着剤１３）の量を従来よりも少なくして、半導体素子搭載領域Ａに対応する部分の絶縁層２２の面２２Ａにはみ出る余分な接着剤１３の高さを低くすることが可能となる。

図３３〜図３５は、本発明の第２の実施の形態の配線基板の製造工程を示す図であり、図３６は、図３３に示すスティフナーの平面図である。図３３〜図３６において、第２の実施の形態の配線基板９０と同一構成部分には同一符号を付す。

図３３〜図３６を参照して、第２の実施の形態の配線基板９０の製造方法について説明する。始めに、図３３に示す工程では、第１の実施の形態で説明した図１２〜図１９に示す工程と同様な処理を行うことで基板５０を形成する（基板形成工程）。次いで、基板５０の半導体素子搭載領域Ａを露出する半導体素子搭載用貫通部１２Ａと、半導体素子搭載領域Ａの外側に位置する部分の絶縁層２２の面２２Ａを露出する貫通部９２を有すると共に、複数のスティフナー９１（図３１及び図３２参照）の母材となるスティフナー母材９５（図３６参照）を形成（スティフナー母材形成工程）する。その後、半導体素子搭載用貫通部１２Ａと半導体素子搭載領域Ａとが対向するように、基板５０の上方にスティフナー母材９５を配置する。スティフナー母材９５は、切断位置Ｅにおいて切断されることにより、複数のスティフナー９１（図３１及び図３２参照）となる部材である。

上記構成とされたスティフナー母材９５は、例えば、金属板（例えば、Ｃｕ板やＣｕ合金板）やガラスエポキシ基板等の板体に半導体素子搭載用貫通部１２Ａ及び貫通部９２を加工することで形成する。半導体素子搭載用貫通部１２Ａ及び貫通部９２は、例えば、エッチング法やプレス加工法等の方法を用いて同時に形成する。

このように、半導体素子搭載用貫通部１２Ａ及び貫通部９２を同時に形成することで、配線基板９０の製造工程を増加させることなく、貫通部９２を形成することができる。貫通部９２の一方の幅Ｗ３−１は、例えば、２ｍｍ〜５ｍｍとすることができ、貫通部９２の他方の幅Ｗ３−２は、例えば、２０ｍｍ〜４０ｍｍとすることができる。

次いで、図３４に示す工程では、接着剤１３を用いて、基板５０に設けられた絶縁層２２の面２２Ａにスティフナー母材９５を接着して、複数の配線基板９０に相当する構造体を形成する（接着工程）。

このように、接着剤１３を用いて、半導体素子搭載領域Ａの外側に位置する部分の絶縁層２２の面２２Ａを露出する貫通部９２を有したスティフナー母材９５と基板５０に設けられた絶縁層２２の面２２Ａとを接着することにより、接着剤１３のうち、余分な接着剤１３を貫通部９２に露出された部分の絶縁層２２の面２２Ａにはみ出させ、半導体素子搭載領域Ａに対応する部分の絶縁層２２の面２２Ａにはみ出る余分な接着剤１３（図３１に示す領域Ｂに対応する部分の接着剤１３）の量を減らして、半導体素子搭載領域Ａに対応する部分の絶縁層２２の面２２Ａにはみ出る余分な接着剤１３の高さを従来よりも低くすることが可能となる。

次いで、図３５に示す工程では、図３４に示す切断位置Ｅに対応する部分の基板５０及びスティフナー母材９５を切断することで、複数の配線基板本体１１及び複数のスティフナー９１を個片化する（切断工程）。これにより、複数の配線基板９０が製造される。基板５０及びスティフナー母材９５の切断する際の切断用工具としては、例えば、ダイサーやスライサー等を用いることができる。

本実施の形態の配線基板の製造方法によれば、接着剤１３を用いて、半導体素子搭載領域Ａの外側に位置する部分の絶縁層２２の面２２Ａを露出する貫通部９２を有したスティフナー母材９５と基板５０に設けられた絶縁層２２の面２２Ａとを接着することにより、接着剤１３のうち、余分な接着剤１３を貫通部９２に露出された部分の絶縁層２２の面２２Ａにはみ出させ、半導体素子搭載領域Ａに対応する部分の絶縁層２２の面２２Ａにはみ出る余分な接着剤１３（図３１に示す領域Ｂに対応する部分の接着剤１３）の量を減らして、半導体素子搭載領域Ａに対応する部分の絶縁層２２の面２２Ａにはみ出る余分な接着剤１３の高さを従来よりも低くすることが可能となる。

これにより、半導体素子搭載領域Ａに対応する部分の絶縁層２２の面２２Ａにはみ出た余分な接着剤１３と半導体素子搭載用パッド２１に搭載される半導体素子１４との接触を防止することが可能となるため、配線基板本体１１に設けられた半導体素子搭載用パッド２１と半導体素子１４との間の電気的な接続信頼性を向上させることができる。

図３７は、本発明の第２の実施の形態の変形例に係る配線基板の断面図であり、図３８は、図３７に示す配線基板の平面図である。図３７及び図３８において、第２の実施の形態の配線基板９０と同一構成部分には同一符号を付す。また、図３８では、図３７に示すはんだ１７の図示を省略する。

図３７及び図３８を参照するに、第２の実施の形態の変形例の配線基板１００は、第２の実施の形態の配線基板９０に設けられたスティフナー９１の代わりにスティフナー１０１を設けた以外は配線基板９０と同様に構成される。

スティフナー１０１は、スティフナー９１（図３１及び図３２参照）に設けられた貫通部９２の代わりに、貫通部１０２を設けた以外はスティフナー９１と同様に構成される。

貫通部１０２は、平面視四角形とされた配線基板本体１１の各辺に複数（この場合３つ）の貫通部１０２が対応するように配置されている。貫通部１０２の一方の幅Ｗ４−１は、例えば、２ｍｍ〜５ｍｍとすることができ、貫通部１０２の他方の幅Ｗ４−２は、例えば、１０ｍｍ〜４０ｍｍとすることができる。

このような貫通部１０２を備えた配線基板１００は、第２の実施の形態の配線基板９０と同様な効果を得ることができる。また、配線基板１００は、第２の実施の形態の配線基板９０と同様な手法により製造することが可能であり、第２の実施の形態の配線基板９０の製造方法と同様な効果を得ることができる。

（第３の実施の形態）
図３９は、本発明の第３の実施の形態に係る配線基板の断面図であり、図４０は、図３９に示す配線基板の平面図である。図３９及び図４０において、第１の実施の形態の配線基板１０と同一構成部分には同一符号を付す。また、図４０では、図３９に示すはんだ１７の図示を省略する。

図３９及び図４０を参照するに、第３の実施の形態の配線基板１１０は、配線基板本体１１１と、電子部品１１２と、スティフナー１１４とを有する。配線基板本体１１１は、第１の実施の形態で説明した配線基板本体１１の構成に、さらに配線パターン１１７及び電子部品搭載用パッド１１８を設けた以外は配線基板本体１１と同様に構成される。

配線パターン１１７は、その一方の面が絶縁層２２の面２２Ａと略面一となるように、絶縁層２２に内設されている。配線パターン１１７は、半導体素子搭載用パッド１２１と、電子部品搭載用パッド１２２と、配線１２３とを有する。半導体素子搭載用パッド１２１は、半導体素子１４が搭載される搭載面１２１Ａを有する。搭載面１２１Ａは、絶縁層２２の面２２Ａと略面一とされている。搭載面１２１Ａには、半導体素子１４の電極パッド１５と電気的に接続された内部接続端子１６を半導体素子搭載用パッド１２１に固定するためのはんだ１７が配設されている。半導体素子搭載用パッド１２１は、配線１２３と一体的に構成されている。搭載面１２１Ａの反対側に位置する部分の半導体素子搭載用パッド１２１は、ビア２３と接続されている。

電子部品搭載用パッド１２２は、電子部品１１２が搭載される領域に対応する部分の絶縁層２２に内設されている。電子部品搭載用パッド１２２は、電子部品１１２が搭載される搭載面１２２Ａを有する。搭載面１２２Ａは、絶縁層２２の面２２Ａと略面一とされている。搭載面１２２Ａには、電子部品１１２を電子部品搭載用パッド１２２に固定するためのはんだ１７が設けられている。電子部品搭載用パッド１２２は、はんだ１７を介して、電子部品１１２と電気的に接続されている。電子部品搭載用パッド１２２は、配線１２３と一体的に構成されており、配線１２３を介して、半導体素子搭載用パッド１２１と電気的に接続されている。

配線１２３は、その一方の面が絶縁層２２の面２２Ａと略面一となるように、絶縁層２２に内設されている。配線１２３は、その一方の端部が半導体素子搭載用パッド１２１と一体的に構成されており、他方の端部が電子部品搭載用パッド１２２と一体的に構成されている。これにより、配線１２３は、半導体素子搭載用パッド１２１と電子部品搭載用パッド１２２とを電気的に接続している。

上記構成とされた配線パターン１１７としては、例えば、絶縁層２２の面２２Ａ側からＡｕ層（例えば、厚さ０．５μｍ）と、Ｎｉ層（例えば、厚さ５．０μｍ）とを順次積層させたＡｕ／Ｎｉ積層膜、絶縁層２２の面２２Ａ側からＡｕ層、Ｐｄ層、Ｎｉ層の順に積層したＡｕ／Ｐｄ／Ｎｉ積層膜、絶縁層２２の面２２Ａ側からＡｕ層、Ｐｄ層の順に積層したＡｕ／Ｐｄ積層膜等を用いることができる。

電子部品搭載用パッド１１８は、電子部品１１２の搭載領域に対応する部分の絶縁層２２に内設されている。電子部品搭載用パッド１１８は、電子部品１１２が搭載される搭載面１１８Ａを有する。搭載面１１８Ａには、電子部品１１２を電子部品搭載用パッド１１８に固定するためのはんだ１７が設けられている。電子部品搭載用パッド１１８は、はんだ１７を介して、電子部品１１２と電気的に接続されている。はんだ１７が設けられた側の反対側に位置する部分の電子部品搭載用パッド１１８は、ビア２３と電気的に接続されている。

上記構成とされた電子部品搭載用パッド１１８としては、例えば、絶縁層２２の面２２Ａ側からＡｕ層（例えば、厚さ０．５μｍ）と、Ｎｉ層（例えば、厚さ５．０μｍ）とを順次積層させたＡｕ／Ｎｉ積層膜、絶縁層２２の面２２Ａ側からＡｕ層、Ｐｄ層、Ｎｉ層の順に積層したＡｕ／Ｐｄ／Ｎｉ積層膜、絶縁層２２の面２２Ａ側からＡｕ層、Ｐｄ層の順に積層したＡｕ／Ｐｄ積層膜等を用いることができる。

電子部品１１２は、はんだ１７を介して、電子部品搭載用パッド１１８，１２２に搭載されている。電子部品１１２は、電子部品搭載用パッド１１８を介して、外部接続用パッド２８と電気的に接続されると共に、配線パターン１１７を介して、半導体素子１４と電気的に接続されている。電子部品１１２は、半導体素子１４の特性を調整するための部品である。電子部品１１２としては、例えば、チップ抵抗、チップインダクタ、チップキャパシタ等を用いることができる。

スティフナー１１４は、第１の実施の形態で説明した図１０及び図１１に示すスティフナー１２に電子部品１１２を収容するための電子部品搭載用貫通部１２５を設けた以外はスティフナー１２と同様に構成される。電子部品搭載用貫通部１２５は、配線基板本体１１１に搭載された電子部品１１２を収容するための空間である。電子部品搭載用貫通部１２５は、配線基板本体１１１の電子部品１１２が搭載される領域に対応する部分のスティフナー１１４を貫通するように形成されている。電子部品１１２が搭載される領域は、半導体素子搭載領域Ａよりも外側に位置する部分の配線基板本体１１１に配置されている。電子部品搭載用貫通部１２５の一方の幅Ｗ５−１は、例えば、２ｍｍ〜１０ｍｍとすることができ、電子部品搭載用貫通部１２５の他方の幅Ｗ５−２は、例えば、２ｍｍ〜５ｍｍとすることができる。

本実施の形態の配線基板によれば、配線基板本体１１１に電子部品１１２が搭載される配線パターン１１７及び電子部品搭載用パッド１１８を設け、電子部品１１２を配線パターン１１７及び電子部品搭載用パッド１１８に搭載すると共に、スティフナー１１４に電子部品１１２を収容する電子部品搭載用貫通部１２５を設けることにより、配線基板１１０のサイズを大型化させることなく、配線基板１１０の実装密度を向上させることができる。

また、接着剤１３を用いて、切り欠き部４１及び電子部品搭載用貫通部１２５を備えたスティフナー１１４を配線基板本体１１１の絶縁層２２の面２２Ａに接着させた際、切り欠き部４１及び電子部品搭載用貫通部１２５に露出された部分の絶縁層２２の面２２Ａに余分な接着剤１３をはみ出させ、半導体素子搭載領域Ａに対応する部分の絶縁層２２の面２２Ａにはみ出る余分な接着剤１３の量を減らして、半導体素子搭載領域Ａに対応する部分の絶縁層２２の面２２Ａにはみ出る余分な接着剤１３の高さを従来よりも低くすることが可能となる。

図４１〜図４６は、本発明の第３の実施の形態に係る配線基板の製造工程を示す図であり、図４７は、図４４に示すスティフナーの平面図である。図４１〜図４６において、第３の実施の形態の配線基板１１０と同一構成部分には同一符号を付す。

図４１〜図４６を参照して、第３の実施の形態の配線基板１１０の製造方法について説明する。始めに、図４１に示す工程では、第１の実施の形態で説明した図１２〜図１９に示す工程と同様な処理を行って、複数の配線基板本体１１１（図３９参照）が隣接するように配置され、複数の配線基板本体１１１が一体的に構成された基板１３０を形成する（基板形成工程）。

次いで、図４２に示す工程では、半導体素子搭載用パッド２１，１２１の搭載面２１Ａ，１２１Ａ及び電子部品搭載用パッド１１８，１２２の搭載面１１８Ａ，１２２Ａにはんだ１７を形成する。

次いで、図４３に示す工程では、はんだ１７が設けられた電子部品搭載用パッド１１８，１２２に電子部品１１２を搭載する（電子部品搭載工程）。電子部品１１２としては、例えば、チップ抵抗、チップインダクタ、チップキャパシタ等を用いることができる。

次いで、図４４に示す工程では、基板１３０の半導体素子搭載領域Ａを露出する半導体素子搭載用貫通部１２Ａと、基板１３０に設けられた配線基板本体１１１の外周部に対応する部分の絶縁層の面を露出する貫通部５５Ａと、電子部品搭載用パッド１１８，１２２の形成領域に対応する部分の絶縁層２２の面２２Ａを露出する電子部品搭載用貫通部１２５とを備え、複数のスティフナー１１４（図３９参照）の母材となるスティフナー母材１３２（図４７参照）を形成（スティフナー母材形成工程）し、その後、半導体素子搭載用貫通部１２Ａと半導体素子搭載領域Ａとが対向するように、基板１３０の上方にスティフナー母材１３２を配置する。スティフナー母材１３２は、図２４に示すスティフナー母材５５に電子部品搭載用貫通部１２５が形成された構成とされている。

上記構成とされたスティフナー母材１３２は、例えば、金属板（例えば、Ｃｕ板やＣｕ合金板）やガラスエポキシ基板等の板体に半導体素子搭載用貫通部１２Ａ、貫通部５５Ａ、及び電子部品搭載用貫通部１２５を加工することで形成する。半導体素子搭載用貫通部１２Ａ、貫通部５５Ａ、及び電子部品搭載用貫通部１２５は、例えば、エッチング法やプレス加工法等の方法を用いて同時に形成する。

このように、半導体素子搭載用貫通部１２Ａ、貫通部５５Ａ、及び電子部品搭載用貫通部１２５を同時に形成することで、配線基板１１０の製造工程を増加させることなく、貫通部５５Ａ及び電子部品搭載用貫通部１２５を形成することができる。電子部品搭載用貫通部１２５の一方の幅Ｗ５−１は、例えば、２ｍｍ〜１０ｍｍとすることができる。また、電子部品搭載用貫通部１２５の他方の幅Ｗ５−２は、例えば、２ｍｍ〜５ｍｍとすることができる。

貫通部５５Ａは、切断位置Ｅに対応する部分のスティフナー母材１３２を貫通するように形成する。

このように、切断位置Ｅに対応する部分のスティフナー母材１３２を貫通するように貫通部５５Ａを形成することにより、貫通部５５Ａを通過するようにスティフナー母材１３２が切断されるため、スティフナー母材１３２の切断に要する時間を従来よりも短縮することが可能となるので、配線基板１１０の生産性を向上させることができる。また、基板１３０及びスティフナー母材１３２を切断する際に使用する切断用工具（例えば、ダイサーやスライサー等）の磨耗量を少なくすることが可能となるため、配線基板１１０のコストを低減することができる。

上記構成とされたスティフナー母材１３２の材料としては、例えば、金属板（例えば、Ｃｕ板やＣｕ合金板）やガラスエポキシ基板等を用いることができる。スティフナー母材１３２の材料としてＣｕ板を用いた場合、スティフナー母材１３２の厚さは、例えば、１ｍｍ〜２ｍｍとすることができる。

次いで、図４５に示す工程では、接着剤１３により、基板１３０に設けられた絶縁層２２の面２２Ａにスティフナー母材１３２を接着して、複数の配線基板１１０に相当する構造体を形成する（接着工程）。

このように、接着剤１３を用いて、スティフナー母材１３２を基板１３０に設けられた絶縁層２２の面２２Ａに接着することにより、接着剤１３のうち、余分な接着剤１３を貫通部５５Ａ及び電子部品搭載用貫通部１２５に露出された部分の絶縁層２２の面２２Ａにはみ出させ、半導体素子搭載領域Ａに対応する部分の絶縁層２２の面２２Ａにはみ出る余分な接着剤１３（図４５に示す領域Ｂに対応する部分の接着剤１３）の量を少なくして、半導体素子搭載領域Ａに対応する部分の絶縁層２２の面２２Ａにはみ出る余分な接着剤１３の高さを低くすることが可能となる。

これにより、半導体素子搭載領域Ａに対応する部分の絶縁層２２の面２２Ａにはみ出た余分な接着剤１３と半導体素子搭載用パッド２１，１２１に搭載される半導体素子１４とが接触することがなくなるため、配線基板本体１１１に設けられた半導体素子搭載用パッド２１，１２１と半導体素子１４との間の電気的な接続信頼性を向上させることができる。

次いで、図４６に示す工程では、切断位置Ｅに対応する部分の基板１３０及びスティフナー母材１３２を切断することで、複数の配線基板本体１１１及び複数のスティフナー１１４を個片化する（切断工程）。これにより、複数の配線基板１１０が製造される。基板１３０及びスティフナー母材１３２の切断に用いる切断用工具としては、例えば、ダイサーやスライサー等を用いることができる。

本実施の形態の配線基板の製造方法によれば、接着剤１３を用いて、スティフナー母材１３２を基板１３０に設けられた絶縁層２２の面２２Ａに接着することにより、接着剤１３のうち、余分な接着剤１３を貫通部５５Ａ及び電子部品搭載用貫通部１２５に露出された部分の絶縁層２２の面２２Ａにはみ出させ、半導体素子搭載領域Ａに対応する部分の絶縁層２２の面２２Ａにはみ出る余分な接着剤１３（図４５に示す領域Ｂに対応する部分の接着剤１３）の量を少なくして、半導体素子搭載領域Ａに対応する部分の絶縁層２２の面２２Ａにはみ出る余分な接着剤１３の高さを低くすることが可能となる。

また、切断位置Ｅに対応する部分のスティフナー母材１３２を貫通するように貫通部５５Ａを形成することにより、貫通部５５Ａを通過するようにスティフナー母材１３２が切断されるため、スティフナー母材１３２の切断に要する時間を従来よりも短縮することが可能となるので、配線基板１１０の生産性を向上させることができる。

さらに、基板１３０及びスティフナー母材１３２を切断する際に使用する切断用工具（例えば、ダイサーやスライサー等）の磨耗量を少なくすることが可能となるため、配線基板１１０のコストを低減することができる。

図４８は、本発明の第３の実施の形態の変形例に係る配線基板の平面図である。図４８において、第３の実施の形態の配線基板１１０と同一構成部分には同一符号を付す。

なお、配線パターン１１７及び電子部品搭載用パッド１１８の形成位置、及び電子部品搭載用貫通部１２５の形成位置及び形状は、本実施の形態に限定されない。例えば、図４８に示す第３の実施の形態の変形例の配線基板１４０のように、電子部品搭載用貫通部１２５の代わりに、平面視四角形とされた半導体素子搭載領域Ａの角部を囲むように、平面視Ｌ字型とされた電子部品搭載用貫通部１４１を設け、電子部品搭載用貫通部１４１の形成位置に対応するように、配線パターン１１７及び電子部品搭載用パッド１１８を配置してもよい。このような構成とされた配線基板１４０は、第３の実施の形態の配線基板１１０と同様な手法により形成することができる。

（第４の実施の形態）
図４９は、本発明の第４の実施の形態に係る配線基板の断面図であり、図５０は、図４９に示す配線基板の平面図である。図４９及び図５０において、第３の実施の形態の配線基板１１０と同一構成部分には同一符号を付す。また、図５０では、図４９に示すはんだ１７の図示を省略する。

図４９及び図５０を参照するに、第４の実施の形態の配線基板１５０は、第３の実施の形態の配線基板１１０に設けられたスティフナー１１４の代わりに、スティフナー１５１を設けた以外は配線基板１１０と同様に構成される。

スティフナー１５１は、第２の実施の形態で説明したスティフナー７１（図２８及び図２９参照）に切り欠き部４１と一体的に構成された電子部品搭載用貫通部１５２を設けた以外はスティフナー７１と同様に構成される。

電子部品搭載用貫通部１５２は、電子部品１１２が搭載される領域に対応する部分の配線基板本体１１１（具体的には、電子部品搭載用パッド１１８，１２２及び電子部品１１２が搭載される領域に対応する部分の絶縁層２２の面２２Ａ）を露出するように形成されている。電子部品搭載用貫通部１５２の一方の幅Ｗ６−１は、例えば、２ｍｍ〜１０ｍｍとすることができる。また、電子部品搭載用貫通部１５２の他方の幅Ｗ６−２は、例えば、２ｍｍ〜５ｍｍとすることができる。

本実施の形態の配線基板によれば、第１の実施の形態の第２変形例の配線基板７０及び第３の実施の形態の配線基板１１０と同様な効果を得ることができる。

図５１は、本発明の第４の実施の形態に係る配線基板を製造するときに使用するスティフナー母材の平面図である。図５１において、先に説明した図３０に示すスティフナー母材８０と同一構成部分には同一符号を付す。

ここで、図５１を参照して、第４の実施の形態の配線基板１５０を製造する際に使用するスティフナー母材１５５について説明する。

スティフナー母材１５５は、先に説明した図３０に示すスティフナー母材８０に、貫通部５５Ａと一体的に構成された電子部品搭載用貫通部１５２を設けた以外はスティフナー母材８０と同様に構成される。電子部品搭載用貫通部１５２は、貫通部５５Ａ及び半導体素子搭載用貫通部７２と同時に形成される。

このように、貫通部５５Ａ、半導体素子搭載用貫通部７２、及び電子部品搭載用貫通部１５２を同時に形成することで、配線基板１５０の製造工程を増加させることなく、電子部品搭載用貫通部１５２を形成することができる。

上記構成とされた第４の実施の形態の配線基板１５０は、図５１に示すスティフナー母材１５５を用いて、第３の実施の形態で説明した図４１〜図４６に示す工程と同様な処理を行うことで製造できる。

以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

例えば、第４の実施の形態の配線基板１５０に設けられた切り欠き部４１の代わりに、図３１及び図３２に示す貫通部９２をスティフナー１５１に設けて、貫通部９２と電子部品搭載用貫通部１５２と一体的に構成してもよい。

また、第１〜第４の実施の形態で説明したスティフナー１２，６１，７１，９１，１０１，１１４，１５１を、コア基板を備えたコア付きビルドアップ基板に設けてもよい。

本発明は、スティフナーを備えた配線基板に適用できる。

１０，６０，７０，９０，１００，１１０，１４０，１５０配線基板
１１，１１１配線基板本体
１２，６１，７１，９１，１０１，１１４，１５１スティフナー
１２Ａ，７２半導体素子搭載用貫通部
１２Ｂ，６１Ａ側壁
１３接着剤
１４半導体素子
１５電極パッド
１６内部接続端子
１７はんだ
１８実装基板
１９，３５パッド
２０外部接続端子
２１，１２１半導体素子搭載用パッド
２１Ａ，１１８Ａ，１２１Ａ，１２２Ａ搭載面
２１Ｂ，２２Ａ，２２Ｂ，２６Ａ，３５Ａ面
２２，２６絶縁層
２３，２７ビア
２５，１１７配線パターン
２８外部接続用パッド
２８Ａ端子配設面
３１ソルダーレジスト層
３１Ａ，３３，３８，４５Ａ開口部
３６，１２３配線
４１，６３，７５切り欠き部
４３支持体
４３Ａ上面
４５めっき用レジストパターン
５０，１３０基板
５５，６７，８０，９５，１３２，１５５スティフナー母材
５５Ａ，６７Ａ，９２，１０２貫通部
７４収容部
１１２電子部品
１１８，１２２電子部品搭載用パッド
１２５，１４１，１５２電子部品搭載用貫通部
Ａ半導体素子搭載領域
Ｂ，Ｆ領域
Ｃ，Ｇ距離
Ｄ配線基板本体形成領域
Ｅ切断位置
Ｗ１−１，Ｗ１−２，Ｗ２−１，Ｗ２−２，Ｗ３−１，Ｗ３−２，Ｗ４−１，Ｗ４−２，Ｗ５−１，Ｗ５−２，Ｗ６−１，Ｗ６−２幅

Claims

半導体素子が搭載される半導体素子搭載用パッドと、前記半導体素子搭載用パッドが設けられる絶縁層と、前記半導体素子が搭載される半導体素子搭載領域とを有する配線基板本体と、
前記半導体素子搭載用パッドが形成された側の前記絶縁層の面に接着され、前記半導体素子搭載領域を露出する半導体素子搭載用貫通部を有するスティフナーと、を備えた配線基板であって、
前記スティフナーの側壁の一部に、前記スティフナーを厚さ方向に貫通して前記側壁から前記半導体素子搭載用貫通部側に向かって窪み、前記半導体素子搭載領域よりも外側に位置する部分の前記絶縁層の面を露出する切り欠き部を設け、
平面視において、前記切り欠き部は、前記配線基板本体の各辺に対応する前記スティフナーの各側壁に少なくとも１つずつ設けられており、
平面視において、それぞれの前記切り欠き部の長手方向の一辺は、前記半導体素子搭載領域の一辺と対向していることを特徴とする配線基板。
前記配線基板本体は、前記絶縁層に設けられ、電子部品が搭載される電子部品搭載用パッドを有し、
前記スティフナーに、前記電子部品が搭載される領域に対応する部分の前記絶縁層の面を露出する電子部品搭載用貫通部を設けたことを特徴とする請求項１記載の配線基板。
前記切り欠き部と前記電子部品搭載用貫通部とを一体的に構成したことを特徴とする請求項２記載の配線基板。
前記半導体素子搭載用貫通部は、前記半導体素子を収容する収容部と、前記収容部の側壁に対応する部分のスティフナーに設けられ、前記絶縁層の面を露出する他の切り欠き部とを有することを特徴とする請求項１ないし３のうち、いずれか一項記載の配線基板。