JP2008258646A - 配線基板及びその製造方法、並びに半導体装置及び半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】支持基板上に第1のソルダーレジスト層102を形成し、当該第1のソルダーレジスト層102に第1の開口部を形成する第1の工程と、前記第1の開口部に電極103を形成する第2の工程と、前記電極103上に絶縁層104を形成し、当該絶縁層104に前記電極103に接続される配線部を形成する第3の工程と、当該配線部上に第2のソルダーレジスト層107を形成し、当該第2のソルダーレジスト層107に第2の開口部107Aを形成する第4の工程と、前記支持基板を除去する第5の工程と、を有し、第5の工程の処理後に、絶縁層104の一方の面が第1の開口部を有する第1のソルダーレジスト層102で被覆されると共に、絶縁層104の他方の面が、第2の開口部を有する第2のソルダーレジスト層107で被覆された配線基板を得る。
【選択図】図1E
Description
図1A〜図1Eは、本発明の実施例1による配線基板の製造方法を手順を追って示した図である。
図2A〜図2Fは、本発明の実施例2による配線基板の製造方法を手順を追って示した図である。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。また、特に説明しない部分は実施例1の場合と同様の方法で形成が可能である。
また、図3A〜図3Fは、本発明の実施例3による配線基板の製造方法を手順を追って示した図である。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。また、特に説明しない部分は実施例1の場合と同様の方法で形成が可能である。
図4A〜図4Fは、本発明の実施例4による配線基板の製造方法を手順を追って示した図である。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。また、特に説明しない部分は実施例3の場合と同様の方法で形成が可能である。
また、例えば上記の実施例1〜実施例4の場合において、前記支持基板101を2枚貼り合わせた構造を用いて、それぞれの支持基板に配線基板を形成することも可能であり、この場合、配線基板を形成する効率を良好とすることができる。
次に、上記の配線基板に対して、半導体チップを実装して半導体装置を製造する例を、図6A〜6Bを用いて手順を追って説明する。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。なお、以下の例では、実施例1に記載した実装基板に半導体チップを実装する場合を例にとって、説明するが、実施例2〜実施例5に記載した実装基板にも同様の手順で半導体チップを実装して半導体装置を製造することができる。
また、半導体チップの実装方法は、実施例6に記載した場合に限定されるものではない。図7は、実施例7による半導体装置の製造方法を示す図である。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
また、上記の実施例6または実施例7において、外部接続端子(半田ボール)109の形成方法を変更してもよい。
また、上記の実施例6〜実施例8では、半導体チップをソルダーレジスト層107の側に実装したが、本発明による半導体装置の製造方法は、これに限定されるものではない。例えば、以下に説明するように、半導体チップを、支持基板を除去したことで露出する電極に接続されるように実装してもよい。
また、上記の実施例9において、半導体チップを実装するための半導体チップ接続端子(例えば半田ボール)を、以下に説明するように基板側に設けるようにしてもよい。
101,101a 支持基板
102,107,107a ソルダーレジスト層
103,103a,103A,103C,103E 電極
104,104a 絶縁層
105,105a ビアプラグ
106,106a パターン配線
102A,107A 開口部
201,201F,201G 半導体チップ
202F,202G 半田ボール
203F,203G アンダーフィル
Claims (22)
- 支持基板上に第1の開口部を有する第1のソルダーレジスト層を形成する第1の工程と、
前記第1の開口部に露出された部分の前記支持基板上に、第1の電極を形成する第2の工程と、
前記第1の電極上及び前記第1のソルダーレジスト層上に絶縁層を形成し、当該絶縁層に前記第1の電極に接続される配線部を形成する第3の工程と、
前記配線部に第2の開口部を有する第2のソルダーレジスト層を形成する第4の工程と、
前記絶縁層の一方の面が前記第1の開口部を有する前記第1のソルダーレジスト層で被覆されると共に、前記絶縁層の他方の面が、前記第2の開口部を有する前記第2のソルダーレジスト層で被覆されるよう、前記支持基板を除去する第5の工程と、を有することを特徴とする配線基板の製造方法。 - 前記第2の工程では、前記第1のソルダーレジスト層の第1の開口部内に、少なくとも前記第1の電極の一部が埋設されるように、前記第1の電極を形成することを特徴とする請求項1記載の配線基板の製造方法。
- 前記支持基板は導電性材料よりなり、前記第1の電極は、前記支持基板を導電経路とする電解メッキ法により形成されることを特徴とする請求項1又は2記載の配線基板の製造方法。
- 前記第2の工程は、前記第1の開口部から露出された部分の前記支持基板をエッチングして凹部を形成する工程を含み、前記第1の電極を前記凹部に形成することを特徴とする請求項1ないし3のうち、いずれか1項記載の配線基板の製造方法。
- 前記第2の工程は、前記第1の開口部に電極高さ調整層を形成する工程を含み、前記第1の電極は前記電極高さ調整層上に形成されることを特徴とする請求項1ないし3のうち、いずれか1項記載の配線基板の製造方法。
- 前記第5の工程では前記支持基板と共に前記電極高さ調整層が除去されることを特徴とする請求項5記載の配線基板の製造方法。
- 前記支持基板および前記高さ調整層はCuまたはCu合金よりなることを特徴とする請求項5または6記載の配線基板の製造方法。
- 前記第2の開口部に露出された部分の前記配線部上に、第2の電極を形成する工程を設けたことを特徴とする請求項1ないし7のうち、いずれか一項記載の配線基板の製造方法。
- 前記絶縁層と、前記配線部とが多層に積層された多層配線構造を形成する工程を設けたことを特徴とする請求項1ないし8のうち、いずれか一項記載の配線基板の製造方法。
- 前記第1の工程の後に、前記第1の開口部から露出する前記支持基板をエッチングして凹部を形成する工程と、該凹部に外部接続端子を形成する工程をさらに有することを特徴とする請求項1記載の配線基板の製造方法。
- 前記第1の工程の後に、前記第1の開口部から露出する前記支持基板をエッチングして凹部を形成する工程と、該凹部に半導体チップ接続端子を形成する工程をさらに有することを特徴とする請求項1記載の配線基板の製造方法。
- 前記支持基板を2枚準備し、2枚の前記支持基板を貼り合わせ、貼り合わされた面とは反対側に位置する前記2枚の支持基板のそれぞれの面に、前記第1の工程、前記第2の工程、前記第3の工程、前記第4の工程、及び前記第5の工程の処理を行うことを特徴とする請求項1乃至11のうち、いずれか1項記載の配線基板の製造方法。
- 請求項1乃至12のうち、いずれか1項記載の配線基板の製造方法を用いた半導体装置の製造方法であって、
前記第4の工程の後に、前記第2の電極を介して、前記配線部と電気的に接続されるように半導体チップを実装する実装工程をさらに有することを特徴とする半導体装置の製造方法。 - 請求項1乃至12のうち、いずれか1項記載の配線基板の製造方法を用いた半導体装置の製造方法であって、
前記第5の工程の後に、前記第1の電極を介して前記配線部に電気的に接続されるように半導体チップを実装する実装工程をさらに有することを特徴とする半導体装置の製造方法。 - 請求項1乃至12のうち、いずれか1項記載の配線基板の製造方法を用いた半導体装置の製造方法であって、
前記第5の工程の後に、前記第2の電極を介して前記配線部に電気的に接続されるように半導体チップを実装する実装工程をさらに有することを特徴とする半導体装置の製造方法。 - 絶縁層と、
前記絶縁層の一方の面に設けられ、第1の開口部を有する第1のソルダーレジスト層と、
前記第1の開口部内に設けられた第1の電極と、
前記絶縁層内に設けられたビアプラグと、前記絶縁層の他方の面に設けられたパターン配線とを有し、前記ビアプラグにより前記第1の電極と接続された配線部と、
前記配線部を被覆するように、前記絶縁層の他方の面に設けられ、前記配線部の一部を露出する第2の開口部を有する第2のソルダーレジスト層と、
前記第2の開口部に露出された部分の前記配線部に形成された第2の電極と、を備え、
前記第1のソルダーレジスト層の前記第1の開口部内に、前記第1の電極の少なくとも一部が埋設されていることを特徴とする配線基板。 - 前記第1の電極の厚さと前記第1のソルダーレジスト層の厚さとが、略同一であることを特徴とする請求項16記載の配線基板。
- 前記第1の電極が、前記第1のソルダーレジスト層より突出して設けられていることを特徴とする請求項16記載の配線基板。
- 前記第1の電極が、前記第1のソルダーレジスト層の外側の面より、凹んで設けられていることを特徴とする請求項16記載の配線基板。
- 前記絶縁層と、前記配線部とが多層に積層された多層配線構造を有することを特徴とする請求項16記載の配線基板。
- 請求項16乃至20のうち、いずれか1項記載の配線基板と、前記配線基板に実装される半導体チップと、を備えた半導体装置であって、
前記半導体チップを前記第1の電極と電気的に接続したことを特徴とする半導体装置。 - 請求項16乃至20のうち、いずれか1項記載の配線基板と、前記配線基板に実装される半導体チップと、を備えた半導体装置であって、
前記半導体チップを前記第2の電極と電気的に接続したことを特徴とする半導体装置。
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