JP2006165196A - 積層配線基板及びその製造方法 - Google Patents

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Abstract

【課題】集積回路チップのフリップチップ実装が容易で、集積回路チップから抵抗やコンデンサまでの距離を短くすることの可能な積層配線基板及びその製造方法を提供する。
【解決手段】集積回路チップのバンプ電極３０を挿入可能なビアホール２０，１４１〜１４３をバンプ電極３０と同じピッチで形成する。ビアホール２０，１４１〜１４３，１６２内に形成された金属膜２２，２３はいずれかの回路層１１，１２，２６，２７と電気的に接続される。コア絶縁層１０の所定領域１０１と、これを挟みかつ互いに対向する内側回路層１１，１２の所定領域１１２，１２６とにより内蔵コンデンサ３２が形成される。内側回路層１２内には内蔵抵抗１３が形成される。
【選択図】図１Ｌ

Description

本発明は、積層配線基板及びその製造方法に関し、さらに詳しくは、フリップチップに適した積層配線基板及びその製造方法に関する。
積層配線基板上には半導体集積回路チップが実装されるが、従来の製造技術では、積層配線基板のパッドの間隔を半導体集積回路チップの端子電極のピッチと同じ程度まで狭くすることはできなかった。そのため、一般には、半導体集積回路チップを端子電極側を上に向けて積層配線基板上に配置し、半導体集積回路チップと積層配線基板のパッドとをワイヤーボンディングにより接続していた。
しかし、最近では、フォトレジストやレーザドリル等を用いた位置合わせ技術が飛躍的に進歩し、積層配線基板のパッドの間隔を半導体集積回路チップの端子電極と同じ程度まで狭くできるようになったため、半導体集積回路チップの端子電極と積層配線基板のパッドとをフリップチップにより接続するようになってきた。フリップチップでは、半導体集積回路チップの端子電極をバンプで形成し、半導体集積回路チップを端子電極側を下に向けて積層配線基板上に配置し、半導体集積回路チップの端子電極と積層配線基板のパッドとを直接接続する。そのため、ワイヤーボンディングは不要となる。
しかし、半導体集積回路チップを積層配線基板上に高精度で位置決めすることは困難である。半導体集積回路チップが多少ずれても端子電極をパッドと接続できるようにするためには、たとえばパッドのサイズを大きくするという方法があるが、パッドの間隔が狭いため、その方法では限界がある。
一方、積層配線基板上には抵抗やコンデンサ等の回路素子も実装される。電圧降下、寄生容量、ノイズ、信号伝搬速度等を考慮すれば、これらの回路素子は可能な限り半導体集積回路チップの近くに配置するのが好ましいが、これにも限界がある。
特公平７−１００３０号公報 特許第３１７８６７７号公報 特開２００２−１８５０９９号公報
本発明の主たる目的は、集積回路チップのフリップチップ実装が容易な積層配線基板及びその製造方法を提供することである。
本発明のもう１つの目的は、集積回路チップから抵抗やコンデンサまでの距離を短くすることの可能な積層配線基板及びその製造方法を提供することである。
課題を解決するための手段及び発明の効果
本発明による積層配線基板は、バンプ電極を有する集積回路チップの実装が可能な積層配線基板であって、第１及び第２の絶縁層と、第１乃至第３の回路層と、第１及び第２の導電膜とを備える。第１の回路層は、第１の絶縁層の表面上に形成される。第２の回路層は、第１の絶縁層の裏面上に形成される。第２の絶縁層は、第１の回路層上に形成される。第３の回路層は、第２の絶縁層の表面上に形成される。第１及び第２の絶縁層は、集積回路チップのバンプ電極を挿入可能な第１のビアホールを有する。第１の導電膜は、第１のビアホールの内側面上に形成され、第１乃至第３の回路層のうち少なくとも１つと接触する。第２の絶縁層は、集積回路チップの他のバンプ電極を挿入可能な第２のビアホールを有する。第１及び第２のビアホールは、集積回路チップのバンプ電極のピッチと同じピッチで形成される。第２の導電膜は、第２のビアホールの内側面上に形成され、第１及び第３の回路層のうち少なくとも１つと接触する。
この積層配線基板では、集積回路チップのバンプ電極を挿入可能なビアホールがバンプ電極と同じピッチで形成されているため、集積回路チップをフリップチップで実装するに際しては、バンプ電極がビアホールに案内され、集積回路チップは自律的に位置決めされる。
好ましくは、積層配線基板はさらに、金属ペーストを備える。金属ペーストは、第１及び第２のビアホールに充填される。
この場合、金属ペーストはバンプ電極とビアホール上の導電膜との接合に供されるので、フリップチップ実装がより容易になる。しかも、集積回路チップは積層配線基板と物理的に強く固定され、それらの間の電気的な導電性も向上し、さらに集積回路チップで発生した熱を効率的に積層配線基板に逃がすことができる。
好ましくは、積層配線基板はさらに、内蔵コンデンサを備える。内蔵コンデンサは、第１及び第２の回路層のうち互いに対向する所定領域と、当該所定領域に挟まれた第１の絶縁層の所定領域とにより形成される。
この場合、集積回路チップから内蔵コンデンサまでの距離は外付けコンデンサに比べて短くなる。そのため、電圧降下、寄生容量、ノイズ等の発生は抑制され、信号伝搬速度は速くなる。
好ましくは、積層配線基板はさらに、内蔵抵抗を備える。内蔵抵抗は、第１又は第２の回路層内に形成される。
この場合、集積回路チップから内蔵抵抗までの距離は外付け抵抗に比べて短くなる。そのため、電圧降下、寄生容量、ノイズ等の発生は抑制され、信号伝搬速度は速くなる。
好ましくは、第１のビアホールは、第２の絶縁層に形成された第１のサブビアホールと、第１の絶縁層に形成され、第１のビアホールよりも小径の第２のサブビアホールとからなる。
この場合、レーザビームを照射することにより、第３の回路層をマスクとして第１のサブビアホールを形成し、これと一緒に第１の回路層をマスクとして第２のサブビアホールを第１の絶縁層に形成することができる。
本発明による積層配線基板の製造方法は、バンプ電極を有する集積回路チップの実装が可能な積層配線基板の製造方法であって、第１の絶縁層の表裏面上にそれぞれ第１及び第２の回路層を形成する工程と、第１の回路層上に第２の絶縁層を形成する工程と、第２の絶縁層の表面上に第３の回路層を形成する工程と、集積回路チップのバンプ電極を挿入可能な第１のビアホールを第１及び第２の絶縁層に、集積回路チップの他のバンプ電極を挿入可能な第２のビアホールを第２の絶縁層に、集積回路チップのバンプ電極のピッチと同じピッチで形成する工程と、第１乃至第３の回路層のうち少なくとも１つと接触する第１の導電膜を第１のビアホールの内側面上に、第１及び第３の回路層のうち少なくとも１つと接触する第２の導電膜を第２のビアホールの内側面上に形成する工程とを含む。
この方法により製造された積層配線基板では、集積回路チップのバンプ電極を挿入可能なビアホールがバンプ電極と同じピッチで形成されているため、集積回路チップをフリップチップで実装するに際しては、バンプ電極がビアホールに案内され、集積回路チップは自律的に位置決めされる。
好ましくは、積層配線基板の製造方法はさらに、第１及び第２のビアホールを金属ペーストで充填する工程を含む。
この場合、金属ペーストはバンプ電極とビアホール上の導電膜との接合に供されるので、フリップチップ実装がより容易になる。しかも、集積回路チップは積層配線基板と物理的に強く固定され、それらの間の電気的な導電性も向上し、さらに集積回路チップで発生した熱を効率的に積層配線基板に逃がすことができる。
好ましくは、第１及び第２の回路層を形成する工程は、内蔵コンデンサを形成するために、第１の絶縁層の所定領域を挟むように第１及び第２の回路層のうち所定領域が互いに対向するように第１及び第２の回路層を形成する。
この場合、集積回路チップから内蔵コンデンサまでの距離は外付けコンデンサに比べて短くなる。そのため、電圧降下、寄生容量、ノイズ等の発生は抑制され、信号伝搬速度は速くなる。
好ましくは、積層配線基板の製造方法はさらに、内蔵抵抗を第１又は第２の回路層内に形成する工程を含む。
この場合、集積回路チップから内蔵抵抗までの距離は外付け抵抗に比べて短くなる。そのため、電圧降下、寄生容量、ノイズ等の発生は抑制され、信号伝搬速度は速くなる。
好ましくは、第３の回路層は第１の穴を有する。第１の回路層は第１の穴と対向する位置に第１の穴よりも小さい第２の穴を有する。第１のビアホールを形成する工程は、第３の回路層の上方からレーザビームを照射することにより、第３の回路層をマスクとして第１の穴と連通する第１のサブビアホールを第２の絶縁層に形成し、さらに第１の回路層をマスクとして第２の穴と連通する第２のサブビアホールを第１の絶縁層に形成する。
この場合、第１及び第２のサブビアホールが一緒に形成されるため、位置ずれが生じることはほとんどなく、レーザヘッドの高精度な位置決めも不要となる。
なお、第２又は第３の回路層上にさらに１又は２以上の絶縁層及び回路層が形成されていてもよく、たとえば第３の回路層上に第３の絶縁層が形成され、さらにその上に第４の回路層が形成されていてもよい。この場合、第１のサブビアホールは、第２及び第３の絶縁層に形成されいてもよい。
以下、図１Ａ〜図１Ｌを参照して、本発明の実施の形態による積層配線基板の製造方法を説明する。図中同一又は相当部分には同一符号を付してその説明は繰り返さない。
図１Ａを参照して、コア絶縁層１０を用意した後、その表面上に内側回路層１１を形成するとともに、その裏面上に内側回路層１２を形成する。各内側回路層１１，１２はエッチングにより所望のパターンに加工する。具体的には、内側回路層１１内に円板状のビアランド１１１を形成し、内側回路層１２内にドーナツ状のビアランド１２１、円板状のビアランド１２２〜１２４を形成する。ドーナツ状のビアランド１２１には穴１２５をあける。ビアランド１１１，１２１〜１２４は、後の穴あけ工程（図１Ｄ）でマスクとして機能するように位置決めする。
コア絶縁層１０の厚さは、たとえば３０〜１００μｍであり、好ましくは５０μｍ程度である。コア絶縁層１０の材料としては、通常基板材料又は高誘電材料、たとえばサンミナ−ＳＣＩ社製「ＲＣ２０００」が用いられる。
また、内側回路層１２において、ビアランド１２４と他の部分１２６との間に内蔵抵抗１３を形成する。内蔵抵抗１３は、たとえば導電性ペーストを充填することにより形成される。導電性ペーストの材料としては、高抵抗材料、たとえばサンミナ−ＳＣＩ社製「ＡＢＲ」が用いられる。
次に図１Ｂを参照して、内側回路層１１上に外側絶縁層１４としてプリプレグを形成し、さらにその上に銅箔１５を形成する。反対側の内側回路層１２上にも同様に、外側絶縁層１６及び銅箔１７を形成する。
次に図１Ｃを参照して、銅箔１５，１７をエッチングにより所望のパターンに加工するが、ここでは特に、後の穴あけ工程（図１Ｄ）で銅箔１５，１７がマスクとして機能するように所定の位置に穴１８１〜１８３，１９１をあける。穴１２５及び１８１は互いに対向する位置であって、ほぼ同軸上に形成される。穴１８１の直径φ２は、穴１２５の直径φ３よりも大きい。
次に図１Ｄ及び図２を参照して、銅箔１５の上方からレーザビームＬＢ１を照射し、絶縁層１０，１４，１６に穴をあける。銅箔１５にあけられた穴１８１の直径φ２は、照射されたレーザビームＬＢ１の直径φ１よりも小さい。そのため、銅箔１５がマスクとして機能し、外側絶縁層１４及びコア絶縁層１０に直径φ２のビアホール１４１が形成される。内側回路層１２にあけられた穴１２５の直径φ３は、ビアホール１４１を形成したレーザビームＬＢ２の直径φ２よりも小さい。そのため、内側回路層１２もマスクとして機能し、外側絶縁層１６にも直径φ３のビアホール１６１が形成される。ビアホール１４１及びビアホール１６１は１つのビアホール２０を構成し、このビアホール２０は、外側絶縁層１４、コア絶縁層１０及び外側絶縁層１６を貫通する。ビアホール１４１及び１６１は同時に形成されるため、位置ずれが生じることはほとんどなく、レーザヘッドの高精度な位置決めも不要となる。
同様に、レーザビームを照射することによりビアホール１４２を形成する。この場合、レーザビームはビアランド１２２で止まるため、ビアホール１４２は外側絶縁層１４及びコア絶縁層１０を貫通する。同様に、レーザビームを照射することによりビアホール１４３を形成する。この場合、レーザビームはビアランド１１１で止まるため、ビアホール１４３は外側絶縁層１４のみを貫通する。
反対に、銅箔１７の上方からレーザビームを照射することによりビアホール１６２を形成する。この場合、レーザビームはビアランド１２３，１２４で止まるため、ビアホール１６２は外側絶縁層１６のみを貫通する。
上記の方法によれば、銅箔１５，１７をレーザで走査すれば、ビアホール２０，１４１，１４２，１４３，１６２を形成できるので、レーザヘッドを高精度で位置合わせする必要がない。レーザには、たとえば炭酸ガスレーザを用いる。
次に図１Ｅを参照して、全面に無電解めっき法により銅ＣｕやニッケルＮｉ等の金属薄膜（図示せず）を予め形成した後、電解めっき法により下層金属膜２２を形成し、さらにその上に電解めっき法により上層金属膜２３を形成する。予め無電解めっきを施すので、下層金属膜２２及び上層金属膜２３は、銅箔１５及び１７上だけでなく、ビアホール２０，１４２，１４３，１６２内の側壁及びビアランド１１１，１２１〜１２４上にも形成される。
下層金属膜２２及び上層金属膜２３には、互いに異なる種類の金属を用いる。具体的には、錫Ｓｎと銅Ｃｕ、ニッケルＮｉと銅Ｃｕ、銀Ａｇと銅Ｃｕなどの組み合わせを用いる。
次に図１Ｆを参照して、ビアホール２０，１４２，１４３，１６２を半田ペースト２４で埋める。具体的には、ビアホール２０，１４２，１４３，１６２内に半田ペーストを充填した後、全体をオーブンで加熱して半田ペーストを溶融させる。続いて、全体を冷却して半田ペーストを固化させた後、半田ペーストの表面を平坦に研磨して高さを統一する。底のあるビアホール２０，１４２，１４３，１６２を半田ペーストで隙間なく埋めるためには、たとえば真空下でスキージ充填を行えばよい。
次に図１Ｇを参照して、下層金属膜２２や半田ペースト２４をエッチングしないように、上層金属膜２３のみをエッチングして除去する。下層金属膜２２に錫を用い、上層金属膜２３に銅を用いた場合、銅を溶かすが、錫を溶かさないエッチング液として、たとえばアンモニア系液（メルテックス社製メルストリップ「ＣＵ−３９４０」）を用いる。また、下層金属膜２２にニッケルを用い、上層金属膜２３に銅を用いた場合、銅を溶かすが、ニッケルを溶かさないエッチング液としては、たとえばアンモニア系液（メルテックス社製エープロセス）を用いる。
次に図１Ｈを参照して、下層金属膜２２の上にフォトレジスト２５を形成して所望の回路パターンに加工する。その後、フォトレジスト２５をマスクとして、銅箔１５，１７をエッチングしないように、下層金属膜２２のみをエッチングして除去する。下層金属膜２２に錫を用いた場合、錫を溶かすが、銅を溶かさないエッチング液として、たとえば硝酸系ノンフッ素ノン過水液（メルテックス社製メルストリップ「ＴＬ−３４００」）を用いる。また、下層金属膜２２にニッケルを用いた場合、ニッケルを溶かすが、銅を溶かさないエッチング液として、たとえば過水系液（メルテックス社製メルストリップ「Ｎ−９５０」）を用いる。
下層金属膜２２は、銅箔１５，１７をサブトラクティブ法によりエッチングするときにマスクとして使用するので、細くかつ狭ピッチの線を形成するためには、可能な限り薄い方が好ましい。フォトレジスト２５も同様に、下層金属膜２２をエッチングするときにマスクとして使用するので、可能な限り薄い方が好ましい。
次に図１Ｉを参照して、フォトレジスト２５を剥離する。これにより、所望の回路パターンに加工した下層金属膜２２が得られる。
次に図１Ｊを参照して、下層金属膜２２をマスクとして、銅箔１５，１７をエッチングして所望の回路パターンに加工することにより、外側回路層２６，２７，２７１，２７２を形成する。下層金属膜２２に錫を用いた場合、銅を溶かすが、錫を溶かさない上記のようなエッチング液を用いる。また、下層金属膜２２にニッケルを用いた場合、銅を溶かすが、ニッケルを溶かさない上記のようなエッチング液を用いる。
次に図１Ｋを参照して、外側回路層２６，２７，２７１，２７２をエッチングしないように、下層金属膜２２のみをエッチングして除去する。下層金属膜２２に錫を用いた場合、錫を溶かすが、銅を溶かさない上記のようなエッチング液を用いる。また、下層金属膜２２にニッケルを用いた場合、ニッケルを溶かすが、銅を溶かさない上記のようなエッチング液を用いる。このとき、半田ペースト２４も一緒に溶かすエッチング液を選んでもよく、溶かさないエッチング液を選んでもよい。
最後に図１Ｌを参照して、所望の領域にソルダーレジスト２８を形成する。これにより、本発明の実施の形態による積層配線基板１００が完成する。
完成した積層配線基板１００は、コア絶縁層１０と、その表面上に形成された内側回路層１１と、その裏面上に形成された内側回路層１２と、内側回路層１１上に形成された外側絶縁層１４と、内側回路層１２上に形成された外側絶縁層１６と、外側絶縁層１４の表面上に形成された外側回路層２６と、外側絶縁層１６の表面上に形成された外側回路層２７，２７１，２７２とを備える。
コア絶縁層１０及び外側絶縁層１４，１６には、半導体集積回路チップのバンプ電極３０を挿入可能なビアホール２０が形成される。ビアホール２０は、外側絶縁層１４及びコア絶縁層１０に形成されたビアホール１４１と、外側絶縁層１６に形成され、ビアホール１４１よりも小径のビアホール１６１とからなる。コア絶縁層１０及び外側絶縁層１４には、半導体集積回路チップのもう１つのバンプ電極３０を挿入可能なビアホール１４２が形成される。外側絶縁層１４には、半導体集積回路チップのさらにもう１つのバンプ電極３０を挿入可能なビアホール１４３が形成される。ビアホール２０，１４２，１４３は、半導体集積回路チップのバンプ電極と同じピッチで形成される。そのため、この積層配線基板１００上に集積回路チップをフリップチップで実装するに際しては、バンプ電極３０がビアホール２０，１４２，１４３に案内され、集積回路チップは自律的に位置決めされる。なお、外側絶縁層１６にも同様に、ビアホール１６２が形成される。
ビアホール２０，１４２，１４３，１６２の内側面上には、下層金属膜２２及び上層金属膜２３が形成される。ビアホール２０内の下層金属膜２２は、内側回路層１２及び外側回路層２７，２７１と接触する。そのため、ビアホール２０に装着されたバンプ電極３０は、内側回路層１２及び外側回路層２７，２７１と電気的に接続される。ビアホール１４２内の下層金属膜２２は、内側回路層１２と接触する。そのため、ビアホール１４２に装着されたバンプ電極３０は、内側回路層１２と電気的に接続される。ビアホール１４３内の下層金属膜２２は、内側回路層１１と接触する。そのため、ビアホール１４３に装着されたバンプ電極３０は、内側回路層１１と電気的に接続される。
ビアホール２０，１４２，１４３，１６２は半田ペーストで充填される。半田ペーストはバンプ電極３０と上層金属膜２３との接合に供されるので、フリップチップ実装がより容易になる。しかも、半導体集積回路チップは積層配線基板１００と物理的に強く固定され、それらの間の電気的な導電性も向上し、さらに半導体集積回路チップで発生した熱を効率的に積層配線基板１００に逃がすことができる。
積層配線基板１００はまた、内蔵コンデンサ３２を備える。内蔵コンデンサ３２は、内側回路層１１，１２のうち互いに対向する所定領域１１２，１２６と、所定領域１１２，１２６に挟まれたコア絶縁層１０の所定領域１０１とにより形成される。積層配線基板１００はまた、内蔵抵抗１３を備える。内蔵抵抗１３は、内側回路層１２内に形成される。半導体集積回路チップから内蔵コンデンサ３２や内蔵抵抗１３までの距離は外付けコンデンサや外付け抵抗に比べて短くなる。そのため、電圧降下、寄生容量、ノイズ等の発生は抑制され、信号伝搬速度は速くなる。
また、外付けコンデンサや外付け抵抗を外側回路層（パッド）２７１，２７２に取り付ければ、外付けコンデンサや外付け抵抗から半導体集積回路チップのバンプ電極までの距離を短くすることもでき、電圧降下、寄生容量、ノイズ等の発生は抑制され、信号伝搬速度が速くなるように、外付け部品の実装において、最善の構造を実現できる。
上記実施の形態による積層配線基板１００は３つの絶縁層１０，１４，１６及び４つの回路層１１，１２，２６，２７を有しているが、もっと多くの絶縁層及び回路層を有していてもよいが、２つの絶縁層及び３つの回路層を有していてもよい。要するに、本発明による積層配線基板は少なくとも２つの絶縁層及び少なくとも３つの回路層を有していればよい。
また、上記積層配線基板１００では、大径のビアホール１４１が外側絶縁層１４及びコア絶縁層１０に形成され、小径のビアホール１６１が外側絶縁層１６に形成されているが、大径のビアホールが外側絶縁層１４だけに形成され、小径のビアホールがコア絶縁層１０だけに形成されていてもよい。
以上、本発明の実施の形態を説明したが、上述した実施の形態は本発明を実施するための例示に過ぎない。よって、本発明は上述した実施の形態に限定されることなく、その趣旨を逸脱しない範囲内で上述した実施の形態を適宜変形して実施することが可能である。
本発明の実施の形態による積層配線基板の製造方法における最初の工程を示す断面図である。 図１Ａの次の工程を示す断面図である。 図１Ｂの次の工程を示す断面図である。 図１Ｃの次の工程を示す断面図である。 図１Ｄの次の工程を示す断面図である。 図１Ｅの次の工程を示す断面図である。 図１Ｆの次の工程を示す断面図である。 図１Ｇの次の工程を示す断面図である。 図１Ｈの次の工程を示す断面図である。 図１Ｉの次の工程を示す断面図である。 図１Ｊの次の工程を示す断面図である。 図１Ｋの次の最終の工程を示す断面図である。 図１Ｄに示したレーザによる穴あけ工程を示す斜視図である。
符号の説明
１０ コア絶縁層
１１，１２ 内側回路層
１３ 内蔵抵抗
１４，１６ 外側絶縁層
１５，１７ 銅箔
２０，１４１，１４２，１４３，１６１，１６２ ビアホール
２２ 下層金属膜
２３ 上層金属膜
２４ 半田ペースト
２６，２７ 外側回路層
３０ バンプ電極
３２ 内蔵コンデンサ
１００ 積層配線基板
１０１，１１２，１２６ 所定領域
１１１，１２１-１２４ ビアランド
１２５，１８１-１８３，１９１ 穴
ＬＢ１〜ＬＢ３ レーザビーム

Claims (10)

  1. バンプ電極を有する集積回路チップの実装が可能な積層配線基板であって、
    第１の絶縁層と、
    前記第１の絶縁層の表面上に形成された第１の回路層と、
    前記第１の絶縁層の裏面上に形成された第２の回路層と、
    前記第１の回路層上に形成された第２の絶縁層と、
    前記第２の絶縁層の表面上に形成された第３の回路層とを備え、
    前記第１及び第２の絶縁層は、前記集積回路チップのバンプ電極を挿入可能な第１のビアホールを有し、
    前記積層配線基板はさらに、
    前記第１のビアホールの内側面上に形成され、前記第１乃至第３の回路層のうち少なくとも１つと接触する第１の導電膜を備え、
    前記第２の絶縁層は、前記集積回路チップの他のバンプ電極を挿入可能な第２のビアホールを有し、かつ前記第１及び第２のビアホールは、前記集積回路チップのバンプ電極のピッチと同じピッチで形成され、
    前記積層配線基板はさらに、
    前記第２のビアホールの内側面上に形成され、前記第１及び第３の回路層のうち少なくとも１つと接触する第２の導電膜を備えたことを特徴とする積層配線基板。
  2. 請求項１に記載の積層配線基板であってさらに、
    前記第１及び第２のビアホールに充填された金属ペーストを備えたことを特徴とする積層配線基板。
  3. 請求項１又は請求項２に記載の積層配線基板であってさらに、
    前記第１及び第２の回路層のうち互いに対向する所定領域と、当該所定領域に挟まれた前記第１の絶縁層の所定領域とにより形成された内蔵コンデンサを備えたことを特徴とする積層配線基板。
  4. 請求項１〜請求項３のいずれか１項に記載の積層配線基板であってさらに、
    前記第１又は第２の回路層内に形成された内蔵抵抗を備えたことを特徴とする積層配線基板。
  5. 請求項１〜請求項４のいずれか１項に記載の積層配線基板であって、
    前記第１のビアホールは、前記第２の絶縁層に形成された第１のサブビアホールと、前記第１の絶縁層に形成され、前記第１のサブビアホールよりも小径の第２のサブビアホールとからなることを特徴とする積層配線基板。
  6. バンプ電極を有する集積回路チップの実装が可能な積層配線基板の製造方法であって、
    第１の絶縁層の表裏面上にそれぞれ第１及び第２の回路層を形成する工程と、
    前記第１の回路層上に第２の絶縁層を形成する工程と、
    前記第２の絶縁層の表面上に第３の回路層を形成する工程と、
    前記集積回路チップのバンプ電極を挿入可能な第１のビアホールを前記第１及び第２の絶縁層に、前記集積回路チップの他のバンプ電極を挿入可能な第２のビアホールを前記第２の絶縁層に、前記集積回路チップのバンプ電極のピッチと同じピッチで形成する工程と、
    前記第１乃至第３の回路層のうち少なくとも１つと接触する第１の導電膜を前記第１のビアホールの内側面上に、前記第１及び第３の回路層のうち少なくとも１つと接触する第２の導電膜を前記第２のビアホールの内側面上に形成する工程とを含むことを特徴とする積層配線基板の製造方法。
  7. 請求項６に記載の積層配線基板の製造方法であってさらに、
    前記第１及び第２のビアホールを金属ペーストで充填する工程を含むことを特徴とする積層配線基板の製造方法。
  8. 請求項６又は請求項７に記載の積層配線基板の製造方法であって、
    前記第１及び第２の回路層を形成する工程は、内蔵コンデンサを形成するために、前記第１の絶縁層の所定領域を挟むように前記第１及び第２の回路層のうち所定領域が互いに対向するように前記第１及び第２の回路層を形成することを特徴とする積層配線基板の製造方法。
  9. 請求項６〜請求項８のいずれか１項に記載の積層配線基板の製造方法であってさらに、
    内蔵抵抗を前記第１又は第２の回路層内に形成する工程を含むことを特徴とする積層配線基板の製造方法。
  10. 請求項６〜請求項９のいずれか１項に記載の積層配線基板の製造方法であって、
    前記第３の回路層は第１の穴を有し、前記第１の回路層は前記第１の穴と対向する位置に前記第１の穴よりも小さい第２の穴を有し、
    前記第１のビアホールを形成する工程は、前記第３の回路層の上方からレーザビームを照射することにより、前記第３の回路層をマスクとして前記第１の穴と連通する第１のサブビアホールを前記第２の絶縁層に形成し、さらに前記第１の回路層をマスクとして前記第２の穴と連通する第２のサブビアホールを前記第２の絶縁層に形成することを特徴とする積層配線基板の製造方法。

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