JPH10209204A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JPH10209204A JPH10209204A JP9010842A JP1084297A JPH10209204A JP H10209204 A JPH10209204 A JP H10209204A JP 9010842 A JP9010842 A JP 9010842A JP 1084297 A JP1084297 A JP 1084297A JP H10209204 A JPH10209204 A JP H10209204A
- Authority
- JP
- Japan
- Prior art keywords
- circuit board
- conductive paste
- bump
- semiconductor element
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/321—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by conductive adhesives
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/3452—Solder masks
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】
【課題】半導体素子と回路基板との電気的接続を高密度
で安定に確保する半導体装置を提供する。 【解決手段】半導体素子２５の電極にバンプ２６を形成
し、バンプ２６に対応する回路基板の位置に貫通孔２１
を形成するとともに貫通孔２１に導電性ペースト２３を
充填し、半導体素子２５のバンプ２６を貫通孔２１の導
電性ペースト２３に接合することにより、バンプ２６の
高さや形状にばらつきがあったり回路基板２４の反り等
があっても半導体素子２５と回路基板２４を確実に接合
でき、接合強度が高く熱応力などに対しても安定である
半導体装置が得られる。
で安定に確保する半導体装置を提供する。 【解決手段】半導体素子２５の電極にバンプ２６を形成
し、バンプ２６に対応する回路基板の位置に貫通孔２１
を形成するとともに貫通孔２１に導電性ペースト２３を
充填し、半導体素子２５のバンプ２６を貫通孔２１の導
電性ペースト２３に接合することにより、バンプ２６の
高さや形状にばらつきがあったり回路基板２４の反り等
があっても半導体素子２５と回路基板２４を確実に接合
でき、接合強度が高く熱応力などに対しても安定である
半導体装置が得られる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関するものであり、半導体素子と導体パ
ターンが形成された回路基板との電気的接続技術に関す
る。
その製造方法に関するものであり、半導体素子と導体パ
ターンが形成された回路基板との電気的接続技術に関す
る。
【０００２】
【従来の技術】近年、半導体実装は高密度化の方向に進
んでおり、実装面積の低減や、電極数の増加に対応する
ために、さまざまな高密度実装の方法が提案されてい
る。
んでおり、実装面積の低減や、電極数の増加に対応する
ために、さまざまな高密度実装の方法が提案されてい
る。
【０００３】その例として、米国特許第４６６１１９２
号公報や、特開昭Ｈ６−２２４２５９号公報に記載され
ているように、電極部にバンプが形成された半導体素子
を、導体パターンが形成された回路基板にフェースダウ
ンにより接続する方法が知られている。
号公報や、特開昭Ｈ６−２２４２５９号公報に記載され
ているように、電極部にバンプが形成された半導体素子
を、導体パターンが形成された回路基板にフェースダウ
ンにより接続する方法が知られている。
【０００４】以下に、一例として特開昭Ｈ６−２２４２
５９号公報の例を示す。
５９号公報の例を示す。
【０００５】まず、図８に示すようにワイヤーボンディ
ング法を用いて半導体素子１の電極２上にＡｕバンプ３
（Ａｕ二段突起）を形成する。この方法は、Ａｕワイヤ
ー先端に形成したボールをアルミニウム電極に熱圧接す
ることにより、二段突起の下段部を形成し、さらにキャ
ピラリ４を移動させることにより形成したＡｕワイヤー
ループをもって、二段突起の上段部を形成する。前記状
態においては、Ａｕ二段突起の高さは均一でなく、また
頭頂部の平坦性にも欠けているために、Ａｕ二段突起を
加圧することにより高さの均一化ならびに頭頂部の平坦
化、いわゆるレベリングを行なう。このようにして図９
に示すような、バンプ３が形成された半導体素子１がで
きる。
ング法を用いて半導体素子１の電極２上にＡｕバンプ３
（Ａｕ二段突起）を形成する。この方法は、Ａｕワイヤ
ー先端に形成したボールをアルミニウム電極に熱圧接す
ることにより、二段突起の下段部を形成し、さらにキャ
ピラリ４を移動させることにより形成したＡｕワイヤー
ループをもって、二段突起の上段部を形成する。前記状
態においては、Ａｕ二段突起の高さは均一でなく、また
頭頂部の平坦性にも欠けているために、Ａｕ二段突起を
加圧することにより高さの均一化ならびに頭頂部の平坦
化、いわゆるレベリングを行なう。このようにして図９
に示すような、バンプ３が形成された半導体素子１がで
きる。
【０００６】次に回転する円盤上に、ドクターブレード
法を用いて適当な厚みにＡｇ−Ｐｄを導電物質として含
有する導電性接着剤を塗布し、この導電性接着剤にＡｕ
バンプ３を設けた半導体素子１を押し当てた後に引き上
げる方法、いわゆる転写法によって、図１３に示すよう
に、Ａｕバンプ３に導電性接着剤５を供給し、図１４に
示すように、半導体素子１の表面を下にして実装する方
法であるフリップチップ方式によって、半導体素子１上
の導電性接着剤５が供給されたＡｕバンプ３と、回路基
板６の表面に形成された金属箔の導体をパターン形成し
た電極７とを位置精度よく合わせて接合した後、一定の
温度にて熱硬化させる。そして最後にエボキシ系の封止
樹脂を半導体素子の周辺部と、半導体素子と回路基板の
隙間に注入して硬化させ樹脂モールドをする、という構
成と方式が知られている。
法を用いて適当な厚みにＡｇ−Ｐｄを導電物質として含
有する導電性接着剤を塗布し、この導電性接着剤にＡｕ
バンプ３を設けた半導体素子１を押し当てた後に引き上
げる方法、いわゆる転写法によって、図１３に示すよう
に、Ａｕバンプ３に導電性接着剤５を供給し、図１４に
示すように、半導体素子１の表面を下にして実装する方
法であるフリップチップ方式によって、半導体素子１上
の導電性接着剤５が供給されたＡｕバンプ３と、回路基
板６の表面に形成された金属箔の導体をパターン形成し
た電極７とを位置精度よく合わせて接合した後、一定の
温度にて熱硬化させる。そして最後にエボキシ系の封止
樹脂を半導体素子の周辺部と、半導体素子と回路基板の
隙間に注入して硬化させ樹脂モールドをする、という構
成と方式が知られている。
【０００７】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の構成では、半導体素子のバンプは、回路基板
表面に形成された金属箔の導体をパターン形成した平面
状の電極に接合されるために以下のような課題があっ
た。
うな従来の構成では、半導体素子のバンプは、回路基板
表面に形成された金属箔の導体をパターン形成した平面
状の電極に接合されるために以下のような課題があっ
た。
【０００８】即ち、たとえば、前記のバンプは、あらか
じめ高さを均一化したり頭部の平坦化をする必要があ
り、そのため工程が必要なこと。また、たとえ高さの均
一化の工程を取り入れても、ある程度のばらつきは避け
られなく、その場合は図１５に示すように接合が不十分
なバンプも発生することがある。また、導電性接着剤を
転写法によりバンプに供給する際にも、導電性接着剤の
付着量もある程度のばらつきは避けられず、このために
図１６に示すように接合が不十分になったり、隣の電極
とショートすることもあると言った課題が有った。ま
た、回路基板がガラスエポキシなどの樹脂基板の場合
は、反りやうねりが大きく、図１７に示す様に接合が不
十分になるなど、電気的接続の信頼性が低いと言う課題
が有った。
じめ高さを均一化したり頭部の平坦化をする必要があ
り、そのため工程が必要なこと。また、たとえ高さの均
一化の工程を取り入れても、ある程度のばらつきは避け
られなく、その場合は図１５に示すように接合が不十分
なバンプも発生することがある。また、導電性接着剤を
転写法によりバンプに供給する際にも、導電性接着剤の
付着量もある程度のばらつきは避けられず、このために
図１６に示すように接合が不十分になったり、隣の電極
とショートすることもあると言った課題が有った。ま
た、回路基板がガラスエポキシなどの樹脂基板の場合
は、反りやうねりが大きく、図１７に示す様に接合が不
十分になるなど、電気的接続の信頼性が低いと言う課題
が有った。
【０００９】本発明は、従来のこの様な課題を考慮し、
バンプ形状のばらつきや導電性接着剤のばらつき、回路
基板の反りなどがあっても、半導体素子と回路基板との
電気的接続の信頼性を従来に比べてより一層向上出来る
半導体装置およびその製造方法を提供することを目的と
する。
バンプ形状のばらつきや導電性接着剤のばらつき、回路
基板の反りなどがあっても、半導体素子と回路基板との
電気的接続の信頼性を従来に比べてより一層向上出来る
半導体装置およびその製造方法を提供することを目的と
する。
【００１０】
【課題を解決するための手段】請求項１記載の本発明
は、複数の電極にバンプが形成された半導体素子と、前
記バンプに対応する位置に導電性ペーストが充填された
貫通孔又は凹部を有し、導体パターンが形成された回路
基板とを備え、前記バンプが前記導電性ペーストに接合
されている半導体装置である。
は、複数の電極にバンプが形成された半導体素子と、前
記バンプに対応する位置に導電性ペーストが充填された
貫通孔又は凹部を有し、導体パターンが形成された回路
基板とを備え、前記バンプが前記導電性ペーストに接合
されている半導体装置である。
【００１１】請求項５記載の本発明は、半導体素子の電
極にバンプを形成する工程と、絶縁基板に対して、前記
バンプに対応する位置に貫通孔を形成する工程と、前記
絶縁基板を導体パターンが形成された回路基板に張り合
わせる工程と、前記貫通孔に導電性ペーストを充填する
工程と、前記導電性ペーストが充填された貫通孔に前記
バンプが対応する様に相対的に位置合わせして、前記導
電性ペーストと前記バンプとを接合する工程とを有する
半導体装置の製造方法である。
極にバンプを形成する工程と、絶縁基板に対して、前記
バンプに対応する位置に貫通孔を形成する工程と、前記
絶縁基板を導体パターンが形成された回路基板に張り合
わせる工程と、前記貫通孔に導電性ペーストを充填する
工程と、前記導電性ペーストが充填された貫通孔に前記
バンプが対応する様に相対的に位置合わせして、前記導
電性ペーストと前記バンプとを接合する工程とを有する
半導体装置の製造方法である。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。 （実施の形態１）ここでは、先ず、（１）本発明の一実
施の形態の半導体装置の製造に用いる、２層回路基板の
製造方法について、図１を用いて説明する。その後、
（２）図１に示した２層回路基板を重ね合わせた多層回
路基板の製造方法について、図２を用いて説明する。最
後に、（３）この様にして作成した多層回路基板の最上
層に充填した導電性ペーストと、半導体の電極上のバン
プとの接合方法について述べる。
て図面を参照して説明する。 （実施の形態１）ここでは、先ず、（１）本発明の一実
施の形態の半導体装置の製造に用いる、２層回路基板の
製造方法について、図１を用いて説明する。その後、
（２）図１に示した２層回路基板を重ね合わせた多層回
路基板の製造方法について、図２を用いて説明する。最
後に、（３）この様にして作成した多層回路基板の最上
層に充填した導電性ペーストと、半導体の電極上のバン
プとの接合方法について述べる。
【００１３】（１）本発明の一実施の形態の半導体装置
の製造に用いる、２層回路基板の製造方法について、図
１（ａ）〜（ｅ）を用いて説明する。
の製造に用いる、２層回路基板の製造方法について、図
１（ａ）〜（ｅ）を用いて説明する。
【００１４】図１（ａ）〜（ｅ）は２層回路基板の製造
方法を示す工程断面図である。
方法を示す工程断面図である。
【００１５】まず、図１（ａ）に示すように、ポリエス
テルあるいはＰＥＴなどの剥離シート８（約１０μｍ
厚）を片面に張り付けたガラスエポキシ基板などの絶縁
基板９（約２００μｍ厚）の所定の箇所に直径約２００
μｍの貫通孔１０を形成し、その絶縁基板９の下面に第
１の銅箔１１（約３０μｍ厚）を接着する。次に図１
（ｂ）に示すように、貫通孔１０に導電性ペースト１２
を充填する。この導電性ペースト１２は剥離シート８を
印刷マスクとして印刷することにより充填される。導電
性ペースト材料としては、たとえばバインダーとしてに
エポキシレジン、導電性物質としてＡｇ−Ｐｄ合金から
なるものを用いる。次に図１（ｃ）に示すように、絶縁
基板９から剥離シート８を剥離すると貫通孔１０の内部
に導電性ペースト１２が充填される。次に図１（ｄ）に
示すように、絶縁基板９の上面に第２の銅箔１３（約３
０μｍ厚）を張り付けた後、絶縁基板９と第２の銅箔１
３とを本接着するとともに、導電性ペースト１２を硬化
させる。次に図１（ｅ）に示すように、第１の銅箔１１
および第２の銅箔１３を選択的にエッチングして第１の
回路パターン１１ａおよび第２の回路パターン１３ａを
形成する。
テルあるいはＰＥＴなどの剥離シート８（約１０μｍ
厚）を片面に張り付けたガラスエポキシ基板などの絶縁
基板９（約２００μｍ厚）の所定の箇所に直径約２００
μｍの貫通孔１０を形成し、その絶縁基板９の下面に第
１の銅箔１１（約３０μｍ厚）を接着する。次に図１
（ｂ）に示すように、貫通孔１０に導電性ペースト１２
を充填する。この導電性ペースト１２は剥離シート８を
印刷マスクとして印刷することにより充填される。導電
性ペースト材料としては、たとえばバインダーとしてに
エポキシレジン、導電性物質としてＡｇ−Ｐｄ合金から
なるものを用いる。次に図１（ｃ）に示すように、絶縁
基板９から剥離シート８を剥離すると貫通孔１０の内部
に導電性ペースト１２が充填される。次に図１（ｄ）に
示すように、絶縁基板９の上面に第２の銅箔１３（約３
０μｍ厚）を張り付けた後、絶縁基板９と第２の銅箔１
３とを本接着するとともに、導電性ペースト１２を硬化
させる。次に図１（ｅ）に示すように、第１の銅箔１１
および第２の銅箔１３を選択的にエッチングして第１の
回路パターン１１ａおよび第２の回路パターン１３ａを
形成する。
【００１６】このようにして、第１の回路パターン１１
ａと第２の回路パターン１３ａとは貫通孔１０に充填さ
れた導電性ペースト１２によってインナビアホール接続
され、２層配線回路基板１４が得られる。
ａと第２の回路パターン１３ａとは貫通孔１０に充填さ
れた導電性ペースト１２によってインナビアホール接続
され、２層配線回路基板１４が得られる。
【００１７】（２）次に、図１に示した２層回路基板を
重ね合わせた多層回路基板の製造方法について、図２
（ａ）〜（ｃ）を用いて説明する。
重ね合わせた多層回路基板の製造方法について、図２
（ａ）〜（ｃ）を用いて説明する。
【００１８】即ち、図２（ａ）に示すように、図１
（ａ）〜（ｅ）の工程を経て製造された第１の２層回路
基板１４の上に、図１と同様な剥離シート１５を備え所
定の箇所に貫通孔１６が形成された絶縁基板１７を張り
付ける。次に図２（ｂ）に示すように、貫通孔１６に導
電性ペースト１８を充填する。この導電性ペースト１８
は剥離シート１５をマスクとして印刷することにより充
填される。次に図２（ｃ）に示すように、絶縁基板１７
から剥離シート１５を剥離すると貫通孔１６内のみに導
電性ペースト１８が充填される。この工程を繰り返すこ
とにより、任意の多層回路基板が得られる。
（ａ）〜（ｅ）の工程を経て製造された第１の２層回路
基板１４の上に、図１と同様な剥離シート１５を備え所
定の箇所に貫通孔１６が形成された絶縁基板１７を張り
付ける。次に図２（ｂ）に示すように、貫通孔１６に導
電性ペースト１８を充填する。この導電性ペースト１８
は剥離シート１５をマスクとして印刷することにより充
填される。次に図２（ｃ）に示すように、絶縁基板１７
から剥離シート１５を剥離すると貫通孔１６内のみに導
電性ペースト１８が充填される。この工程を繰り返すこ
とにより、任意の多層回路基板が得られる。
【００１９】また多層基板は特開平６−２６８３４５
（図示せず）に示されているようにポリアミド繊維に熱
硬化性エポキシ樹脂を含浸させた被圧縮性の多孔質基材
に貫通孔を設け、貫通孔に導電性ペーストを充填した後
金属箔を張り合わせて加熱加圧しペースト中のバインダ
成分を基材に浸透させてペースト中のバインダに対する
導電性物質を緻密化させて金属箔間の電気的接続をより
高める方法で制作しても良い。このようなポリアミド樹
脂に熱硬化性エポキシ樹脂を含浸させて形成した回路基
板は熱膨張率が低く、シリコンチップとの接合後の温度
変化による熱応力の発生が少ないという効果がある。
（図示せず）に示されているようにポリアミド繊維に熱
硬化性エポキシ樹脂を含浸させた被圧縮性の多孔質基材
に貫通孔を設け、貫通孔に導電性ペーストを充填した後
金属箔を張り合わせて加熱加圧しペースト中のバインダ
成分を基材に浸透させてペースト中のバインダに対する
導電性物質を緻密化させて金属箔間の電気的接続をより
高める方法で制作しても良い。このようなポリアミド樹
脂に熱硬化性エポキシ樹脂を含浸させて形成した回路基
板は熱膨張率が低く、シリコンチップとの接合後の温度
変化による熱応力の発生が少ないという効果がある。
【００２０】（３）最後に、以上の様にして形成した多
層回路基板を用いて、最上層に充填した導電性ペースト
と、半導体の電極上のバンプとの接合方法について、図
３〜図９を参照しながら説明する。
層回路基板を用いて、最上層に充填した導電性ペースト
と、半導体の電極上のバンプとの接合方法について、図
３〜図９を参照しながら説明する。
【００２１】先ず、図３〜図５は、このようにして形成
した多層回路基板の最上層に、半導体素子のバンプを接
合するための貫通孔と導電性ペーストを形成する各工程
を示す図である。
した多層回路基板の最上層に、半導体素子のバンプを接
合するための貫通孔と導電性ペーストを形成する各工程
を示す図である。
【００２２】図３に示すように、前述の工程とまったく
同様にして形成された多層回路基板１９の上に、剥離シ
ート２０を備え、半導体素子のバンプに対応した位置に
貫通孔２１が形成された絶縁基板２２を張り付ける。
同様にして形成された多層回路基板１９の上に、剥離シ
ート２０を備え、半導体素子のバンプに対応した位置に
貫通孔２１が形成された絶縁基板２２を張り付ける。
【００２３】次に、図４に示すように、貫通孔２１に導
電性ペースト２３を充填する。この導電性ペースト２３
は剥離シート２０をマスクとして印刷することにより充
填される。
電性ペースト２３を充填する。この導電性ペースト２３
は剥離シート２０をマスクとして印刷することにより充
填される。
【００２４】次に、図５に示すように、絶縁基板２２か
ら剥離シート２０を剥離すると貫通孔２１内のみに導電
性ペースト２３が充填されたものとなる。導電性ペース
トはこのようにマスクして塗布されまた貫通孔に保持さ
れるのでばらつきの少ない形状で形成される。このよう
にして多層回路基板の最上層に、半導体素子のバンプを
接合するための貫通孔とそれに充填された導電性ペース
トが形成された回路基板２４ができる。
ら剥離シート２０を剥離すると貫通孔２１内のみに導電
性ペースト２３が充填されたものとなる。導電性ペース
トはこのようにマスクして塗布されまた貫通孔に保持さ
れるのでばらつきの少ない形状で形成される。このよう
にして多層回路基板の最上層に、半導体素子のバンプを
接合するための貫通孔とそれに充填された導電性ペース
トが形成された回路基板２４ができる。
【００２５】次に、この回路基板２４に半導体素子をフ
ェースダウンで接合する工程を図６を用いて説明する。
ェースダウンで接合する工程を図６を用いて説明する。
【００２６】図１１に示した公知の方法で半導体素子２
５にＡｕ二段パンプ２６を形成し、バンプ面を下にして
前述の回路基板２４の導電性ペースト２３が充填された
貫通孔２１に位置あわせする。
５にＡｕ二段パンプ２６を形成し、バンプ面を下にして
前述の回路基板２４の導電性ペースト２３が充填された
貫通孔２１に位置あわせする。
【００２７】その後、図７に示すようにバンプ２６を、
導電性ペースト２３に接合する。導電性ペーストにバイ
ンダーとしてエポキシレジン、導電性物質としてＡｇ−
Ｐｄ合金を用いた場合、１００℃の温度で１時間、さら
に１２０℃の温度で２時間加熱接合することにより接合
を完了する。
導電性ペースト２３に接合する。導電性ペーストにバイ
ンダーとしてエポキシレジン、導電性物質としてＡｇ−
Ｐｄ合金を用いた場合、１００℃の温度で１時間、さら
に１２０℃の温度で２時間加熱接合することにより接合
を完了する。
【００２８】図７で述べた接合状態の詳細を、図８に拡
大図として示す。２５は半導体素子、２６はバンプ、２
３は貫通孔２１に充填された導電性ペースト、２８は導
体パターンである。接合部が従来のように金属箔をパタ
ーン形成した平面状の電極ではなく、貫通孔に導電性ペ
ーストを充填したものであり、深さに裕度があるため
に、バンプの高さや形状にばらつきがあったり回路基板
に反り等があっても、図８示すように確実に接合できる
構造になっている。近年、回路基板はコスト低減するた
めに樹脂基板が使用される頻度が高くなっているがこの
ような樹脂基板で問題になる反りや変形などにたいして
特に効果がある。また二段バンブになっていることで先
端が細くなっており容易に貫通孔に案内され位置が正確
に決まる。また導電性ペーストが貫通孔により規制され
ているために隣接部と干渉することが少なく、さらに穴
径を細くすることでピッチ間隔を狭くでき高密度実装が
できる。
大図として示す。２５は半導体素子、２６はバンプ、２
３は貫通孔２１に充填された導電性ペースト、２８は導
体パターンである。接合部が従来のように金属箔をパタ
ーン形成した平面状の電極ではなく、貫通孔に導電性ペ
ーストを充填したものであり、深さに裕度があるため
に、バンプの高さや形状にばらつきがあったり回路基板
に反り等があっても、図８示すように確実に接合できる
構造になっている。近年、回路基板はコスト低減するた
めに樹脂基板が使用される頻度が高くなっているがこの
ような樹脂基板で問題になる反りや変形などにたいして
特に効果がある。また二段バンブになっていることで先
端が細くなっており容易に貫通孔に案内され位置が正確
に決まる。また導電性ペーストが貫通孔により規制され
ているために隣接部と干渉することが少なく、さらに穴
径を細くすることでピッチ間隔を狭くでき高密度実装が
できる。
【００２９】そして、最後に図９に示すように、エポキ
シ系の封止樹脂２９を半導体素子２５の周辺部と、半導
体素子２５と回路基板２４との間に形成された隙間に注
入し、一定の温度で硬化させて樹脂モールドする。封止
樹脂２９としてはエポキシ系樹脂に高熱伝導セラミック
である窒化アルミニウムもしくは窒化珪素等をフィラー
として添加したものを用いる。
シ系の封止樹脂２９を半導体素子２５の周辺部と、半導
体素子２５と回路基板２４との間に形成された隙間に注
入し、一定の温度で硬化させて樹脂モールドする。封止
樹脂２９としてはエポキシ系樹脂に高熱伝導セラミック
である窒化アルミニウムもしくは窒化珪素等をフィラー
として添加したものを用いる。
【００３０】（実施の形態２）次に、本発明の他の実施
の形態について、図面を用いて説明する。
の形態について、図面を用いて説明する。
【００３１】上記実施の形態では、バンプとして二段バ
ンプを使用した例を示したが、特開昭５７−１６３９１
９などで公知なボール状のＡｕあるいはハンダなどから
なるバンプを用いた場合について述べる。尚、本実施の
形態は、ボール形状のバンプを用いている点を除いて
は、上記実施の形態と同じ構成である。同様の構成につ
いては、説明を省略する。
ンプを使用した例を示したが、特開昭５７−１６３９１
９などで公知なボール状のＡｕあるいはハンダなどから
なるバンプを用いた場合について述べる。尚、本実施の
形態は、ボール形状のバンプを用いている点を除いて
は、上記実施の形態と同じ構成である。同様の構成につ
いては、説明を省略する。
【００３２】即ち、この場合の接合状態を図１０に示
す。同図において、３０は半導体素子、３１はボール状
バンプ、３２は貫通孔３３に充填された導電性ペース
ト、３４は導体パターンである。この場合も貫通孔によ
る深さ方向の裕度のためボール状バンプのばらつきを吸
収し位置が正確に決まるという効果がある。
す。同図において、３０は半導体素子、３１はボール状
バンプ、３２は貫通孔３３に充填された導電性ペース
ト、３４は導体パターンである。この場合も貫通孔によ
る深さ方向の裕度のためボール状バンプのばらつきを吸
収し位置が正確に決まるという効果がある。
【００３３】このように上記実施の形態によれば、半導
体素子と回路基板を接続するにあたり、半導体素子に設
けるバンプの高さや形状にばらつきがあっても確実に接
合でき、高さを均一化したり頭部の平坦化をする必要が
なく工程が低減できるとともに信頼性が向上する。また
導電性接着剤をバンプに塗布する必要が無く、その際に
発生しがちだった導電性接着剤のばらつきによる接合不
良や隣の電極とのショートなどの不良が低減できる。ガ
ラスエポキシなどの樹脂基板のように反りやうねりが大
きい回路基板に対しても確実に接合できる。バンプは回
路基板の貫通孔に食い込む形で接合されているため接合
強度が高く熱応力などに対しても安定的に結合を保持で
きる。導電性ペーストが貫通孔で規制されているために
高密度に実装できるなどといった優れた効果がある。
体素子と回路基板を接続するにあたり、半導体素子に設
けるバンプの高さや形状にばらつきがあっても確実に接
合でき、高さを均一化したり頭部の平坦化をする必要が
なく工程が低減できるとともに信頼性が向上する。また
導電性接着剤をバンプに塗布する必要が無く、その際に
発生しがちだった導電性接着剤のばらつきによる接合不
良や隣の電極とのショートなどの不良が低減できる。ガ
ラスエポキシなどの樹脂基板のように反りやうねりが大
きい回路基板に対しても確実に接合できる。バンプは回
路基板の貫通孔に食い込む形で接合されているため接合
強度が高く熱応力などに対しても安定的に結合を保持で
きる。導電性ペーストが貫通孔で規制されているために
高密度に実装できるなどといった優れた効果がある。
【００３４】
【発明の効果】以上述べたところから明らかなように本
発明は、半導体素子と回路基板との電気的接続の信頼性
を従来に比べてより一層向上出来ると言う長所を有す
る。
発明は、半導体素子と回路基板との電気的接続の信頼性
を従来に比べてより一層向上出来ると言う長所を有す
る。
【図１】（ａ）〜（ｅ）：本発明の実施形態１における
２層回路基板の各製造工程を示す断面図
２層回路基板の各製造工程を示す断面図
【図２】（ａ）〜（ｃ）：本発明の実施形態１における
多層回路基板の各製造工程を示す断面図
多層回路基板の各製造工程を示す断面図
【図３】本発明の実施形態１の回路基板の製造工程にお
いて、絶縁基板を張り付ける工程を示す断面図
いて、絶縁基板を張り付ける工程を示す断面図
【図４】本発明の実施形態１の回路基板の製造工程にお
いて、導電性ペーストを充填する工程を示す断面図
いて、導電性ペーストを充填する工程を示す断面図
【図５】本発明の実施形態１の回路基板の製造工程にお
いて、剥離シートを剥離する工程を示す断面図
いて、剥離シートを剥離する工程を示す断面図
【図６】本発明の実施形態１における回路基板と半導体
素子との接合工程を示す断面図
素子との接合工程を示す断面図
【図７】本発明の実施形態１における回路基板と半導体
素子との接合状態を示す断面図
素子との接合状態を示す断面図
【図８】図７における接合部分を拡大した拡大断面図
【図９】本発明の実施形態１における半導体装置の断面
図
図
【図１０】本発明の実施の形態２における回路基板と半
導体素子との接合状態を示す断面図
導体素子との接合状態を示す断面図
【図１１】従来のバンプ形成方法の例を示す断面図
【図１２】従来のバンプが形成された半導体素子の断面
図
図
【図１３】従来のバンプに導電性ペーストが塗布された
半導体素子の断面図
半導体素子の断面図
【図１４】従来の半導体装置を示す断面図
【図１５】従来の半導体装置においてバンプの高さが不
均一な場合の断面図
均一な場合の断面図
【図１６】従来の半導体装置において導電性接着剤の付
着量にばらつきが有る場合の断面図
着量にばらつきが有る場合の断面図
【図１７】従来の半導体装置において回路基板に反り等
がある場合の断面図
がある場合の断面図
２１ 貫通孔 ２３ 導電性ペースト ２４ 回路基板 ２５ 半導体素子 ２６ バンプ ２８ 導体パターン
Claims (5)
- 【請求項１】複数の電極にバンプが形成された半導体素
子と、 前記バンプに対応する位置に導電性ペーストが充填され
た貫通孔又は凹部を有し、導体パターンが形成された回
路基板とを備え、 前記バンプが前記導電性ペーストに接合されていること
を特徴とする半導体装置。 - 【請求項２】前記バンプは、下段部と上段部とを有する
二段突起形状であることを特徴とする請求項１記載の半
導体装置。 - 【請求項３】前記回路基板が樹脂基板で構成されている
ことを特徴とする請求項１記載の半導体装置。 - 【請求項４】前記回路基板がポリアミド繊維を樹脂に含
浸させた樹脂基板で構成されていることを特徴とする請
求項３記載の半導体装置。 - 【請求項５】半導体素子の電極にバンプを形成する工程
と、 絶縁基板に対して、前記バンプに対応する位置に貫通孔
を形成する工程と、 前記絶縁基板を導体パターンが形成された回路基板に張
り合わせる工程と、 前記貫通孔に導電性ペーストを充填する工程と、 前記導電性ペーストが充填された貫通孔に前記バンプが
対応する様に相対的に位置合わせして、前記導電性ペー
ストと前記バンプとを接合する工程と、を有することを
特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9010842A JPH10209204A (ja) | 1997-01-24 | 1997-01-24 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9010842A JPH10209204A (ja) | 1997-01-24 | 1997-01-24 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10209204A true JPH10209204A (ja) | 1998-08-07 |
Family
ID=11761615
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9010842A Pending JPH10209204A (ja) | 1997-01-24 | 1997-01-24 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10209204A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001298043A (ja) * | 2000-02-08 | 2001-10-26 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US6720647B2 (en) | 2000-06-05 | 2004-04-13 | Nec Electronics Corporation | Semiconductor device and method of manufacturing the same |
| US6936532B2 (en) | 2002-06-03 | 2005-08-30 | Denso Corporation | Substrate having a plurality of bumps, method of forming the same, and method of bonding substrate to another |
| US7605075B2 (en) | 2004-12-06 | 2009-10-20 | International Business Machines Corporation | Multilayer circuit board and method of manufacturing the same |
| CN111629519A (zh) * | 2020-05-18 | 2020-09-04 | 微智医疗器械有限公司 | 芯片与电路板的连接方法、电路板组件及电子设备 |
-
1997
- 1997-01-24 JP JP9010842A patent/JPH10209204A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001298043A (ja) * | 2000-02-08 | 2001-10-26 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US6720647B2 (en) | 2000-06-05 | 2004-04-13 | Nec Electronics Corporation | Semiconductor device and method of manufacturing the same |
| US6936532B2 (en) | 2002-06-03 | 2005-08-30 | Denso Corporation | Substrate having a plurality of bumps, method of forming the same, and method of bonding substrate to another |
| CN100388449C (zh) * | 2002-06-03 | 2008-05-14 | 株式会社电装 | 在基片上形成凸块的方法 |
| US7605075B2 (en) | 2004-12-06 | 2009-10-20 | International Business Machines Corporation | Multilayer circuit board and method of manufacturing the same |
| CN111629519A (zh) * | 2020-05-18 | 2020-09-04 | 微智医疗器械有限公司 | 芯片与电路板的连接方法、电路板组件及电子设备 |
| CN111629519B (zh) * | 2020-05-18 | 2021-04-09 | 微智医疗器械有限公司 | 芯片与电路板的连接方法、电路板组件及电子设备 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6544428B1 (en) | Method for producing a multi-layer circuit board using anisotropic electro-conductive adhesive layer | |
| US20060021791A1 (en) | Electronic component embedded substrate and method for manufacturing the same | |
| KR20080035974A (ko) | 전자 부품이 탑재된 다층 배선 기판 및 그 제조 방법 | |
| KR20060063654A (ko) | 칩 내장 기판의 제조 방법 | |
| JP2000138313A (ja) | 半導体装置及びその製造方法 | |
| JPH10199934A (ja) | 半導体素子実装構造体及び半導体素子実装方法 | |
| JP2007266111A (ja) | 半導体装置、それを用いた積層型半導体装置、ベース基板、および半導体装置の製造方法 | |
| JP4954765B2 (ja) | 配線基板の製造方法 | |
| JP4939916B2 (ja) | 多層プリント配線板およびその製造方法 | |
| US6528889B1 (en) | Electronic circuit device having adhesion-reinforcing pattern on a circuit board for flip-chip mounting an IC chip | |
| JP4460341B2 (ja) | 配線基板およびその製造方法 | |
| JPH1126631A (ja) | 半導体装置とその製造方法 | |
| JP2003007916A (ja) | 回路装置の製造方法 | |
| JP2003007917A (ja) | 回路装置の製造方法 | |
| JP2003007922A (ja) | 回路装置の製造方法 | |
| JP2009135391A (ja) | 電子装置およびその製造方法 | |
| JPH10209204A (ja) | 半導体装置およびその製造方法 | |
| JP3110389B2 (ja) | 印刷配線板とその製造方法 | |
| JP2002151853A (ja) | 多層配線基板とその製造方法 | |
| JP2000261152A (ja) | プリント配線組立体 | |
| JP3851585B2 (ja) | プリント配線板へのベアチップ半導体素子の接続方法 | |
| JP4593444B2 (ja) | 電子部品実装構造体の製造方法 | |
| JP3646056B2 (ja) | フリップチップ実装方法 | |
| JPH07226455A (ja) | 半導体パッケージおよびその製造方法 | |
| JP2001135662A (ja) | 半導体素子および半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040224 |