JP2009272435A

JP2009272435A - 部品内蔵基板及びその製造方法

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Publication number: JP2009272435A
Application number: JP2008121535A
Authority: JP
Inventors: Motoaki Tani; 元昭谷
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2008-05-07
Filing date: 2008-05-07
Publication date: 2009-11-19
Anticipated expiration: 2028-05-07
Also published as: JP5176676B2

Abstract

【課題】配線及び端子等の密度をより一層向上させることができる部品内蔵基板及びその製造方法を提供する。
【解決手段】コア基板２０に、個片化された半導体素子１０がフリップチップ実装されている。素子部１１に表面から裏面まで貫通する複数の貫通孔が形成されており、これらの貫通孔内に貫通ビア１３が形成されている。素子部１１の表面には複数のバンプ１２が形成され、裏面には貫通ビア１３に接続された複数の背面端子１４が形成されている。バンプ１２及び背面端子１４は素子部１１内の集積回路等に接続されており、端子として機能する。半導体素子１０上に引き回し配線層３５ａが設けられている。引き回し配線層３５ａには多層配線が含まれており、その一部が背面端子１４に接続されている。また、引き回し配線層３５ａ、ガラス繊維強化樹脂材３３、コア基板２０及び引き回し配線層３５ｂを貫通するスルーホール３６が形成されている。
【選択図】図１

Description

本発明は、電子部品を内蔵した部品内蔵基板及びその製造方法に関する。

電子機器に対する小型化、高性能化及び低価格化等の要求に伴い、近年、プリント配線板の微細化及び多層化、並びにプリント配線板内での電子部品の高密度化が急速に進められている。また、半導体チップ等の電子部品を内蔵した多層配線基板（部品内蔵基板）の開発も行われている。

そして、部品内蔵基板の製造過程では、電子部品をコア基板にフェースダウンで実装し、その後、コア基板の両面に多層配線を形成している。

このような部品内蔵基板によれば、ある程度の高密度化の効果を得ることができるが、近時の更なる高密度化の要請に十分に応えることが困難となってきている。つまり、配線及び端子等の高密度化が要請されているが、配線及び端子等の配置に限界が見えてきている。そこで、より一層の高密度化を実現できる他の構造が望まれている。

特開２００２−９２３６号公報

本発明の目的は、配線及び端子等の密度をより一層向上させることができる部品内蔵基板及びその製造方法を提供することにある。

本願発明者は、上記課題を解決すべく、鋭意検討を重ねた結果、以下に示す発明の諸態様に想到した。

部品内蔵基板には、回路が設けられた基板と、前記基板上に固定され、その表面及び裏面に端子が設けられた半導体素子と、前記半導体素子上に設けられた配線と、が設けられている。そして、前記半導体素子の表面側の端子は、前記基板の回路に接続され、前記配線は、前記半導体素子の裏面側の端子に接続されている。

部品内蔵基板の製造方法では、回路が設けられた基板上に、表面及び裏面に端子が設けられた半導体素子を、前記半導体素子の表面側の端子を前記基板の回路に接続しながら固定し、その後、前記半導体素子上に前記半導体素子の裏面側の端子に接続される配線を形成する。

これらの部品内蔵基板等によれば、両面に端子が存在する半導体素子が用いられているので、基板を介さずに半導体素子と配線とを直接、接続することができる。従って、内蔵される半導体素子の端子の密度を高めることができると共に、配線の密度も高めることができる。

以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。

（第１の実施形態）
先ず、第１の実施形態について説明する。図１は、第１の実施形態に係る部品内蔵基板の構造を示す断面図である。

第１の実施形態では、図１に示すように、コア基板２０に、個片化された半導体素子１０がフリップチップ実装されている。

コア基板２０では、硬化したガラス繊維強化樹脂剤等からなる基材２１に複数の孔が形成されており、これらの孔を貫通する回路２２が基材２１の表裏面にわたって形成されている。基材２１の厚さは０．１ｍｍ〜１．０ｍｍ程度である。また、回路２２には、６０μｍ〜３００μｍ程度のピッチで形成された接続端子が含まれている。

一方、半導体素子１０の厚さは０．０５ｍｍ〜０．２ｍｍ程度であり、縦横の長さはいずれも２ｍｍ〜２０ｍｍ程度である。半導体素子１０では、例えばＳｉ系又は化合物半導体（ＧａＡｓ、ＩｎＰ）系の材料を用いて作製された集積回路等を含む素子部１１に、表面から裏面まで貫通する複数の貫通孔が形成されており、これらの貫通孔内に貫通ビア１３が形成されている。貫通孔の直径は５０μｍ〜２００μｍ程度である。貫通孔は、例えばドライエッチング又はレーザ加工等に形成されたものであり、その形成方法は、ビアファースト法又はビアラスト法のいずれであってもよい。また、貫通ビア１３は貫通孔の全体を埋め込んでいてもよく、貫通孔の側面に沿って形成されていてもよい。なお、貫通ビア１３の形成前には貫通孔の側面の絶縁性を確保しておくことが好ましい。素子部１１の表面には複数のバンプ１２が形成され、裏面には貫通ビア１３に接続された複数の背面端子１４が形成されている。バンプ１２及び背面端子１４は素子部１１内の集積回路等に接続されており、端子として機能する。バンプ１２は、スタッドバンプ、めっきバンプ、半田バンプ、又は導電性ペーストバンプ等のいずれであってもよい。また、背面端子１４の材料としては、銅、アルミニウム、金又はニッケル等が挙げられる。これらの金属の単一の膜から構成されていてもよく、積層膜から構成されていてもよい。例えば、銅膜がニッケル膜に覆われ、これらが金膜に覆われていてもよい。なお、フリップチップ実装に際してバンプ１２と回路２２との間に半田ボール３１が設けられ、その周囲にはアンダーフィル部３２が設けられている。

コア基板２０の半導体素子１０側に、半導体素子１０を取り囲むガラス繊維強化樹脂材３３が設けられている。更に、ガラス繊維強化樹脂材３３及び半導体素子１０上に引き回し配線層３５ａが設けられている。引き回し配線層３５ａには多層配線が含まれており、その一部が背面端子１４に接続されている。コア基板２０の半導体素子１０とは逆側には引き回し配線層３５ｂが形成されている。引き回し配線層３５ｂにも多層配線が含まれており、その一部が回路２２に接続されている。そして、引き回し配線層３５ａ及び３５ｂの両表面に導電膜３７が選択的に形成されている。引き回し配線層３５ａ、ガラス繊維強化樹脂材３３、コア基板２０及び引き回し配線層３５ｂを貫通するスルーホール３６が形成されており、導電膜３７の一部はスルーホール３６の側面に沿って形成されている。更に、導電膜３７の一部を覆うと共に、スルーホール３６を埋めるソルダーレジスト膜３８が形成されている。導電膜３７のソルダーレジスト膜３８から露出している部分には、例えばニッケルめっき及び金めっきの表面処理が施されており、この部分が接続端子として用いられる。

このように構成された部品内蔵基板では、素子部１１の両面に端子が存在する半導体素子１０が用いられているので、コア基板２０を介さずに半導体素子１０と引き回し配線層３５ａ内の配線とを直接、接続することができる。従って、内蔵される半導体素子１０の端子の密度を高めることができると共に、配線の密度も高めることができる。このため、機能が同一の従来の部品が用いられた部品内蔵基板（部品に背面端子がないもの）と比較すると、多層配線の層数を減らすことができ、また、部品と接続端子との間の距離を短縮することができる。

次に、第１の実施形態に係る部品内蔵基板を製造する方法について説明する。図２Ａ乃至図２Ｇは、第１の実施形態に係る部品内蔵基板を製造する方法を示す断面図である。

先ず、図２Ａに示すように、半導体素子１０及びコア基板２０を準備し、半導体素子１０のバンプ１２上に半田ボール３１を取り付ける。なお、半導体素子１０の背面端子１４の厚さは１μｍ以上であることが好ましい。

次いで、図２Ｂに示すように、半導体素子１０をコア基板２０に半田ボール３１を介してフリップチップ実装する。

その後、図２Ｃに示すように、半導体素子１０とコア基板２０との間の隙間にアンダーフィル材を注入し、これを硬化させることによりアンダーフィル部３２を形成する。

続いて、図２Ｄに示すように、半導体素子１０に整合する開口部が形成されたＢステージ状態のガラス繊維強化樹脂のプリプレグをコア基板２０上に設け、このプリプレグを硬化させることにより、ガラス繊維強化樹脂材３３を形成する。なお、プリプレグの厚さを調整しておくことにより、硬化後の厚さが半導体素子１０の厚さと同等にすることが好ましい。更に、ガラス繊維強化樹脂材３３及び半導体素子１０上に絶縁シート等の絶縁材３４ａを形成し、コア基板２０の裏面に絶縁シート等の絶縁材３４ｂを形成する。絶縁材３４ａ及び３４ｂとしてガラス繊維を含んでいる場合は、例えば真空プレスにより形成し、ガラス繊維を含んでいない場合は、例えば真空ラミネートにより形成する。

次いで、図２Ｅに示すように、ガラス繊維強化樹脂材３３及び半導体素子１０上に絶縁材３４ａを含む引き回し配線層３５ａをビルドアッププロセスにより形成し、コア基板２０の裏面に絶縁材３４ｂを含む引き回し配線層３５ｂをビルドアッププロセスにより形成する。

ここで、引き回し配線層３５ａを形成する方法について説明する。図７Ａ乃至図７Ｈは、引き回し配線層３５ａを形成する方法を工程順に示す断面図である。

絶縁材３４ａの形成後には、図７Ａに示すように、背面端子１４が絶縁材３４ａにより覆われている。

このような状態において、図７Ｂに示すように、炭酸ガスレーザ又はＵＶ−ＹＡＧレーザ等を用いて、絶縁材３４ａに背面端子１４まで達するビアホール（孔）５１を形成する。ビアホール５１の直径は、例えば６０μｍ程度とする。次いで、デスミア処理を行うことにより、ビアホール５１の内部のスミアを除去すると共に、絶縁材３４ａの表面を粗化する。

その後、図７Ｃに示すように、無電解めっき法により、めっき用のシード層５２をビアホール５１内及び絶縁材３４ａ上に形成する。シード層５２としては、例えば銅層を形成する。

続いて、図７Ｄに示すように、配線を形成する予定の領域を開口するレジストパターン６１をシード層５２上に形成する。

次いで、図７Ｅに示すように、レジストパターン６１から露出しているシード層５２上に、電気めっき法により、厚さが３０μｍ程度の金属膜５３を形成する。金属膜５３としては、例えば銅膜を形成する。

その後、図７Ｆに示すように、レジストパターン６１を除去する。更に、図７Ｇに示すように、金属膜５３から露出しているシード層５２を、例えばスプレーエッチングにより除去する。この結果、シード層５２及び金属膜５３からなる配線が形成される。

その後、絶縁材３４ａ、ビアホール５１、シード層５２及び金属膜５３の形成等を繰り返すことにより、図７Ｈに示すように、引き回し配線層３５ａを形成することができる。引き回し配線層３５ｂも同様の処理により形成することができる。

このようにして引き回し配線層３５ａ及び３５ｂを形成した後には、図２Ｆに示すように、引き回し配線層３５ａ、ガラス繊維強化樹脂材３３、コア基板２０及び引き回し配線層３５ｂを貫通するスルーホール３６を形成する。スルーホール３６は、例えばドリル加工により形成する。

次いで、図２Ｇに示すように、スルーホール３６の側面に導電膜３７を形成すると共に、引き回し配線層３５ａ及び３５ｂの表面上にも導電膜３７を形成する。導電膜３７は、例えばめっき法により形成する。

その後、導電膜３７を選択的に覆うソルダーレジスト膜３８を引き回し配線層３５ａ及び３５ｂ上に形成する。このとき、スルーホール３６内をソルダーレジスト膜３８で埋め込む（図１参照）。続いて、導電膜３７のソルダーレジスト膜３８から露出している部分に対し、例えばニッケルめっき及び金めっきをこの順で行い、部品内蔵基板を完成させる。

このような部品内蔵基板の製造方法によれば、フリップチップ実装により半導体素子１０をコア基板２０に強固に固定した後に引き回し配線層３５ａ及び３５ｂの形成を行っているので、引き回し配線層３５ａ及び３５ｂを安定して形成することができる。

なお、実装に際しては、半田ボール３１を用いる必要はなく、バンプ１２に半田を付着させてもよく、また、熱圧着法又は超音波接合法等を採用してもよい。

また、フリップチップ実装に際して、ＮＣＰ（non-conductive paste）を半導体素子１０とコア基板２０との間に介在させてもよい。この場合は、半導体素子１０の実装前にＮＣＰをコア基板２０上に塗布しておき、フリップチップ実装後のアンダーフィル材の注入及び硬化は省略する。

また、引き回し配線層３５ａ及び３５ｂの形成を、ビルドアッププロセスに代えて一括積層プロセスにより行ってもよい。

また、半導体素子１０には貫通ビア１３が含まれているので、その回路構成等によっては、スルーホール３６を形成しなくてもよい。但し、スルーホール３６が設けられている場合には、半導体素子１０がスルーホール３６内の導電膜３７によって上下から支持されることになるため、半導体素子１０とガラス繊維強化樹脂等との間の熱膨張差に起因する歪みを抑制しやすいという効果が得られる。従って、スルーホール３６を設けて、その内部に導電膜３７を形成した場合には、これらを形成しない場合と比較して高い信頼性を得ることができる。

上述のように、背面端子１４の厚さは１μｍ以上であることが好ましいが、これは、引き回し配線層３５ａの形成の際にレーザが照射されることがあり、この際に、クラック等のダメージを抑制するためである。

（第２の実施形態）
次に、第２の実施形態について説明する。図３は、第２の実施形態に係る部品内蔵基板の構造を示す断面図である。

第２の実施形態では、図３に示すように、引き回し配線層３５ａに代えて多層配線の構造が異なる引き回し配線層４０が設けられている。そして、引き回し配線層４０に、その表面から裏面まで貫通するビアホール４１が形成され、その内部にも導電膜３７が形成されている。つまり、第１の実施形態では、多層配線の一部を介して背面端子１４が導電膜３７に接続されているが、第２の実施形態では、多層配線を介さずに背面端子１４が直接、導電膜３７に接続されている。他の構成は第１の実施形態と同様である。

このような第２の実施形態によれば、背面端子１４と導電膜３７との間の経路をより短縮することができるので、信号の損失等を抑制することができる。

次に、第２の実施形態に係る部品内蔵基板を製造する方法について説明する。図４Ａ乃至図４Ｃは、第２の実施形態に係る部品内蔵基板を製造する方法を示す断面図である。

先ず、第１の実施形態と同様にして、絶縁材３４ａ及び３４ｂの形成までの処理を行う（図２Ｄ参照）。次いで、図４Ａに示すように、ガラス繊維強化樹脂材３３及び半導体素子１０上に絶縁材３４ａを含む引き回し配線層４０ａを形成し、コア基板２０の裏面に絶縁材３４ｂを含む引き回し配線層３５ｂを形成する。

その後、図４Ｂに示すように、炭酸ガスレーザ又はＵＶ−ＹＡＧレーザ等を用いて、引き回し配線層４０に背面端子１４まで達するビアホール４１を形成する。また、第１の実施形態と同様にして、引き回し配線層３５ａ、ガラス繊維強化樹脂材３３、コア基板２０及び引き回し配線層３５ｂを貫通するスルーホール３６を形成する。

続いて、図４Ｃに示すように、スルーホール３６の側面及びビアホール４１の内部に導電膜３７を形成すると共に、引き回し配線層４０及び３５ｂの表面上にも導電膜３７を形成する。

その後、第１の実施形態と同様にして、ソルダーレジスト膜３８の形成等の処理を行い、部品内蔵基板を完成させる。

（第３の実施形態）
次に、第３の実施形態について説明する。図５は、第３の実施形態に係る部品内蔵基板の構造を示す断面図である。

第３の実施形態では、図５に示すように、背面端子１４上に、例えば金又は銅を含有するスタッドバンプ４２が形成されている。他の構成は第１の実施形態と同様である。なお、引き回し配線層３５ａ中の多層配線の主たる材料が銅の場合、スタッドバンプ４２の材料も銅であることが好ましい。これは、同一の材料を用いることにより、より高い密着性を得ることができるからである。

第３の実施形態によっても第１の実施形態と同様の効果を得ることができる。

次に、第３の実施形態に係る部品内蔵基板を製造する方法について説明する。図６Ａ乃至図４Ｃは、第３の実施形態に係る部品内蔵基板を製造する方法を示す断面図である。

先ず、第１の実施形態と同様にして、アンダーフィル部３２の形成までの処理を行う（図２Ｃ参照）。次いで、図６Ａに示すように、背面端子１４上にスタッドバンプ４２を形成する。半導体素子１０はフリップチップ実装によりコア基板２０に強固に固定されているため、スタッドバンプ４２は容易に形成することができる。なお、スタッドバンプ４２の形成に当たっては、その頭頂部を平坦にするレベリング処理を行うことが好ましい。レベリング処理の方法としては、平坦なガラス板等を押し当てて荷重を加える方法、コア基板２０を逆さまにしてガラス板等に押し当てて荷重を加える方法等が挙げられる。このようなレベリング処理も、半導体素子１０がコア基板２０に強固に固定されているため容易である。

その後、図６Ｂに示すように、第１の実施形態と同様にして、ガラス繊維強化樹脂材３３、絶縁材３４ａ及び絶縁材３４ｂの形成を行う。更に、図６Ｃに示すように、第１の実施形態と同様にして、引き回し配線層３５ａ及び３５ｂの形成を行う。このとき、引き回し配線層３５ａの少なくとも一部をスタッドバンプ４２に接続する。

その後、スルーホール３６の形成等の処理を行い、部品内蔵基板を完成させる。

従来、表面側及び裏面側の双方にスタッドバンプが設けられた半導体素子は存在しないが、このような方法によれば、双方にスタッドバンプを設けることができる。

なお、スタッドバンプ４２の厚さは１μｍ以上であることが好ましく、スタッドバンプ４２の厚さが１μｍ以上であれば、背面端子１４の厚さが１μｍ未満であってもよい。これは、レーザによるダメージを抑制するためである。

また、スタッドバンプ４２の形成は、ガラス繊維強化樹脂材３３を形成した後に行ってもよい。

次に、実際に本願発明者が行った部品内蔵基板の製造過程について説明する。

（第１の方法）
第１の方法では、表面側に金のスタッドバンプを備えたＳｉ系の半導体素子を準備した。この半導体素子の厚さは０．０８ｍｍであり、縦横の長さはいずれも５ｍｍであった。また、この半導体素子には直径が１００μｍの貫通孔が形成され、その内部に貫通ビアが埋め込まれており、背面側には、貫通ビアに接続された銅端子が形成されていた。銅端子の厚さは３μｍであった。

また、１２０μｍのピッチで銅製の接続端子が回路に設けられたコア基板を準備した。コア基板の内層となるガラス繊維強化樹脂製の基材の厚さは０．２ｍｍであった。

そして、コア基板の接続端子に半導体素子のスタッドバンプをＮＣＰを用いて熱圧着した。熱圧着の条件については、温度を２００℃、１バンプ当たりの荷重を４５ｇ重とした。ＮＣＰを用いたため、実装後のアンダーフィル部の形成は行わなかった。

次いで、半導体素子に整合する開口部が設けられたＢステージ状態のガラス繊維強化樹脂のプリプレグを、荷重：３ＭＰａ、温度：１８０℃の条件下でコア基板上に積層し、硬化させた。このガラス繊維強化樹脂のプリプレグの硬化後の厚さは、０．０８ｍｍであった。つまり、半導体素子の厚さと同一であった。

その後、コア基板の両側にビルドアップ絶縁材を真空ラミネートで積層し、硬化させた。更に、半導体素子側のビルドアップ絶縁材に、炭酸ガスレーザを用いて半導体素子の背面端子まで到達するビアホールを形成した。ビアホールの直径は０．０６ｍｍとした。また、コア基板の逆側のビルドアップ絶縁材に、コア基板の接続端子まで到達するビアホール（直径：０．０６ｍｍ）を同様にして形成した。続いて、デスミア処理を行うことにより、ビアホールの内部のスミアを除去すると共に、ビルドアップ絶縁材の表面を粗化した。

次いで、無電解めっき法により、めっき用の銅シード層をビアホール内及びビルドアップ絶縁材上に形成した。その後、配線を形成する予定の領域を開口するレジストパターンを銅シード層上に形成した。続いて、レジストパターンから露出している銅シード層上に、銅シード層を通電層とする電気めっき法により、銅膜を形成した。つまり、ビアホール内及びビルドアップ絶縁材上に銅膜を形成した。この銅膜は、ビアホール内の銅膜は導通ビアとして機能し、ビルドアップ絶縁材上の銅膜は配線として機能する。次いで、レジストパターンの除去（剥離）、銅シード層の除去、及び配線の密着処理（粗面化処理（表面を荒らす処理））を行った。その後、このようなビルドアップ層（配線層）をコア基板の両側に更に一層ずつ形成した。そして、配線の一部を露出するソルダーレジスト膜をコア基板の両側に形成し、配線のソルダーレジスト膜から露出している部分にニッケルめっき及び金めっきの表面処理を続けて行った。

（第２の方法）
第２の方法では、表面側に金のスタッドバンプを備えたＳｉ系の半導体素子を準備した。この半導体素子の厚さは０．０８ｍｍであり、縦横の長さはいずれも７ｍｍであった。また、この半導体素子には直径が１００μｍの貫通孔が形成され、その内部に貫通ビアが埋め込まれており、背面側には、貫通ビアに接続されたアルミニウム端子が形成されていた。アルミニウム端子の厚さは１μｍ程度であった。

また、２５０μｍのピッチで接続端子が回路に設けられたコア基板を準備した。接続端子は、銅膜がニッケル膜により覆われ、これらが金膜により覆われて構成されていた。コア基板の内層となるガラス繊維強化樹脂製の基材の厚さは０．２ｍｍであった。

そして、コア基板の接続端子に半導体素子のスタッドバンプを超音波接合した。超音波接合の条件については、温度を２００℃、１バンプ当たりの荷重を１５ｇ重、超音波の周波数を４５ｋＨｚ、印加時間を１秒間とした。その後、アンダーフィル材を１００℃で半導体素子とコア基板との間に充填し、１５０℃、１時間の加熱により硬化させた。続いて、半導体素子の背面端子上に銅のスタッドバンプを形成した。スタッドバンプの高さは２０μｍ程度とした。そして、荷重を加えながら平坦なガラス板をスタッドバンプの頭頂部に押し当て、スタッドバンプの頭頂部を平坦化した。このようなレベリング処理により、スタッドバンプの平坦な部分の直径を１００μｍ程度とした。

（第３の方法）
第３の方法では、表面側に半田バンプを備えたＳｉ系の半導体素子を準備した。この半導体素子の厚さは０．０８ｍｍであり、縦横の長さはいずれも１０ｍｍであった。また、この半導体素子には直径が１００μｍの貫通孔が形成され、その内部に貫通ビアが埋め込まれており、背面側には、貫通ビアに接続された端子が形成されていた。端子の厚さは３μｍであった。端子は、銅膜がニッケル膜により覆われ、これらが金膜により覆われて構成されていた。

また、２００μｍのピッチで接続端子が回路に設けられたコア基板を準備した。接続端子は、銅膜がニッケル膜により覆われ、これらが金膜により覆われて構成されていた。コア基板の内層となるガラス繊維強化樹脂製の基材の厚さは０．２ｍｍであった。

そして、コア基板の接続端子に半導体素子の半田バンプを当接させ、加熱により半田バンプを溶融させ、その後に凝固させることにより半田接合した。その後、アンダーフィル材を１００℃で半導体素子とコア基板との間に充填し、１５０℃、１時間の加熱により硬化させた。

次いで、無電解めっき法により、めっき用の銅シード層をビアホール内及びビルドアップ絶縁材上に形成した。その後、配線を形成する予定の領域を開口するレジストパターンを銅シード層上に形成した。続いて、レジストパターンから露出している銅シード層上に、銅シード層を通電層とする電気めっき法により、銅膜を形成した。つまり、ビアホール内及びビルドアップ絶縁材上に銅膜を形成した。この銅膜は、ビアホール内の銅膜は導通ビアとして機能し、ビルドアップ絶縁材上の銅膜は配線として機能する。次いで、レジストパターンの除去（剥離）、銅シード層の除去、及び配線の密着処理（粗面化処理（表面を荒らす処理））を行った。その後、このようなビルドアップ層（配線層）をコア基板の両側に更に二層ずつ形成した。そして、配線の一部を露出するソルダーレジスト膜をコア基板の両側に形成し、配線のソルダーレジスト膜から露出している部分にニッケルめっき及び金めっきの表面処理を続けて行った。

なお、コア基板に固定される半導体素子の種類は特に限定されない。また、半導体素子の数も特に限定されず、１個のみでもよく、複数個であってもよい。

以下、本発明の諸態様を付記としてまとめて記載する。

（付記１）
回路が設けられた基板と、
前記基板上に固定され、その表面及び裏面に端子が設けられた半導体素子と、
前記半導体素子上に設けられた配線と、
を有し、
前記半導体素子の表面側の端子は、前記基板の回路に接続され、
前記配線は、前記半導体素子の裏面側の端子に接続されていることを特徴とする部品内蔵基板。

（付記２）
前記半導体素子は、その表面から裏面までを貫通する貫通ビアを有しており、
前記裏面側の端子は前記貫通ビアに接続されていることを特徴とする付記１に記載の部品内蔵基板。

（付記３）
前記半導体素子は、その表面側の端子を介して前記基板にフリップチップ実装されており、
前記配線は、めっきにより前記半導体素子の裏面側の端子に接続されていることを特徴とする付記１又は２に記載の部品内蔵基板。

（付記４）
前記半導体素子の裏面側の端子上に設けられたスタッドバンプを有し、
前記配線は、前記スタッドバンプを介して前記半導体素子の裏面側の端子に接続されていることを特徴とする付記１乃至３のいずれか１項に記載の部品内蔵基板。

（付記５）
前記スタッドバンプは、金又は銅を含有することを特徴とする付記４に記載の部品内蔵基板。

（付記６）
回路が設けられた基板上に、表面及び裏面に端子が設けられた半導体素子を、前記半導体素子の表面側の端子を前記基板の回路に接続しながら固定する工程と、
前記半導体素子上に前記半導体素子の裏面側の端子に接続される配線を形成する工程と、
を有することを特徴とする部品内蔵基板の製造方法。

（付記７）
前記基板上に前記半導体素子を固定する工程は、前記半導体素子をその表面側の端子を介して前記基板にフリップチップ実装する工程を有し、
前記配線を形成する工程は、前記半導体素子の裏面側の端子に接続されるめっき膜を形成する工程を有することを特徴とする付記６に記載の部品内蔵基板の製造方法。

（付記８）
前記基板上に前記半導体素子を固定する工程と前記配線を形成する工程との間に、
前記半導体素子の裏面側の端子上にスタッドバンプを形成する工程を有し、
前記配線を形成する工程において、前記配線を前記スタッドバンプを介して前記半導体素子の裏面側の端子に接続することを特徴とする付記６又は７に記載の部品内蔵基板の製造方法。

第１の実施形態に係る部品内蔵基板の構造を示す断面図である。第１の実施形態に係る部品内蔵基板を製造する方法を示す断面図である。図２Ａに引き続き、部品内蔵基板を製造する方法を示す断面図である。図２Ｂに引き続き、部品内蔵基板を製造する方法を示す断面図である。図２Ｃに引き続き、部品内蔵基板を製造する方法を示す断面図である。図２Ｄに引き続き、部品内蔵基板を製造する方法を示す断面図である。図２Ｅに引き続き、部品内蔵基板を製造する方法を示す断面図である。図２Ｆに引き続き、部品内蔵基板を製造する方法を示す断面図である。第２の実施形態に係る部品内蔵基板の構造を示す断面図である。第２の実施形態に係る部品内蔵基板を製造する方法を示す断面図である。図４Ａに引き続き、部品内蔵基板を製造する方法を示す断面図である。図４Ｂに引き続き、部品内蔵基板を製造する方法を示す断面図である。第３の実施形態に係る部品内蔵基板を製造する方法を示す断面図である。第３の実施形態に係る部品内蔵基板を製造する方法を示す断面図である。図６Ａに引き続き、部品内蔵基板を製造する方法を示す断面図である。図６Ｂに引き続き、部品内蔵基板を製造する方法を示す断面図である。引き回し配線層３５ａを形成する方法を示す断面図である。図７Ａに引き続き、引き回し配線層３５ａを形成する方法を示す断面図である。図７Ｂに引き続き、引き回し配線層３５ａを形成する方法を示す断面図である。図７Ｃに引き続き、引き回し配線層３５ａを形成する方法を示す断面図である。図７Ｄに引き続き、引き回し配線層３５ａを形成する方法を示す断面図である。図７Ｅに引き続き、引き回し配線層３５ａを形成する方法を示す断面図である。図７Ｆに引き続き、引き回し配線層３５ａを形成する方法を示す断面図である。図７Ｇに引き続き、引き回し配線層３５ａを形成する方法を示す断面図である。

符号の説明

１０：半導体素子
１１：素子部
１２：バンプ
１３：貫通ビア
１４：背面端子
２０：コア基板
２１：基材
２２：回路
３６：スルーホール
３７：導電膜

Claims

回路が設けられた基板と、
前記基板上に固定され、その表面及び裏面に端子が設けられた半導体素子と、
前記半導体素子上に設けられた配線と、
を有し、
前記半導体素子の表面側の端子は、前記基板の回路に接続され、
前記配線は、前記半導体素子の裏面側の端子に接続されていることを特徴とする部品内蔵基板。
前記半導体素子は、その表面から裏面までを貫通する貫通ビアを有しており、
前記裏面側の端子は前記貫通ビアに接続されていることを特徴とする請求項１に記載の部品内蔵基板。
前記半導体素子の裏面側の端子上に設けられたスタッドバンプを有し、
前記配線は、前記スタッドバンプを介して前記半導体素子の裏面側の端子に接続されていることを特徴とする請求項１又は２に記載の部品内蔵基板。
回路が設けられた基板上に、表面及び裏面に端子が設けられた半導体素子を、前記半導体素子の表面側の端子を前記基板の回路に接続しながら固定する工程と、
前記半導体素子上に前記半導体素子の裏面側の端子に接続される配線を形成する工程と、
を有することを特徴とする部品内蔵基板の製造方法。
前記基板上に前記半導体素子を固定する工程と前記配線を形成する工程との間に、
前記半導体素子の裏面側の端子上にスタッドバンプを形成する工程を有し、
前記配線を形成する工程において、前記配線を前記スタッドバンプを介して前記半導体素子の裏面側の端子に接続することを特徴とする請求項４に記載の部品内蔵基板の製造方法。