TWI595813B - 配線基板及製造其之方法 - Google Patents

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TWI595813B
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metal layer
insulating layer
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金子健太郎
大宮敏光
小谷幸太郎
中村順一
小林和弘
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新光電氣工業股份有限公司
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Description

配線基板及製造其之方法 領域
本發明係有關於一種配線基板及製造其之方法，且一半導體晶片等安裝在該配線基板上。
背景
在習知技術中，有一種在一支持板上形成包括多數連接墊之一多層配線，及移除該支持板以暴露該等連接墊，藉此獲得一配線基板之方法。在許多情形中該配線基板係在該等連接墊之表面及一絕緣層之一表面構成相同平面之狀態下製造。
因此，在該配線基板之連接墊之一間距變窄之情形下，當一半導體晶片係藉由焊料與該等連接墊倒裝晶片連接時，會有該焊料由該連接墊流向側向而在該等連接墊之間造成一電短路的風險。
又，在該連接墊側之該配線基板之表面係作成平坦狀。因此，設置在該連接墊側上之該配線基板之表面上之基準點記號的影像辨識之準確性不佳。因此，以高準確性對齊及安裝該半導體晶片等是困難的。
一習知技術係揭露在國際公開第WO 2008-001915號公報中。
概要
依據在此所述之一態樣，提供一種配線基板，其包括：一絕緣層；一連接墊，其係在該連接墊之一上表面由該絕緣層之一上表面暴露且該連接墊之一下表面及一側面之至少一部份接觸該絕緣層的一狀態下埋在該絕緣層中；及，一凹階差部份，其形成在該絕緣層中且環繞該連接墊之一外周邊部，其中該連接墊之一上表面及該絕緣層之一上表面係配置在一相同高度。
又，依據在此所述之另一態樣，提供一種製造一配線基板之方法，其包括：在一支持板上形成一抗蝕層，且一開口部份設置在該抗蝕層中；透過該抗蝕層之開口部份在該支持板中形成一凹部；使用該支持板作為一電鍍電力饋送路徑藉由一電鍍在該支持板之凹部及該抗蝕層之開口部份中形成用於一連接墊之一金屬層；移除該抗蝕層；藉由蝕刻該支持板，環繞該金屬層之一外周邊部形成該支持板之一環狀部為一凸階差部份，且該凸階差部份之高度比其他經蝕刻表面高；在該支持板上，形成一覆蓋該金屬層之絕緣層；及藉由移除該支持板暴露該金屬層。
又，依據在此所述之再一態樣，提供一種製造一配線基板之方法，其包括：在一支持板上形成一抗蝕層，且一開口部份設置在該抗蝕層中；使用該支持板作為一電鍍電力饋送路徑藉由一電鍍在該支持板上且在該抗蝕層之開口部份中依序形成一犧牲金屬層及用於一連接墊之一金屬層，藉此形成一積層金屬層；移除該抗蝕層；藉由蝕刻該支持板，環繞該積層金屬層之一外周邊部形成該支持板 的一環狀部為一凸階差部份，且該凸階差部份之高度比其他經蝕刻表面高；在該支持板上，形成一覆蓋該積層金屬層之絕緣層；及移除該支持板及該犧牲金屬層，藉此暴露用於該連接墊之該金屬層。
本發明之目的及優點將藉由在申請專利範圍中特別指出之元件及組合實現及獲得。
應了解的是前述一般性說明及以下詳細說明均是示範性的及說明性的且如所主張地，不限制本發明。
圖式簡單說明
圖1A至1E是顯示製造依據一第一實施例之一配線基板之一方法的截面圖(#1)；圖2A至2D是顯示製造依據第一實施例之配線基板之方法的截面圖(#2)；圖3是顯示依據第一實施例之一配線基板之截面與部份平面圖；圖4是顯示該半導體晶片與圖3之配線基板倒裝晶片連接之狀態的截面圖(#1)；圖5是顯示該半導體晶片與圖3之配線基板倒裝晶片連接之狀態的截面圖(#2)；圖6是顯示依據另一模式，該半導體晶片與圖3之配線基板倒裝晶片連接之狀態的截面圖；圖7A至7D是顯示製造依據一第二實施例之一配線基板之一方法的截面圖(#1)；圖8A至8D是顯示製造依據第二實施例之配線基 板之方法的截面圖(#2)；圖9是顯示依據第二實施例之一配線基板之截面圖；圖10是顯示依據第二實施例之另一配線基板之截面圖；圖11A至11D是顯示製造依據一第三實施例之一配線基板之一方法的截面圖(#1)；圖12A與12B是顯示製造依據第三實施例之配線基板之方法的截面圖(#2)；圖13是顯示依據第三實施例之一配線基板之截面圖；圖14是顯示依據第三實施例之另一配線基板之截面圖；圖15是顯示該半導體晶片與圖13之配線基板倒裝晶片連接之狀態的截面圖(#1)；及圖16是顯示該半導體晶片與圖13之配線基板倒裝晶片連接之狀態的截面圖(#2)。
實施例之說明
以下將參照添附圖式說明實施例。
(第一實施例)
圖1A至2D是顯示製造依據一第一實施例之一配線基板之一方法的截面圖，且圖3是顯示依據第一實施例之一配線基板的圖。
在製造依據第一實施例之配線基板之方法中，如圖1A所示，首先，製備一由銅(Cu)構成之支持板10作為一暫時基材。該支持板10係使用一金屬板或一金屬箔，且使用一銅箔作為一例。接著，藉由粗化加工使該支持板10之表面凹凸不平，且因此獲得一粗化表面S。
如圖1B所示，將一乾膜抗蝕層12黏貼在該支持板10之粗化表面S上，且接著藉由使用光刻法在該乾膜抗蝕層12中形成一開口部份12a。當由上方觀看時，該開口部份12a係在該乾膜抗蝕層12中形成類似一圓形。
此時，該乾膜抗蝕層12係形成在該支持板10之粗化表面S上。因此，這乾膜抗蝕層12可具有對該支持板10之良好黏著力。在此，可使用一液體抗蝕層取代該乾膜抗蝕層12。
接著，如圖1C所示，透過該乾膜抗蝕層12之開口部份12a對該支持板10實施濕式蝕刻，藉此形成一凹部10a。由於該支持板10之凹部10a係藉由等向蝕刻形成，故該凹部10a係以一比該乾膜抗蝕層12之開口部份12a大之尺寸形成。該凹部10a之深度係設定在，例如，由1μm至5μm之範圍內。
接著，如圖1D所示，使用該支持板10作為一電鍍電力饋送路徑藉由電鍍在該支持板10之凹部10a上且在該乾膜抗蝕層12之開口部份12a中形成一鎳(Ni)層20a(障壁金屬層)。
在圖1d之例子中，該鎳層20a填充在該支持板10 之整個凹部10a中。在這情形下，這鎳層20a可形成到該凹部10a之深度的一半位置，或可形成到該乾膜抗蝕層12之開口部份12a之深度之一半位置。
在形成該鎳層20a之步驟中，該支持板10之凹部10a之底面係藉由蝕刻程序形成一平滑表面。因此，即使在該鎳層20a係以薄膜形成時，該鎳層20a亦可形成為令人滿意地覆蓋該凹部10a之底面。
接著，如圖1E所示，藉由類似電鍍在該鎳層20a上且在該乾膜抗蝕層12之開口部份12a中形成一銅層20b。
依此方式，在該支持板10之凹部10a及該乾膜抗蝕層12之開口部份12a中形成多數用於該連接墊之金屬層。
然後，如圖2A所示，移除該乾膜抗蝕層12。在第一實施例中，一連接墊P係由該鎳層20a(障壁金屬層)及該銅層20b構成。該連接墊P可形成被隔離成如一島狀，或可配置成使這連接墊P與延伸之該前配線層之一端連接。
接著，如圖2B所示，由噴灑設備之一噴嘴(未顯示)在圖2A中之一結構體上噴灑一粗化加工液。因此，蝕刻該連接墊P之銅層20b之表面，且因此形成該粗化表面S。
此時，亦蝕刻該支持板10(銅)，且仍保留該粗化表面S。該粗化加工液係使用一液體，該液體係在一甲酸或一乙酸中含有由與銅一起形成一錯合物之例如咪唑、三唑、胺等之化合物構成的添加劑。
在藉由這粗化加工液實行之濕式蝕刻中，有該粗化加工液未充分供給至具有凸形狀之該連接墊P之一外周 邊部A(足部)的傾向。因此，在作為該連接墊P之外周邊部A的該支持板10(銅)之環狀部中，藉由該粗化加工液實行之蝕刻量比其他區域小很多。
因此，在作為該連接墊P之外周邊部A的該支持板10(銅)之環狀部構成一凸階差部份10y，且該凸階差部份10y之高度比其他經蝕刻表面10x高。環繞該連接墊P形成之凸階差部份10y之寬度W係設定在，例如，由2μm至5μm之範圍內。又，藉由該粗化加工液實行之該支持板10(銅)之蝕刻的量(深度)d係設定在，例如，由1μm至5μm之範圍內。
在第一實施例中，該支持板10係蝕刻成使得該支持板10之經蝕刻表面10x位在與該鎳層20a之一下表面相同之高度。
在此，除了使用該噴灑設備之方法以外，藉由將一工作件浸在一處理凸耳，且濕式蝕刻之方法等可得到類似於上述之蝕刻結果。
接著，如圖2C所示，在該支持板10及該連接墊P上形成一第一層間絕緣層30。接著，藉由雷射加工該第一層間絕緣層30，因此形成一到達該連接墊P之第一通孔VH1。該第一層間絕緣層30係藉由黏貼由一環氧樹脂，一聚醯亞胺樹脂等構成之一樹脂片形成。
由於該連接墊P及該支持板10之表面係形成為該粗化表面S，故該第一層間絕緣層30係以一良好黏著力形成在它們上。
另外，可使用一感光樹脂作為該第一層間絕緣層 30，且因此該第一通孔VH1可藉由光刻法形成。又，除了黏貼該樹脂片以外，可塗布一液態樹脂。
接著，在該第一層間絕緣層30上形成一透過該第一通孔VH1(通路導體)與該連接墊P連接之第二配線層22。例如，藉由半添加製程形成該第二配線層22。
更詳而言之，首先，藉由無電電鍍或濺鍍法在該第一層間絕緣層30及該第一通孔VH1之一內表面上形成一由銅等構成之晶種層(未顯示)。接著，在該晶種層上形成電鍍抗蝕層(未顯示)，其中一開口部份設置在配置該第二配線層22之部份上。
接著，使用該晶種層作為一電力饋送路徑藉由電鍍由該第一通孔VH1之一內部份至該電鍍抗蝕層之開口部份形成一由銅等構成之金屬電鍍層。接著，移除該電鍍抗蝕層，然後使用該金屬電鍍層作為一遮罩蝕刻該晶種層。藉此，該第二配線層22係由該晶種層及該金屬電鍍層形成。
接著，藉由重覆類似之步驟，在該第一層間絕緣層30上形成一第二層間絕緣層32，其中設有一到達該第二配線層22之第二通孔VH2。然後，藉由重覆類似之步驟，在該第二層間絕緣層32上形成一第三配線層24，且該第三配線層24係透過該第二通孔VH2(通路導體)與該第二配線層22連接。
接著，形成一保護絕緣層34，其中在該第三配線層24之連接部份上設有一開口部份34a。該保護絕緣層34係使用一阻焊層。接著，當需要時，藉由依序由底部形成鎳/ 金電鍍層等，在該第三配線層24上形成一接觸層。
如圖2D所示，藉由使用如一鹼性水溶液之蝕刻劑濕式蝕刻，移除該支持板10(銅)。此時，當蝕刻該支持板10(銅)時，該連接墊P之鎳層20a(障壁金屬層)及該第一層間絕緣層30(樹脂)作為一蝕刻停止層，且因此停止該蝕刻。
在該銅由該第三配線層24之表面暴露之情形下，在該第三配線層24以一保護片保護之狀態下蝕刻該支持板10(銅)。
此時，亦蝕刻且因此形成在圖2B之上述步驟中獲得之該支持板10之凸階差部份10y。因此，在位於該連接墊P30之外周邊部中的該第二層間絕緣層32中，在一凹階差部份C如環形地連接之狀態下形成該凹階差部份C。藉由以上，獲得第一實施例之一配線基板1。
在這情形下，當使用可供該多次生產用之大尺寸支持板10時，切割在圖2D中之一配線構件，因此可獲得多數獨立配線基板。
在本實施例中，該支持板10係由銅形成，且該鎳層20a亦形成為在該連接墊P之最底部位置中之障壁金屬層。因此，可相對於該連接墊P選擇性地移除該支持板10(銅)。
除了銅與鎳之組合以外，該連接墊P之障壁金屬層可由與該支持板10不同之各種金屬形成，以便具有在濕式蝕刻該支持板10時之抗蝕性。
例如，在該支持板10係由銅之情形中，除了鎳(Ni) 作為該連接墊P之障壁金屬層以外，亦可使用金(Au)、鈀(Pd)、銀(Ag)等。
在圖3中，顯示圖2D中之配線基板1上下顛倒之狀態。如圖3所示，在第一實施例之配線基板1中，在該連接墊P之上表面由該第一層間絕緣層30暴露之狀態下，該連接墊P埋在該第一層間絕緣層30中作為該第一配線層。
在第一實施例之例子中，該連接墊P係由該銅層20b及形成在該銅層20b上之鎳層20a(障壁金屬層)形成。該鎳層20a之直徑係設定為大於該銅層20b之直徑，且因此得到該鎳層20a由該銅層20b之外周邊緣向外突出之情況。
依此方式，該連接墊P包括一下層部及一上層部，且該上層部之直徑大於該下層部之直徑。該連接墊P之下層部之一例對應於該銅層20b，且該接墊P之上層部之一例對應於該鎳層20a。該連接墊P之下層部(銅層20b)之一外周邊緣由該上層部(鎳層20a)之一外周邊緣向該連接墊P之一中心後退。
該連接墊P係如一圓形地形成，作為該連接墊P之一平面形狀之一例。在這情形中，該連接墊P之直徑係設定在由20μm至150μm之範圍內。在這型態中，該連接墊P之下層部(銅層20b)之外周邊緣由該上層部(鎳層20a)之一外周邊緣向該連接墊P之中心後退之一後退寬度係大約由0.5μm至5μm。
在此，除了圓形以外，亦可使用例如矩形、多邊形等平面形狀作為該連接墊P之一平面形狀。
如上所述，在本實施例中，使用在包括該等連接墊P之多層配線形成在該支持板10上之後藉由移除該支持板10暴露該連接墊P之方法。因此，在該配線基板1，該連接墊P之上表面及該第一層間絕緣層30之上表面均配置在相同高度。
該鎳層20a係顯示為該連接墊P之障壁金屬層。在這情形下，該障壁金屬層可由一選自於由金(Au)、鈀(Pd)、鎳(Ni)及銀(Ag)所構成之群組的單一金屬層或一包括兩金屬或兩金屬以上之積層金屬形成。
較佳地，在圖3之狀態中可使用一由上方由金層/鎳層形成之積層膜，一由上方由金層/鈀層/鎳層形成之積層膜，一由上方由金層/銀層/鈀層/鎳層形成之積層膜，由一銀層形成之一單層膜，一由上方由銀層/鎳層形成之積層膜，一由上方由銀層/鈀層/鎳層形成之積層膜等。即，該金層或該銀層係形成為一暴露於外側之層。
在圖1D之上述步驟中，可形成任何金電鍍金屬層以獲得一所欲障壁金屬層來取代該鎳層20a。
在圖3之例子中，該連接墊P之下表面及該下層部(銅層20b)之整個側面接觸該第一層間絕緣層30且埋在其中，且該上層部(鎳層20a)之側面暴露。在這情形中，該連接墊P之側面之至少一部份可接觸該第一層間絕緣層30且埋在其中。
藉由一起參照圖3中之部份平面圖，該凹階差部份C係形成在該第一層間絕緣層30上之環狀部中作為該連 接墊P之鎳層20a之外周邊部。該凹階差部份C係設置成接觸該連接墊P之上層部(鎳層20a)之外周邊緣。又，該凹階差部份C係由該第一層間絕緣層30之上表面形成至對應於該鎳層20a(上層部)之下表面的位置。
依此方式，在第一實施例之配線基板1中，該連接墊P之銅層20b之下表面及側面係埋在該第一層間絕緣層30中，且該凹階差部份C係形成在該第一層間絕緣層30中且環繞該連接墊P之鎳層20a之外周邊部。藉此，該連接墊P之鎳層20a之上表面及側面係由該第一層間絕緣層30暴露。
此外，在該第一層間絕緣層30中，設置由該第一層間絕緣層30之下表面側到達該連接墊P的該第一通孔VH1。接著，在該第一層間絕緣層30之下表面上形成透過該第一通孔VH1(通路導體)與該連接墊P連接之該第二配線層22。
類似地，在該第一層間絕緣層30之下表面上亦形成該第二層間絕緣層32，且該第二層間絕緣層32中設有到達該第二配線層22之該第二通孔VH2(通路導體)。類似地，在該第二層間絕緣層32之下表面上亦形成該保護絕緣層34，其中該開口部份34a係設置在該第三配線層24之連接部上。
在圖3之例子中，與該連接墊P連接之兩層堆積配線層係形成在該第一層間絕緣層30之下側。在這情形下，在該堆積配線層之層數可任意設定為n層(n是1或大於1之整數)。這在第二與第三實施例中也是類似的。
如圖3所示，第一實施例之配線基板1之通孔VH1、VH2係以一截面形狀如一截頭圓錐地形成之方式分別地形成，且該截頭圓錐之底面係配置在該連接墊側且向該等外連接端子之形成表面側開口，並且在該底面側上之直徑係設定成比在該開口側上之直徑小。
本實施例之配線基板1可製成為沒有其厚度為厚之一核心基材之一無核心基材，且亦可作為可供高性能半導體晶片使用之安裝基材使用。
在圖4與圖5中，顯示一半導體晶片與本實施例之配線基板1倒裝晶片連接之狀態。
如圖4所示，在圖3之配線基板1之連接墊P上塗布助熔劑(未顯示)，且接著在該等連接墊P上塗布一例如焊料糊等之焊料26。接著，準備包括多數焊料堆42之一半導體晶片40，且接著在該配線基板1之連接墊P上的該等焊料26上配置該半導體晶片40。
接著，如圖5所示，藉由實施一迴焊加熱藉一焊料電極44倒裝晶片連接該半導體晶片40與該配線基板1之連接墊P。一底部填充樹脂可填充在該半導體晶片40之下側與該配線基板1之上表面間的一間隙中。
接著，在安裝該半導體晶片之前或之後，藉由在該等第三配線層24之連接部上安裝一焊料球等提供一外連接端子28。
在第一實施例之配線基板1中，該凹階差部份C係形成在該第一層間絕緣層30中且環繞該連接墊P之外周 邊部使得它包圍該連接墊P。因此，當倒裝晶片連接該半導體晶片40時，藉由環繞該連接墊P形成之該凹階差部份C阻擋該焊料，且可防止多餘焊料流至相鄰之連接墊P而造成一電短路。
又，可同時形成多數基準點記號，且該等基準點記號具有一該凹階差部份C形成在該第一層間絕緣層30中且環繞該連接墊P之結構。該等基準點記號係在形成該等連接墊P時藉由類似於該等連接墊P之方法形成，且變成類似於該等連接墊P之結構。
此時，與本實施例不同，在該凹階差部份C未環繞該連接墊P形成之情形下，特別是在該等連接墊P及該第一層間絕緣層30之表面粗度均互相相等時，難以清楚地辨識該等基準點記號之影像。
但是，在本實施例中，不論該等連接墊P及該第一層間絕緣層30之表面粗度為何，均可藉由環繞該等連接墊P設置之該等凹階差部份C清楚地辨識該等基準點記號之影像。藉此，即使使用包括具有一等於或小於100μm之窄間距之多數連接電極的該半導體晶片40，該半導體晶片亦可以高準確性與該配線基板1對齊且可安裝在該配線基板1上。
另外，如圖6所示，與圖5相反，在圖3中之配線基板1可上下顛倒，且接著透過該等焊料電極44倒裝晶片連接該半導體晶片40與該等第三配線層24之連接部。然後，藉由將該焊料球安裝在該等連接墊P上等，設置該等外連接 端子28。在這型態之情形中，該連接墊P之直徑係設定在由150μm至1000μm之範圍內。
又，在該連接墊P之上層部與下層部之間的直徑差變成1至10μm。
(第二實施例)
圖7A至7D及圖8A至8D是顯示製造依據一第二實施例之一配線基板之一方法的截面圖，且圖9與圖10是顯示依據第二實施例之一配線基板之截面圖。以下，在第二實施例中，將省略與在第一實施例中相同之步驟及元件的詳細說明。
在上述第一實施例中，該連接墊P係由該銅層20b及該障壁金屬層(鎳層20a等)形成。在這第二實施例中，該連接墊係由一單一銅層形成或該抗氧化物(OSP)係形成在該銅層之一表面上。
在製造依據第二實施例之配線基板之方法中，如圖7A所示，類似第一實施例之圖1A至圖3，在由銅構成之支持板10之粗化表面S上，使設有該開口部份12a之該乾膜抗蝕層12圖案化。接著，藉由蝕刻該支持板10，在該乾膜抗蝕層12之開口部份12a中形成該凹部10a。
接著，如圖7B所示，使用該支持板10作為一電鍍電力饋送路徑藉由電鍍在該支持板10之凹部10a上且在該乾膜抗蝕層12之開口部份12a中形成一鎳層20a(障壁金屬層)。在該第二實施例中，該鎳層20a係形成到該支持板10之凹部10a之深度的一半位置。
接著，如圖7C所示，藉由類似電鍍由該支持板10之凹部10a之剩餘空間至該乾膜抗蝕層12之開口部份12a形成與該鎳層20a連接之該銅層20b。依此方式，用於該連接墊之金屬層係形成在該支持板10之凹部10a及該乾膜抗蝕層12之開口部份12a中。
接著，如圖7D所示，移除該乾膜抗蝕層12。
在第二實施例中，該銅層20b作為該連接墊P，且當蝕刻該支持板10時，形成在該銅層20b下方之該鎳層20a(障壁金屬層)作為一蝕刻停止層。接著，最後移除該鎳層20a。
然後，如圖8A所示，類似第一實施例，藉由使用一噴灑設備(未顯示)在圖7D中之一結構體上噴灑粗化加工液。因此，蝕刻該連接墊P之銅層20b之表面，且因此獲得該粗化表面S。
此時，類似第一實施例之圖2B中之步驟，環繞該連接墊P之外周邊部A的該支持板10之環狀部係形成為該凸階差部份10y，且該凸階差部份10y之高度比該經蝕刻表面10x高。
在該第二實施例中，該支持板10係蝕刻成使得該支持板10之經蝕刻表面10x係設定在與該銅層20b(連接墊P)之下表面相同之高度。
接著，如圖8B所示，類似第一實施例之圖2C，形成與該連接墊P連接之該兩層堆積配線層(該等第二與第三配線層22、24，該等第一與第二層間絕緣層30、32，及 該保護絕緣層34)。
接著，如圖8C所示，類似第一實施例之圖2D，藉由使用如一鹼性水溶液之蝕刻劑濕式蝕刻，移除該支持板10。此時，當蝕刻該支持板10時，該鎳層20a(障壁金屬層)及形成在該連接墊P下方之第一層間絕緣層30(樹脂)作為一蝕刻停止層。
類似第一實施例，除了銅與鎳之組合以外，該連接墊P之障壁金屬層可由與該支持板10不同之各種金屬形成，以便具有在濕式蝕刻該支持板10時之抗蝕性。
接著，如圖8D所示，藉由對該連接墊P(銅)選擇性地實施濕式蝕刻，移除由該連接墊P之下表面暴露之鎳層20a。使用硝酸過氧化氫混合物(硝酸與過氧化氫(HNO3/H2O2)之一混合溶液)，作為該鎳層20a之蝕刻劑。藉此，在該第一層間絕緣層30中獲得環繞暴露之該連接墊P之外周邊部的凹階差部份C。
藉由上述者，獲得依據第二實施例之一配線基板2。在此，在使用可供該多次生產用之大尺寸支持板10之情形下，切割在圖8D中之配線構件，因此可獲得多數獨立配線基板。
在圖9中，顯示圖8D中之配線基板2上下顛倒之狀態。如圖9所示，在第二實施例之配線基板2中，整個連接墊P係由該銅層20b形成。該連接墊P係由一下層部P1，及一上層部P2形成，且該上層部P2之直徑係設定成比該下層部P1之直徑大。該連接墊P之下層部P1之一下表面及一側面 係埋在該第一層間絕緣層30中。
接著，類似第一實施例，在該第一層間絕緣層30中且環繞該連接墊P之上層部P2之外周邊部形成該凹階差部份C。該凹階差部份C係由該第一層間絕緣層30之上表面形成至對應於該連接墊P之上層部P2之下表面的位置。
藉此，該連接墊P之上層部P2之一上表面及一側面係由該第一層間絕緣層30暴露。該凹階差部份C係設置成與該連接墊P之上層部P2之一外周邊緣接觸。
接著，類似第一實施例，在該第一層間絕緣層30之下表面側，形成與該連接墊P連接之該兩層堆積配線層(該等第二與第三配線層22、24，該等第一與第二層間絕緣層30、32，及該保護絕緣層34)。
接著，類似圖4與圖5中之配線基板1，倒裝晶片連接該半導體晶片40與該配線基板2之連接墊P。另外，類似第一實施例之圖6，可倒裝晶片連接該半導體晶片40與該第三配線層24之連接部，且接著可在該等連接墊P上設置該外連接端子28。
類似圖10所示之一配線基板2a，在圖9中之配線基板2之銅層20b上可形成一抗氧化物23(OSP(有機焊料鈍化))作為一表面處理層以構成該連接墊P。
該抗氧化物係由一咪唑化合物等形成，且防止該連接墊P之接觸表面(銅)之氧化。當藉由實施迴焊加熱等將該半導體晶片之焊料凸塊安裝在該等連接墊P上時，這抗氧化物消失。
第二實施例之配線基板2、2a可達成類似於第一實施例之配線基板1之優點。
(第三實施例)
圖11A至11D及圖12A與12B是顯示製造依據一第三實施例之一配線基板之一方法的截面圖，且圖13與圖14是顯示依據第三實施例之一配線基板之截面圖。在第三實施例中，在此將省略與在第一實施例中相同之步驟及元件的詳細說明。
在第三實施例之配線基板中，於該凹部之底部側且在該第一層間絕緣層上配置該連接墊，且接著在該第一層間絕緣層中環繞該凹部之上外周邊部設置該凹階差部份。
在製造依據第三實施例之配線基板之方法中，如圖11A所示，類似第一實施例之圖1A與1B，在由銅構成之支持板10之粗化表面S上，使設有該開口部份12a之該乾膜抗蝕層12圖案化。在第三實施例中，在此省略在該支持板10中形成該凹部之步驟。
接著，如圖11B所示，使用該支持板10作為一電鍍電力饋送路徑藉由電鍍依序在該支持板10上且在該乾膜抗蝕層12之開口部份12a中形成一第一銅層21a(犧牲金屬層)、一鎳層21b(障壁金屬層)及一第二銅層21c。
在第三實施例，該連接墊P係由該鎳層21b(障壁金屬層)及該第二銅層21c形成。為最底層之第一銅層21a係形成為用以獲得一凹部之犧牲金屬層，且最後被移除。依 此方式，在該支持板10上且在該乾膜抗蝕層12之開口部份12a中依序形成該犧牲金屬層及用於該連接墊之金屬層，藉此獲得一積層金屬層。
接著，如圖11C所示，移除該乾膜抗蝕層12。
接著，如圖11D所示，類似第一實施例，藉由使用一噴灑設備(未顯示)在圖11C中之一結構體上噴灑粗化加工液。因此，蝕刻該連接墊P之表面及該支持板10(銅)，且因此獲得該粗化表面S。
此時，環繞該連接墊P之外周邊部A的該支持板10之環狀部係形成為該凸階差部份10y，且該凸階差部份10y之高度比其他經蝕刻表面10x高。
然後，如圖12A所示，如第一實施例之圖2C中一般，形成與該連接墊P連接之該兩層堆積配線層(該等第二與第三配線層22、24，該等第一與第二層間絕緣層30、32，及該保護絕緣層34)。
接著，如圖12B所示，類似第一實施例之圖2D，藉由使用如一鹼性水溶液實施濕式蝕刻，移除該支持板10。此時，依序蝕刻及移除形成在連接墊P下方之第一銅層21a(犧牲金屬層)。藉此，在該第一層間絕緣層30中且在該連接墊P下方設置一凹部30a，且亦在該凹部30a之外周邊部中獲得該凹階差部份C。
在第三實施例中，該支持板10及該犧牲金屬層(第一銅層21a)係由銅形成，且該障壁金屬層(鎳層21b)係形成為該連接墊P之最底層。因此，相對該連接墊P選擇性地 移除該支持板10及該犧牲金屬層(第一銅層21a)。
類似第一實施例，除了銅與鎳之組合以外，該連接墊P之障壁金屬層可由與該支持板10及該犧牲金屬層不同之各種金屬形成，以便具有在濕式蝕刻該支持板10及該犧牲金屬層時之抗蝕性。
藉由上述者，獲得第三實施例之一配線基板3。在此，在使用可供該多次生產用之大尺寸支持板10之情形下，切割在圖12B中之配線構件，因此可獲得多數獨立配線基板。
在圖13中，顯示圖12B中之配線基板3上下顛倒之狀態。在第二實施例之配線基板3中，該連接墊P係由該第二銅層21c及形成在該第二銅層21c上之鎳層21b(障壁金屬層)形成，且係形成為在整個連接墊上具有相同直徑。
類似第一實施例，該鎳層21b係顯示為該連接墊P之障壁金屬層。但是，該障壁金屬層可由一選自於由金(Au)、鈀(Pd)、鎳(Ni)及銀(Ag)所構成之群組的單一金屬層或一包括兩金屬或兩金屬以上之積層金屬形成。
類似第一實施例，較佳地，在圖13之狀態中可使用一由上方由金層/鎳層形成之積層膜，一由上方由金層/鈀層/鎳層形成之積層膜，一由上方由金層/銀層/鈀層/鎳層形成之積層膜，由一銀層形成之一單層膜，一由上方由銀層/鎳層形成之積層膜，一由上方由銀層/鈀層/鎳層形成之積層膜等。即，該金層或該銀層係形成為一暴露於外側之層。
在圖11B之上述步驟中，可形成任何金電鍍金屬層以獲得一所欲障壁金屬層來取代該鎳層21b。
該上表面側開口之凹部30a係形成在該第一層間絕緣層30中，且該連接墊P係埋在該凹部30a之底側中。藉此，該連接墊P在該連接墊P之上表面配置在該第一層間絕緣層30之上表面下方之狀態下由該第一層間絕緣層30暴露。
高度低於該第一層間絕緣層30之其他上表面之該凹階差部份C係如一環狀地形成在該第一層間絕緣層30中且環繞該凹部30a之上外周邊部。
依此方式，在該第三實施例中，該凹階差部份C亦形成在該第一層間絕緣層30中且環繞該連接墊P之外周邊部。
此外，類似第一實施例，在該第一層間絕緣層30之下表面側，形成與該連接墊P連接之該兩層堆積配線層(該等第二與第三配線層22、24，該等第一與第二層間絕緣層30、32，及該保護絕緣層34)。
類似圖14所示之一配線基板3a，該連接墊P可藉由從圖13中之配線基板3之連接墊P移除該鎳層21b(障壁金屬層)由該第二銅層21c形成。在這型態中，類似第二實施例之圖10，該抗氧化物(OSP)可形成在該暴露第二銅層21c上。
第三實施例之配線基板3、3a可製成為沒有其厚度為厚之一核心基材的無核心基材，且這些配線基板亦可 作為安裝一高性能半導體晶片之一安裝基材使用。
接著，如圖15所示，在圖13之配線基板3之連接墊P上塗布助熔劑(未顯示)，且接著塗布一例如焊料糊等之焊料26。接著，該半導體晶片40之焊料堆42係配置在該配線基板3之連接墊P上。
接著，如圖16所示，藉由實施迴焊加熱倒裝晶片連接該半導體晶片40與該配線基板3之連接墊P。一底部填充樹脂可填充在該半導體晶片40之下側與該配線基板3之上表面間的一間隙中。
接著，在安裝該半導體晶片40之前或之後，藉由在該等第三配線層24之連接部上安裝該焊料球等提供該外連接端子28。
在第三實施例之配線基板3中，該連接墊P係配置在該第一層間絕緣層30之凹部30a之底側，且該凹階差部份C亦形成在該第一層間絕緣層30中且環繞該連接墊P之外周邊部。
因此，當倒裝晶片連接該半導體晶片40時，以該第一層間絕緣層30之凹部30a及該凹階差部份C阻擋該焊料。因此，可防止多餘焊料流至相鄰之連接墊P而造成一電短路。
又，該凹部30a及該凹階差部份C係形成在該第一層間絕緣層30中且環繞並在該等連接墊P上方。因此，可清楚地辨識該等基準點記號之影像。藉此，該半導體晶片亦可以高準確性與該配線基板1對齊及安裝。
另外，類似第一實施例之圖6，可倒裝晶片連接該半導體晶片40與該第三配線層24之連接部份，且接著可在該等連接墊P上設置該等外連接端子28。
在此所述之所有例子與條件語言是欲達成教學之目的以協助讀者了解本發明及由發明人貢獻之觀念以便促進該技術，且欲被視為不被限制於這些特別說明之例子及條件，且在說明書中之這些例子的編排方式也與顯示本發明之優劣性無關。雖然本發明之實施例已詳細說明過了，但是應了解的是在不偏離本發明之精神與範疇的情形下，可對其進行各種變化、取代及更改。
1,2,2a,3,3a‧‧‧配線基板
10‧‧‧支持板
10a‧‧‧凹部
10x‧‧‧經蝕刻表面
10y‧‧‧凸階差部份
12‧‧‧乾膜抗蝕層
12a‧‧‧開口部份
20a‧‧‧鎳(Ni)層
20b‧‧‧銅層
21a‧‧‧第一銅層
21b‧‧‧鎳層
21c‧‧‧第二銅層
22‧‧‧第二配線層
23‧‧‧抗氧化物
24‧‧‧第三配線層
26‧‧‧焊料
28‧‧‧外連接端子
30‧‧‧第一層間絕緣層
30a‧‧‧凹部
32‧‧‧第二層間絕緣層
34‧‧‧保護絕緣層
34a‧‧‧開口部份
40‧‧‧半導體晶片
42‧‧‧焊料堆
44‧‧‧焊料電極
A‧‧‧外周邊部
d‧‧‧蝕刻量(深度)
C‧‧‧凹階差部份
P‧‧‧連接墊
P1‧‧‧下層部
P2‧‧‧上層部
S‧‧‧粗化表面
VH1‧‧‧第一通孔
VH2‧‧‧第二通孔
W‧‧‧寬度
圖1A至1E是顯示製造依據一第一實施例之一配線基板之一方法的截面圖(#1)；圖2A至2D是顯示製造依據第一實施例之配線基板之方法的截面圖(#2)；圖3是顯示依據第一實施例之一配線基板之截面與部份平面圖；圖4是顯示該半導體晶片與圖3之配線基板倒裝晶片連接之狀態的截面圖(#1)；圖5是顯示該半導體晶片與圖3之配線基板倒裝晶片連接之狀態的截面圖(#2)；圖6是顯示依據另一模式，該半導體晶片與圖3之配線基板倒裝晶片連接之狀態的截面圖；圖7A至7D是顯示製造依據一第二實施例之一配線基 板之一方法的截面圖(#1)；圖8A至8D是顯示製造依據第二實施例之配線基板之方法的截面圖(#2)；圖9是顯示依據第二實施例之一配線基板之截面圖；圖10是顯示依據第二實施例之另一配線基板之截面圖；圖11A至11D是顯示製造依據一第三實施例之一配線基板之一方法的截面圖(#1)；圖12A與12B是顯示製造依據第三實施例之配線基板之方法的截面圖(#2)；圖13是顯示依據第三實施例之一配線基板之截面圖；圖14是顯示依據第三實施例之另一配線基板之截面圖；圖15是顯示該半導體晶片與圖13之配線基板倒裝晶片連接之狀態的截面圖(#1)；及圖16是顯示該半導體晶片與圖13之配線基板倒裝晶片連接之狀態的截面圖(#2)。
1‧‧‧配線基板
20a‧‧‧鎳(Ni)層
20b‧‧‧銅層
22‧‧‧第二配線層
24‧‧‧第三配線層
30‧‧‧第一層間絕緣層
32‧‧‧第二層間絕緣層
34‧‧‧保護絕緣層
34a‧‧‧開口部份
C‧‧‧凹階差部份
P‧‧‧連接墊
VH1‧‧‧第一通孔
VH2‧‧‧第二通孔

Claims (10)

  1. 一種配線基板，包含：一絕緣層；一連接墊，其係在該連接墊之一上表面由該絕緣層之一上表面暴露且該連接墊之一下表面及一側面之至少一部份接觸該絕緣層的一狀態下埋在該絕緣層中；及一凹階差部份，其形成在該絕緣層中且環繞該連接墊之一外周邊部，該凹階差部份接觸該連接墊之一外周邊緣，且暴露該連接墊之一側表面，其中該連接墊之上表面及該絕緣層之上表面係配置在相同高度，其中該連接墊具有一上層部被形成在一下層部上的二層結構，且該下層部之一外周邊緣由該上層部之一外周邊緣向該連接墊之中心後退，以及其中該連接墊之該上層部及該凹階差部份具有相同高度，且一焊料被形成在該連接墊上及在該凹階差部份的整體中。
  2. 一種配線基板，包含：一絕緣層，一凹部係形成於該絕緣層中；一連接墊，其係在該連接墊之一上表面由該絕緣層之一上表面暴露的一狀態下埋在該絕緣層中，該連接墊其中該連接墊之該上表面係配置於一比該絕緣層之該上表面低之側；其中該連接墊之一側表面的整體接觸該絕緣層；及 一凹階差部份，其形成在該絕緣層中且位在該凹部之一上外周邊部中，其中該凹階差部份係位在該連接墊之一上面之上的一位置。
  3. 如申請專利範圍第1項之配線基板，其中該凹階差部份係如環形地形成環繞該連接墊。
  4. 如申請專利範圍第1項之配線基板，其中該連接墊包括一下層部及一上層部，且該上層部之直徑比該下層部大，且該凹階差部份係由該絕緣層之上表面形成至對應於該連接墊之該上層部之一下表面的一位置。
  5. 如申請專利範圍第1項之配線基板，其中與該連接墊連接之一n-層(n是1或大於1之整數)配線層係形成於該絕緣層之一下側。
  6. 一種製造一配線基板之方法，包含：在一支持板上形成一抗蝕層，且一開口部份設置在該抗蝕層中；透過該抗蝕層之開口部份在該支持板中形成一凹部；使用該支持板作為一電鍍電力饋送路徑而藉由電鍍在該支持板之該凹部及該抗蝕層之該開口部份中形成用於一連接墊之一金屬層；移除該抗蝕層；藉由同時蝕刻該金屬層之各表面與該支持板，環繞 該金屬層之一外周邊部形成該支持板之一環狀部作為一凸階差部份，且該凸階差部份之高度比其他經蝕刻表面高；在該支持板上，形成一覆蓋該金屬層之絕緣層；及藉由移除該支持板暴露該金屬層。
  7. 一種製造一配線基板之方法，包含：在一支持板上形成一抗蝕層，且一開口部份設置在該抗蝕層中；使用該支持板作為一電鍍電力饋送路徑而藉由電鍍在該支持板上且在該抗蝕層之該開口部份中依序形成一犧牲金屬層及用於一連接墊之一金屬層，藉此形成一積層金屬層；移除該抗蝕層；藉由同時蝕刻該金屬層之各表面與該支持板，環繞該積層金屬層之一外周邊部形成該支持板的一環狀部作為一凸階差部份，且該凸階差部份之高度比其他經蝕刻表面高；在該支持板上，形成一覆蓋該積層金屬層之絕緣層；及移除該支持板及該犧牲金屬層，藉此暴露用於該連接墊之該金屬層。
  8. 如申請專利範圍第6項之製造一配線基板之方法，在移除該抗蝕層之後，及移除該支持板之前，更包含：在該支持板上形成一n-層(n是1或大於1之整數)配 線層，且該n-層配線層與該連接墊連接。
  9. 如申請專利範圍第6項之製造一配線基板之方法，其中該支持板係由銅形成，用於該連接墊之該金屬層由一底部依序包括一障壁金屬層及一銅層，且在移除該支持板時，選擇性地移除該支持板至該障壁金屬層。
  10. 如申請專利範圍第7項之製造一配線基板之方法，其中該支持板及該犧牲金屬層係由銅形成，用於該連接墊之該金屬層由一底部依序包括一障壁金屬層及一銅層，且在移除該支持板及該犧牲金屬層時，選擇性地移除該支持板及該犧牲金屬層至該障壁金屬層。
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8802504B1 (en) * 2013-03-14 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. 3D packages and methods for forming the same
US9299649B2 (en) 2013-02-08 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. 3D packages and methods for forming the same
KR20150002492A (ko) * 2013-06-28 2015-01-07 쿄세라 서킷 솔루션즈 가부시키가이샤 배선 기판
JP6223909B2 (ja) * 2013-07-11 2017-11-01 新光電気工業株式会社 配線基板及びその製造方法
JP6131135B2 (ja) * 2013-07-11 2017-05-17 新光電気工業株式会社 配線基板及びその製造方法
US9520352B2 (en) * 2014-12-10 2016-12-13 Shinko Electric Industries Co., Ltd. Wiring board and semiconductor device
KR102411996B1 (ko) * 2015-05-29 2022-06-22 삼성전기주식회사 패키지 기판 및 그 제조 방법
JP6623028B2 (ja) * 2015-10-27 2019-12-18 新光電気工業株式会社 インダクタ装置及びその製造方法
KR20180072395A (ko) * 2016-12-21 2018-06-29 삼성전기주식회사 인쇄회로기판 및 패키지
CN108231723B (zh) * 2016-12-22 2020-08-07 中芯国际集成电路制造(上海)有限公司 封装结构及其形成方法
US10986790B2 (en) 2017-12-17 2021-04-27 Timothy Glaude System for infusing a gas or liquids into the roots of a plant
CN113597670A (zh) * 2019-03-25 2021-11-02 京瓷株式会社 电气元件收纳用封装件以及电气装置
WO2021031125A1 (zh) * 2019-08-20 2021-02-25 华为技术有限公司 线路嵌入式基板、芯片封装结构及基板制备方法
JP2021093417A (ja) * 2019-12-09 2021-06-17 イビデン株式会社 プリント配線板、及び、プリント配線板の製造方法
EP4090140A4 (en) * 2020-01-08 2023-11-29 Panasonic Intellectual Property Management Co., Ltd. METHOD FOR MAKING A WIRING BODY, WIRING BOARD AND WIRING BODY
US11315862B2 (en) * 2020-01-31 2022-04-26 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and manufacturing method thereof
KR20220022602A (ko) 2020-08-19 2022-02-28 삼성전자주식회사 반도체 패키지
KR20220031398A (ko) * 2020-09-04 2022-03-11 삼성전기주식회사 인쇄회로기판

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003229512A (ja) * 2002-02-01 2003-08-15 Nec Toppan Circuit Solutions Toyama Inc 半導体チップ搭載用基板およびその製造方法と半導体装置およびその製造方法
TW200847348A (en) * 2007-05-30 2008-12-01 Shinko Electric Ind Co Wiring board and its fabricating method

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4125441A (en) * 1978-01-30 1978-11-14 General Dynamics Corporation Isolated bump circuitry on tape utilizing electroforming
US5136456A (en) * 1989-11-17 1992-08-04 Sigma Instruments, Inc. Faulted current indicator with protection against temporary overloads and transients
US5329695A (en) * 1992-09-01 1994-07-19 Rogers Corporation Method of manufacturing a multilayer circuit board
JP3346263B2 (ja) 1997-04-11 2002-11-18 イビデン株式会社 プリント配線板及びその製造方法
US6306751B1 (en) * 1999-09-27 2001-10-23 Lsi Logic Corporation Apparatus and method for improving ball joints in semiconductor packages
US6723927B1 (en) * 2000-08-24 2004-04-20 High Connection Density, Inc. High-reliability interposer for low cost and high reliability applications
US20050116387A1 (en) * 2003-12-01 2005-06-02 Davison Peter A. Component packaging apparatus, systems, and methods
JP4146864B2 (ja) * 2005-05-31 2008-09-10 新光電気工業株式会社 配線基板及びその製造方法、並びに半導体装置及び半導体装置の製造方法
JP4819471B2 (ja) 2005-10-12 2011-11-24 日本電気株式会社 配線基板及び配線基板を用いた半導体装置並びにその製造方法
US7911038B2 (en) 2006-06-30 2011-03-22 Renesas Electronics Corporation Wiring board, semiconductor device using wiring board and their manufacturing methods
JP5120342B2 (ja) * 2009-06-18 2013-01-16 ソニー株式会社 半導体パッケージの製造方法
US8127979B1 (en) * 2010-09-25 2012-03-06 Intel Corporation Electrolytic depositon and via filling in coreless substrate processing

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003229512A (ja) * 2002-02-01 2003-08-15 Nec Toppan Circuit Solutions Toyama Inc 半導体チップ搭載用基板およびその製造方法と半導体装置およびその製造方法
TW200847348A (en) * 2007-05-30 2008-12-01 Shinko Electric Ind Co Wiring board and its fabricating method

Also Published As

Publication number Publication date
JP2013073994A (ja) 2013-04-22
US10117336B2 (en) 2018-10-30
JP5795225B2 (ja) 2015-10-14
KR101867893B1 (ko) 2018-06-18
US20160044792A1 (en) 2016-02-11
US20130075145A1 (en) 2013-03-28
TW201325341A (zh) 2013-06-16
KR20130033960A (ko) 2013-04-04
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