JP2013073994A - 配線基板及びその製造方法 - Google Patents

配線基板及びその製造方法 Download PDF

Info

Publication number
JP2013073994A
JP2013073994A JP2011210212A JP2011210212A JP2013073994A JP 2013073994 A JP2013073994 A JP 2013073994A JP 2011210212 A JP2011210212 A JP 2011210212A JP 2011210212 A JP2011210212 A JP 2011210212A JP 2013073994 A JP2013073994 A JP 2013073994A
Authority
JP
Japan
Prior art keywords
layer
support plate
connection pad
metal layer
wiring board
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2011210212A
Other languages
English (en)
Other versions
JP5795225B2 (ja
JP2013073994A5 (ja
Inventor
Kentaro Kaneko
健太郎 金子
Toshimitsu Omiya
敏光 大宮
Kotaro Kotani
幸太郎 小谷
Junichi Nakamura
順一 中村
Kazuhiro Kobayashi
和弘 小林
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinko Electric Industries Co Ltd
Original Assignee
Shinko Electric Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinko Electric Industries Co Ltd filed Critical Shinko Electric Industries Co Ltd
Priority to JP2011210212A priority Critical patent/JP5795225B2/ja
Priority to KR1020120101929A priority patent/KR101867893B1/ko
Priority to US13/616,348 priority patent/US9210808B2/en
Priority to TW101134128A priority patent/TWI595813B/zh
Publication of JP2013073994A publication Critical patent/JP2013073994A/ja
Publication of JP2013073994A5 publication Critical patent/JP2013073994A5/ja
Application granted granted Critical
Publication of JP5795225B2 publication Critical patent/JP5795225B2/ja
Priority to US14/922,972 priority patent/US10117336B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/12Mountings, e.g. non-detachable insulating substrates
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/10Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/18Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using precipitation techniques to apply the conductive material
    • H05K3/188Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using precipitation techniques to apply the conductive material by direct electroplating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857Multilayer substrates
    • CCHEMISTRY; METALLURGY
    • C25ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25DPROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D5/00Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
    • C25D5/02Electroplating of selected surface areas
    • C25D5/022Electroplating of selected surface areas using masking means
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/12Mountings, e.g. non-detachable insulating substrates
    • H01L23/13Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822Multilayer substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/544Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/11Printed elements for providing electric connections to or between printed circuits
    • H05K1/111Pads for surface mounting, e.g. lay-out
    • H05K1/112Pads for surface mounting, e.g. lay-out directly combined with via connections
    • H05K1/113Via provided in pad; Pad over filled via
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/0011Working of insulating substrates or insulating layers
    • H05K3/0017Etching of the substrate by chemical or physical means
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/30Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4644Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4682Manufacture of core-less build-up multilayer circuits on a temporary carrier or on a metal foil
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68381Details of chemical or physical process used for separating the auxiliary support from a device or wafer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544Marks applied to semiconductor devices or parts
    • H01L2223/54426Marks applied to semiconductor devices or parts for alignment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544Marks applied to semiconductor devices or parts
    • H01L2223/54473Marks applied to semiconductor devices or parts for use after dicing
    • H01L2223/54486Located on package parts, e.g. encapsulation, leads, package substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • H01L2224/131Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119Arrangement of the bump connectors prior to mounting
    • H01L2224/81193Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818Bonding techniques
    • H01L2224/81801Soldering or alloying
    • H01L2224/81815Reflow soldering
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92Specific sequence of method steps
    • H01L2224/921Connecting a surface with connectors of different types
    • H01L2224/9212Sequential connecting processes
    • H01L2224/92122Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/12Passive devices, e.g. 2 terminal devices
    • H01L2924/1204Optical Diode
    • H01L2924/12042LASER
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03Conductive materials
    • H05K2201/0332Structure of the conductor
    • H05K2201/0364Conductor shape
    • H05K2201/0376Flush conductors, i.e. flush with the surface of the printed circuit
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09009Substrate related
    • H05K2201/09036Recesses or grooves in insulating substrate
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/03Metal processing
    • H05K2203/0369Etching selective parts of a metal substrate through part of its thickness, e.g. using etch resist
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/03Metal processing
    • H05K2203/0376Etching temporary metallic carrier substrate
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/06Lamination
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/49Method of mechanical manufacture
    • Y10T29/49002Electrical device making
    • Y10T29/49117Conductor or circuit manufacturing
    • Y10T29/49124On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155Manufacturing circuit on or in base

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Electrochemistry (AREA)
  • Materials Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Manufacturing Of Printed Wiring (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)
  • Structure Of Printed Boards (AREA)

Abstract

【課題】支持板の上に接続パッドを含む配線層を形成し、支持板を除去して接続パッドを露出させる方法で製造される配線基板において、半導体チップを信頼性よく接続できるようにすること。
【解決手段】絶縁層30と、上面が絶縁層30から露出し、下面と、側面の少なくとも一部とが絶縁層30に接触して埋設された接続パッドPと、接続パッドPの外側周辺部の絶縁層30に形成された凹状段差部Cとを含む。接続パッドPの上面と絶縁層30の上面とが同一の高さに配置される。
【選択図】図3

Description

半導体チップなどが実装される配線基板及びその製造方法に関する。
従来、支持板の上に接続パッドを含む多層配線を形成し、支持板を除去して接続パッドを露出させることにより配線基板を得る方法がある。そのような配線基板では、接続パッドの表面と絶縁層の表面とが同一面となって製造されることが多い。
このため、配線基板の接続パッドが狭ピッチ化されてくると、接続パッドにはんだで半導体チップをフリップチップ接続する際に、はんだが横方向に流れて接続パッド同士が電気ショートするおそれがある。
また、配線基板の接続パッド側の面が平坦であるため、配線基板の接続パッド側の面に設けられたフィデューシャル(基準)マークの画像認識の精度が悪く、半導体チップなどを高精度に位置合わせして実装することが困難になる。
WO2008/001915号公報
支持板の上に接続パッドを含む配線層を形成し、支持板を除去して接続パッドを露出させる方法で製造される配線基板及びその製造方法において、半導体チップを信頼性よく接続できるようにすることを目的とする。
以下の開示の一観点によれば、絶縁層と、上面が前記絶縁層から露出し、下面と、側面の少なくとも一部とが前記絶縁層に接触して埋設された接続パッドと、前記接続パッドの外側周辺部の前記絶縁層に形成された凹状段差部とを有する配線基板が提供される。
また、その開示の他の観点によれば、支持板の上に、開口部が設けられたレジストを形成する工程と、前記レジストの開口部を通して前記支持板に凹部を形成する工程と、前記支持板をめっき給電経路に利用する電解めっきにより、前記支持板の凹部及び前記レジストの開口部に接続パッド用の金属層を形成する工程と、前記レジストを除去する工程と、前記金属層及び前記支持板をエッチングすることにより、前記金属層の外側周辺部の前記支持板のリング状部分を他のエッチング面より高さが高い凸状段差部とする工程と、前記支持板の上に、前記金属層を被覆する絶縁層を形成する工程と、前記支持板を除去することにより、前記金属層を露出させる工程とを有する配線基板の製造方法が提供される。
さらに、その開示の他の観点によれば、支持板の上に、開口部が設けられたレジストを形成する工程と、前記支持板をめっき給電経路に利用する電解めっきにより、前記レジストの開口部の前記支持板の上に、犠牲金属層及び接続パッド用の金属層を順に形成して積層金属層を得る工程と、前記レジストを除去する工程と、前記積層金属層及び前記支持板をエッチングすることにより、前記積層金属層の外側周辺部の前記支持板のリング状部分を他のエッチング面より高さが高い凸状段差部とする工程と、前記支持板の上に、前記積層金属層を被覆する絶縁層を形成する工程と、前記支持板及び前記犠牲金属層を除去することにより、前記接続パッド用の金属層を露出させる工程とを有する配線基板の製造方法が提供される。
以下の開示によれば、配線基板では、接続パッドの外側周辺部の絶縁層に凹状段差部が形成されている。このため、配線基板の接続パッドに半導体チップをフリップチップ接続する際に、はんだが接続パッドの周りの凹状段差部でせき止められ、隣接する接続パッドに余分なはんだが流れて電気ショートすることが防止される。
また、接続パッドの周りの絶縁層に凹状段差部が形成された構造のフィデューシャル(基準)マークを作成できるので、フィデューシャル(基準)マークを鮮明に画像認識することができる。これにより、狭ピッチの接続電極を備えた半導体チップであっても、配線基板に高精度に位置合わせして実装することできる。
図1(a)〜(e)は第1実施形態の配線基板の製造方法を示す断面図(その1)である。 図2(a)〜(d)は第1実施形態の配線基板の製造方法を示す断面図(その2)である。 図3は第1実施形態の配線基板を示す断面図及び部分平面図である。 図4は図3の配線基板に半導体チップがフリップチップ接続される様子を示す断面図(その1)である。 図5は図3の配線基板に半導体チップがフリップチップ接続される様子を示す断面図(その2)である。 図6は図3の配線基板に半導体チップがフリップチップ接続される別の形態を示す断面図である。 図7(a)〜(d)は第2実施形態の配線基板の製造方法を示す断面図(その1)である。 図8(a)〜(d)は第2実施形態の配線基板の製造方法を示す断面図(その2)である。 図9は第2実施形態の配線基板を示す断面図である。 図10は第2実施形態の別の配線基板を示す断面図である。 図11(a)〜(d)は第3実施形態の配線基板の製造方法を示す断面図(その1)である。 図12(a)及び(b)は第3実施形態の配線基板の製造方法を示す断面図(その2)である。 図13は第3実施形態の配線基板を示す断面図である。 図14は第3実施形態の別の配線基板を示す断面図である。 図15は図13の配線基板に半導体チップがフリップチップ接続される様子を示す断面図(その1)である。 図16は図13の配線基板に半導体チップがフリップチップ接続される様子を示す断面図(その2)である。
以下、実施の形態について、添付の図面を参照して説明する。
(第1の実施の形態)
図1〜図2は第1実施形態の配線基板の製造方法を示す断面図、図3は第1実施形態の配線基板を示す図である。
第1実施形態の配線基板の製造方法では、図1(a)に示すように、まず、仮基板として、銅(Cu)からなる支持板10を用意する。支持板10としては、金属板や金属箔が使用され、一例として銅箔が使用される。そして、支持板10の表面を粗化処理して凹凸を形成することにより粗化面Sを得る。
次いで、図1(b)に示すように、支持板10の粗化面Sにドライフィルムレジスト12を貼付し、フォトリソグラフィによりドライフィルムレジスト12に開口部12aを形成する。ドライフィルムレジスト12に開口部12aは平面視して円形で形成される。
このとき、ドライフィルムレジスト12は、支持板10の粗化面Sに形成されるため、支持板10と密着性よく形成される。なお、ドライフィルムレジスト12の代わりに液状レジストを使用してもよい。
続いて、図1(c)に示すように、ドライフィルムレジスト12の開口部12aを通して、支持板10をウェットエッチングすることにより凹部10aを形成する。支持板10の凹部10aは等方性エッチングで形成されるため、ドライフィルムレジスト12の開口部12aより大きなサイズで形成される。凹部10aの深さは例えば1〜5μmに設定される。
次いで、図1(d)に示すように、支持板10をめっき給電経路に利用する電解めっきにより、ドライフィルムレジスト12の開口部12a内の支持板10の凹部10aの上にニッケル(Ni)層20a(バリア金属層)を形成する。
図1(d)の例では、ニッケル層20aが支持板10の凹部10aの全体に充填されているが、凹部10aの深さの途中まで形成されてもよいし、ドライフィルムレジスト12の開口部12aの深さの途中まで形成されてもよい。
ニッケル層20aを形成する工程では、支持板10の凹部10aの底面はエッチング処理により平滑面となっているので、薄膜のニッケル層20aであっても凹部10aの底面を十分に被覆して形成される。
さらに、図1(e)に示すように、同様な電解めっきによりドライフィルムレジスト12に開口部12a内のニッケル層20aの上に銅層20bを形成する。
このようにして、支持板10の凹部10a及びドライフィルムレジスト12の開口部12aに接続パッド用の金属層を形成する。
その後に、図2(a)に示すように、ドライフィルムレジスト12が除去される。第1実施形態では、ニッケル層20a(バリア金属層)及び銅層20bにより接続パッドPが形成される。接続パッドPは第1配線層として形成される。接続パッドPは島状に孤立して形成されていてもよいし、延在する引き出し配線層の一端に繋がって配置されていてもよい。
次いで、図2(b)に示すように、図2(a)の構造体にスプレー装置のノズル(不図示)から粗化処理液を吹きかけることにより、接続パッドPの銅層20bの表面をエッチングして粗化面Sにする。
このとき同時に、支持板10(銅)の表面もエッチングされて粗化面Sが維持される。粗化処理液としては、ギ酸又は酢酸に、イミダゾール・トリアゾール・アミンなどの銅と錯体を形成する化合物からなる添加剤が含まれたものが使用される。
そのような粗化処理液によるウェットエッチングでは、凸状の接続パッドPの外側周辺部A(裾部)に粗化処理液が十分に供給されない傾向がある。このため、接続パッドPの外側周辺部Aの支持板10(銅)のリング状部分は、他の領域よりも粗化処理液でのエッチング量がかなり少なくなる。
その結果、接続パッドPの外側周辺部Aの支持板10(銅)のリング状部分が他のエッチング面10xより高さが高い凸状段差部10yとなる。接続パッドPの周りに形成される凸状段差部10yの幅Wは例えば2〜5μmである。また、粗化処理液による支持板10(銅)のエッチング量(深さ)dは例えば1〜5μmである。
第1実施形態では、支持板10のエッチング面10xがニッケル層20aの下面と同一高さに配置されるように支持板10がエッチングされる。
なお、スプレー装置を使用する方法以外に、処理槽にワークをディップ(浸漬)してウェットエッチングする方式などにおいても上記と同様なエッチング結果となる。
続いて、図2(c)に示すように、支持板10及び接続パッドPの上に第1層間絶縁層30を形成し、第1層間絶縁層30をレーザで加工することにより接続パッドPに到達する第1ビアホールVH1を形成する。第1層間絶縁層30は、エポキシ樹脂やポリイミド樹脂などの樹脂シートが貼付されて形成される。
接続パッドP及び支持板10の表面が粗化面Sとなっているので、第1層間絶縁層30はそれらの上に密着性よく形成される。
あるいは、第1層間絶縁層30として、感光性樹脂を使用し、フォトリソグラフィによって第1ビアホールVH1を形成してもよい。また、樹脂シートを貼付する他に、液状樹脂を塗布してもよい。
さらに、第1ビアホールVH1(ビア導体)を介して接続パッドPに接続される第2配線層22を第1層間絶縁層30の上に形成する。第2配線層22は例えばセミアディティブ法によって形成される。
詳しく説明すると、まず、第1層間絶縁層30上及び第1ビアホールVH1の内面に無電解めっき又はスパッタ法により銅などからなるシード層(不図示)を形成する。次いで、第2配線層22が配置される部分に開口部が設けられためっきレジスト(不図示)をシード層の上に形成する。
続いて、シード層をめっき給電経路に利用する電解めっきにより、第1ビアホールVH1内からめっきレジストの開口部に銅などからなる金属めっき層を形成する。次いで、めっきレジストを除去した後に、金属めっき層をマスクにしてシード層をエッチングする。これにより、シード層及び金属めっき層から第2配線層22が形成される。
さらに、同様な工程を繰り返すことにより、第2配線層22に到達する第2ビアホールVH2が設けられた第2層間絶縁層32を第1層間絶縁層30の上に形成する。続いて、同様な工程を繰り返すことにより、第2ビアホールVH2(ビア導体)を介して第2配線層22に接続される第3配線層24を第2層間絶縁層32の上に形成する。
その後に、第3配線層24の接続部上に開口部34aが設けられた保護絶縁層34を形成する。保護絶縁層34としては、ソルダレジストなどが使用される。そして、必要に応じて、第3配線層24の接続部の上に、下から順にニッケル/金めっき層を形成するなどしてコンタクト層を形成する。
次いで、図2(d)に示すように、支持板10(銅)をアルカリ水溶液などのエッチャントによってウェットエッチングして除去する。このとき、接続パッドPのニッケル層20a(バリア金属層)及び第1層間絶縁層30(樹脂)が支持板10(銅)をエッチングする際のエッチングストップ層として機能してエッチングがストップする。
第3配線層24の表面に銅が露出している場合は、第3配線層24が保護シートで保護された状態で支持板10(銅)がエッチングされる。
またこのとき、前述した図2(b)の工程で得られる支持板10の凸状段差部10yがエッチングされて除去されることにより、接続パッドPのニッケル層20aの外側周縁部の第1層間絶縁層30に凹状段差部Cがリング状に繋がって形成される。以上により、第1実施形態の配線基板1が得られる。
なお、多面取りの大型の支持板10を使用する場合は、個々の配線基板が得られるように図2(d)の配線部材が切断される。
本実施形態では、支持板10を銅から形成し、接続パッドPの最下にバリア金属層としてニッケル層20aを形成することにより、支持板10(銅)を接続パッドPに対して選択的に除去している。
銅とニッケルとの組み合わせ以外にも、支持板10のウェットエッチング時に耐性を有するように、接続パッドPのバリア金属層を支持板10と異なる各種の金属から形成してもよい。
例えば、支持板10を銅から形成する場合は、接続パッドPのバリア金属層として、ニッケル(Ni)以外に、金(Au)、ニッケル(Ni)、パラジウム(Pd)、及び銀(Ag)などを使用することができる。
図3には、図2(d)の配線基板1を上下反転させた状態が示されている。図3に示すように、第1実施形態の配線基板1では、接続パッドPの上面が第1層間絶縁層30から露出した状態で第1層間絶縁層30に第1配線層として接続パッドPが埋設されている。
第1実施形態の例では、接続パッドPは、銅層20bとその上に形成されたニッケル層20a(バリア金属層)とにより形成される。ニッケル層20aの径は銅層20bの径より大きく設定され、ニッケル層20aが銅層20bの外周から外側にはみ出した状態となっている。
このように、接続パッドPは下層部とそれより径が大きな上層部とを含み、接続パッドPの下層部の例が銅層20bであり、上層部の例がニッケル層20aである。接続パッドPの下層部(銅層20b)の外周縁が、上層部(ニッケル層20a)の外周縁よりも接続パッドPの中心に向けて後退している。
接続パッドPの平面形状の一例としては、円形で形成される。この場合、接続パッドPの直径は20〜150μmに設定される。この形態では、接続パッドPの下層部(銅層20b)の外周縁が、上層部(ニッケル層20a)の外周縁よりも接続パッドPの中心に向けて後退する幅は、0.5〜5μm程度となる。
なお、接続パッドPの平面形状は、矩形状や多角形状などの円形以外の形状でもよい。
前述したように、本実施形態では、支持板10の上に接続パッドPを含む多層配線を形成した後に、支持板10を除去することにより、接続パッドPを露出させる手法を採用している。このため、配線基板1の接続パッドPの上面と第1層間絶縁層30の上面とは同一の高さに配置されている
接続パッドPのバリア金属層としてニッケル層20aを例示するが、金(Au)、パラジウム(Pd)、ニッケル(Ni)、銅(Cu)、及び銀(Ag)の群から選択される1つの金属層、又は2つ以上の積層金属膜からバリア金属層を形成してもよい。
好適には、図3の状態で、上から順に、金層/ニッケル層の積層膜、金層/パラジウム層/ニッケル層の積層膜、金層/銀層/パラジウム層/ニッケル層の積層膜、銀層の単層膜、銀層/ニッケル層の積層膜、銀層/パラジウム層/ニッケル層の積層膜などを使用することができる。つまり、金層又は銀層が外部に露出する層として形成される。
前述した図1(d)の工程で、ニッケル層20aの代わりに所望のバリア金属層が得られるようにめっき金属層を形成ればよい。
図3の例では、接続パッドPの下面と下層部(銅層20b)の側面全体が絶縁層30に接触して埋設され、上層部(ニッケル層20a)の側面が露出しているが、接続パッドPの側面の少なくとも一部が絶縁層30に接触して埋設されていればよい。
図3の部分平面図を同時に参照すると、接続パッドPのニッケル層20aの外側周辺部の第1層間絶縁層30のリング状部分に凹状段差部Cが形成されている。凹状段差部Cは、接続パッドPの上層部(ニッケル層20a)の外周縁に接して設けられている。また、凹状段差部Cは、第1層間絶縁層30の上面からニッケル層20a(上層部)の下面に対応する位置まで形成されている。
このように、第1実施形態の配線基板1では、接続パッドPの銅層20bの下面及び側面が第1層間絶縁層30に埋設され、接続パッドPのニッケル層20aの外側周辺部の第1層間絶縁層30に凹状段差部Cが形成されている。これにより、接続パッドPのニッケル層20aの上面及び側面が第1層間絶縁層30から露出している。
さらに、第1層間絶縁層30にはその下面側から接続パッドPに到達する第1ビアホールVH1が設けられている。そして、第1ビアホールVH1(ビア導体)を介して接続パッドPに接続される第2配線層22が第1層間絶縁層30の下面に形成されている。
また同様に、第2配線層22に到達する第2ビアホールVH2が設けられた第2層間絶縁層32が第1層間絶縁層30の下面に形成されている。そして同様に、第2ビアホールVH2(ビア導体)を介して第2配線層22に接続される第3配線層24が第2層間絶縁層32の下面に形成されている。さらに、第3配線層24の接続部上に開口部34aが設けられた保護絶縁層34が第2層間絶縁層32の下面に形成されている。
図3の例では、接続パッドPに接続される2層のビルドアップ配線層を第1層間絶縁層30の下側に形成しているが、ビルドアップ配線層の層数はn層(nは1以上の整数)で任意に設定することができる。以下の第2、第3実施形態においても同様である。
図3に示すように、第1実施形態の配線基板1のビアホールVH1,VH2の断面形状は、接続パッドP側を底面として外部接続端子形成面側に開口する円錐台状に形成され、底面側の径が開口側の径より小さくなっている。
本実施形態の配線基板1は、厚みの厚いコア基板をもたないコアレス基板として製造され、高性能な半導体チップの実装基板として使用することができる。
図4及び図5には第1実施形態の配線基板1に半導体チップがフリップチップ接続される様子が示されている。
図4に示すように、図3の配線基板1の接続パッドPの上にフラックス(不図示)を塗布した後に、はんだペーストなどのはんだ材26を塗布する。そして、はんだバンプ42を備えた半導体チップ40が用意され、半導体チップ40のはんだバンプ42が配線基板1の接続パッドP上のはんだ材26に配置される。
さらに、図5に示すように、リフロー加熱を行うことにより、半導体チップ40をはんだ電極44によって配線基板1の接続パッドPにフリップチップ接続する。半導体チップ40の下側と配線基板1の上面との隙間にアンダーフィル樹脂を充填してもよい。
そして、半導体チップ40を実装する前又は後に、第3配線層24の接続部にはんだボールを搭載するなどして外部接続端子28を設ける。
第1実施形態の配線基板1では、接続パッドPの外側周辺部の第1層間絶縁層30に接続パッドPを取り囲むように凹状段差部Cが形成されている。このため、半導体チップ40をフリップチップ接続する際に、はんだが接続パッドPの周りの凹状段差部Cでせき止められ、隣接する接続パッドPに余分なはんだが流れて電気ショートすることが防止される。
また、接続パッドPの周りの第1層間絶縁層30に凹状段差部Cが形成された構造のフィデューシャル(基準)マークを同時に作成することができる。フィデューシャル(基準)マークは、接続パッドPの形成時に接続パッドPと同様な方法で形成されて同様な構造となる。
このとき、本実施形態と違って接続パッドPの周りに凹状段差部Cが形成されていない場合は、特に接続パッドPと第1層間絶縁層30との表面粗さが同等のときは、フィデューシャル(基準)マークを鮮明に画像認識することは困難になる。
しかしながら、本実施形態では、接続パッドPと第1層間絶縁層30との表面粗さに関係することなく、接続パッドPの周りの凹状段差部Cによってフィデューシャル(基準)マークを鮮明に画像認識することができる。これにより、100μm以下の狭ピッチの接続電極を備えた半導体チップ40であっても、配線基板1に高精度に位置合わせして実装することができる。
あるいは、図6に示すように、図5とは逆に、図3の配線基板1を上下反転させ、第3配線層24の接続部にはんだ電極44によって半導体チップ40をフリップチップ接続してもよい。そして、接続パッドPにはんだボールを搭載するなどして外部接続端子28を設ける。この形態の場合は、接続パッドPの直径は150〜1000μmに設定される。
また、接続パッドPの上層部と下層部との直径の差は1〜10μmとなる。
(第2の実施の形態)
図7及び図8は第2実施形態の配線基板の製造方法を示す断面図、図9及び図10は第2実施形態の配線基板を示す断面図である。第2実施形態では、第1実施形態と同一工程及び同一要素についてはその詳しい説明を省略する。
前述した第1実施形態では、接続パッドPが銅層20bとその上に形成されたバリア金属層(ニッケル層20aなど)とから形成される。第2実施形態では、接続パッドは、銅層単層から形成されるか又は銅層の表面に酸化防止剤(OSP)が形成される。
第2実施形態の配線基板の製造方法では、図7(a)に示すように、第1実施形態の図1〜図3と同様に、銅からなる支持板10の粗化面Sの上に開口部12aが設けられたドライフィルムレジスト12をパターニングする。さらに、ドライフィルムレジスト12の開口部12a内の支持板10をエッチングして凹部10aを形成する。
次いで、図7(b)に示すように、支持板10をめっき給電経路に利用する電解めっきにより、ドライフィルムレジスト12の開口部12a内の支持板10の凹部10aにニッケル層20a(バリア金属層)を形成する。第2実施形態では、支持板10の凹部10aの深さの途中までニッケル層20aを形成する。
さらに、図7(c)に示すように、同様な電解めっきにより、支持板10の凹部10aの残りの空間からドライフィルムレジスト12の開口部12aにニッケル層20aに接続される銅層20bを形成する。このようにして、支持板10の凹部10a及びドライフィルムレジスト12の開口部12aに接続パッド用の金属層を形成する。
その後に、図7(d)に示すように、ドライフィルムレジスト12が除去される。
第2実施形態では、銅層20bが接続パッドPとなり、銅層20bの下のニッケル層20a(バリア金属層)は支持板10をエッチングする際のエッチングストップ層として機能し、最終的に除去される。
さらに、図8(a)に示すように、第1実施形態と同様に、図7(d)の構造体にスプレー装置(不図示)によって粗化処理液を吹きつけることにより、接続パッドPの銅層20b及び支持板10(銅)をエッチングして粗化面Sを得る。
このとき、第1実施形態の図2(b)の工程と同様に、接続パッドPの外側周辺部Aの支持板10のリング状部分がエッチング面10xより高さが高い凸状段差部10yとなる。
第2実施形態では、支持板10のエッチング面10xが銅層20b(接続パッドP)の下面と同一高さになるように支持板10がエッチングされる。
次いで、図8(b)に示すように、第1実施形態の図2(c)と同様に、接続パッドPに接続される2層のビルドアップ配線層(第2、第3配線層22,24、第1、第2層間絶縁層30,32、保護絶縁層34)を形成する。
その後に、図8(c)に示すように、第1実施形態の図2(d)と同様に、支持板10(銅)をアルカリ水溶液によってウェットエッチングして除去する。このとき、接続パッドPの下に形成されたニッケル層20a(バリア金属層)及び第1層間絶縁層30(樹脂)が支持板10をエッチングする際のエッチングストップ層として機能する。
第1実施形態と同様に、銅とニッケルの組み合わせ以外にも、支持板10のウェットエッチング時に耐性を有するように、接続パッドPのバリア金属層を支持板10と異なる各種の金属から形成してもよい。
さらに、図8(d)に示すように、接続パッドPの下面に露出したニッケル層20aを接続パッドP(銅)に対して選択的にウェットエッチングして除去する。ニッケル層20aのエッチャントとしては、硝酸過水液(硝酸と過酸化水素水の混合液(HNO3/H22))が使用される。これにより、露出した接続パッドPの外側周辺部の第1層間絶縁層30に凹状段差部Cが得られる。
以上により、第2実施形態の配線基板2が得られる。なお、多面取りの大型の支持板10を使用する場合は、個々の配線基板が得られるように図8(d)の配線部材が切断される。
図9には、図8(d)の配線基板2を上下反転させた状態が示されている。図9に示すように、第2実施形態の配線基板2では、接続パッドPはその全体が銅層20bからなり、下層部P1とそれより径が大きな上層部P2とから形成されている。接続パッドPの下層部P1の下面及び側面が第1層間絶縁層30に埋設されている。
そして、第1実施形態と同様に、接続パッドPの上層部P2の外側周辺部の第1層間絶縁層30に凹状段差部Cが形成されている。凹状段差部Cは第1層間絶縁層30の上面から接続パッドPの上層部P2の下面に対応する位置まで形成されている。
これにより、接続パッドPの上層部P2の上面及び側面が第1層間絶縁層30から露出している。凹状段差部Cは、接続パッドPの上層部P2の外周縁に接して設けられている。
さらに、第1実施形態と同様に、第1層間絶縁層30の下面側には接続パッドPに接続される2層のビルドアップ配線層(第2、第3配線層22,24、第1、第2層間絶縁層30,32、保護絶縁層34)が形成されている。
そして、第1実施形態の図4及び図5の配線基板1と同様に、配線基板2の接続パッドPに半導体チップがフリップチップ接続される。あるいは、第1実施形態の図6と同様に、第3配線層24の接続部に半導体チップ40をフリップチップ接続し、接続パッドPに外部接続端子28を設けてもよい。
図10に示す配線基板2aのように、図9の配線基板2の銅層20bの上に表面処理層として酸化防止剤23(OSP(Organic Solder Passivation))を形成して接続パッドPとしてもよい。
酸化防止剤は、イミダゾール化合物などからなり、接続パッドPの接続面(銅)の酸化を防止し、接続パッドPに半導体チップのはんだバンプなどをリフロー加熱して搭載する際に消失する。
第2実施形態の配線基板2,2aは第1実施形態の配線基板1と同様な効果を奏する。
(第3の実施の形態)
図11及び図12は第3実施形態の配線基板の製造方法を示す断面図、図13及び図14は第3実施形態の配線基板を示す断面図である。第3実施形態では、第1実施形態と同一工程及び同一要素についてはその詳しい説明を省略する。
第3実施形態の配線基板では、接続パッドが第1層間絶縁層の凹部の底部側に配置され、凹部の上部外側周辺部の第1層間絶縁層に凹状段差部が設けられる。
第3実施形態の配線基板の製造方法では、図11(a)に示すように、第1実施形態の図1(a)及び(b)と同様に、銅からなる支持板10の粗化面Sに開口部12aが設けられドライフィルムレジスト12をパターニングする。第3実施形態では、支持板10に凹部を形成する工程が省略される。
次いで、図11(b)に示すように、支持板10をめっき給電経路に利用する電解めっきにより、ドライフィルムレジスト12の開口部12a内の支持板10の上に、第1銅層21a(犠牲金属層)、ニッケル層21b(バリア金属層)及び第2銅層21cを順に形成する。
第3実施形態では、接続パッドPはニッケル層21b(バリア金属層)及び第2銅層21cから形成される。最下の第1銅層21aは凹部を得るための犠牲金属層であり、最終的に除去される。このようにして、ドライフィルムレジスト12の開口部12a内の支持板10の上に、犠牲金属層及び接続パッド用の金属層を順に形成して積層金属層を得る。
その後に、図11(c)に示すように、ドライフィルムレジスト12が除去される。
続いて、図11(d)に示すように、第1実施形態と同様に、図11(c)の構造体にスプレー装置(不図示)によって粗化処理液を吹きつけることにより、接続パッドPの表面及び支持板10(銅)をエッチングして粗化面Sを得る。
このとき、第1実施形態と同様に、接続パッドPの外側周辺部Aの支持板10のリング状部分が他のエッチング面10xより高さが高い凸状段差部10yとなる。
次いで、図12(a)に示すように、第1実施形態の図2(c)と同様に、接続パッドPに接続される2層のビルドアップ配線層(第2、第3配線層22,24、第1、第2層間絶縁層30,32、保護絶縁層34)を形成する。
続いて、図12(b)に示すように、第1実施形態の図2(d)と同様に、支持板10(銅)をアルカリ水溶液によってウェットエッチングして除去する。このとき、接続パッドPの下に形成された第1銅層21a(犠牲金属層)が連続してエッチングされて除去される。これにより、接続パッドPの下方の第1層間絶縁層30に凹部30aが設けられ、その外側周辺部に凹状段差部Cが得られる。
第3実施形態においても、支持板10及び犠牲金属層(第1銅層21a)を銅から形成し、接続パッドPの最下層としてバリア金属層(ニッケル層21b)を形成することにより、支持板10及び犠牲金属層(第1銅層21a)を接続パッドPに対して選択的に除去している。
第1実施形態と同様に、銅とニッケルの組み合わせ以外にも、支持板10及び犠牲金属層のウェットエッチング時に耐性を有するように、接続パッドPのバリア金属層を支持板10及び犠牲金属層と異なる各種の金属から形成してもよい。
以上により、第3実施形態の配線基板3が得られる。なお、多面取りの大型の支持板10を使用する場合は、個々の配線基板が得られるように図12(b)の配線部材が切断される。
図13には、図12(b)の配線基板3を上下反転させた状態が示されている。第3実施形態の配線基板3では、接続パッドPは第2銅層21cとその上に形成されたニッケル層21b(バリア金属層)とから形成され、全体にわたって同一径で形成される。
第1実施形態と同様に、接続パッドPのバリア金属層としてニッケル層21bを例示するが、金(Au)、パラジウム(Pd)、ニッケル(Ni)、銅(Cu)、及び銀(Ag)の群から選択される1つの金属層、又は2つ以上の積層金属膜からバリア金属層を形成してもよい。
第1実施形態と同様に、好適には、図13の状態で、上から順に、金層/ニッケル層の積層膜、金層/パラジウム層/ニッケル層の積層膜、金層/銀層/パラジウム層/ニッケル層の積層膜、銀層の単層膜、銀層/ニッケル層の積層膜、銀層/パラジウム層/ニッケル層の積層膜などを使用することができる。
前述した図11(b)の工程で、ニッケル層21bの代わりに所望のバリア金属層が得られるようにめっき金属層を形成ればよい。
第1層間絶縁層30には上面側が開口された凹部30aが形成されており、接続パッドPがその凹部30aの底部側に埋設されている。これにより、接続パッドPの上面が第1層間絶縁層30の上面よりも下に配置された状態で第1層間絶縁層30から露出している。
凹部30aの上部外側周辺部の第1層間絶縁層30には、第1層間絶縁層30の他の上面より高さが低い凹状段差部Cがリング状に形成されている。
このようにして、第3実施形態においても、接続パッドPの外側周辺部の第1層間絶縁層30に凹状段差部Cが形成されている。
さらに、第1実施形態と同様に、第1層間絶縁層30の下面側には接続パッドPに接続される2層のビルドアップ配線層(第2、第3配線層22,24、第1、第2層間絶縁層30,32、保護絶縁層34)が形成されている。
図14に示す配線基板3aのように、図13の配線基板3の接続パッドPからニッケル層21b(バリア金属層)を除去することにより、接続パッドPを第2銅層21cから形成してもよい。この形態では、第2実施形態の図10と同様に、露出した第2銅層21cの上に酸化防止剤(OSP)を形成してもよい。
第3実施形態の配線基板3,3aにおいても、厚みの厚いコア基板をもたないコアレス基板として製造され、高性能な半導体チップの実装基板として使用することができる。
そして、図15に示すように、図13の配線基板3の接続パッドPの上にフラックス(不図示)を塗布した後に、はんだペーストなどのはんだ材26を塗布する。そして、半導体チップ40のはんだバンプ42が配線基板3の接続パッドP上のはんだ材26に配置される。
さらに、図16に示すように、リフロー加熱を行うことにより、半導体チップ40をはんだ電極44によって配線基板3の接続パッドPにフリップチップ接続する。半導体チップ40の下側と配線基板3の上面との隙間にアンダーフィル樹脂を充填してもよい。
そして、半導体チップ40を実装する前又は後に、第3配線層24の接続部にはんだボールを搭載するなどして外部接続端子28を設ける。
第3実施形態の配線基板3では、接続パッドPは第1層間絶縁層30の凹部30aの底部側に配置されていると共に、凹部30aの外側周辺部の第1層間絶縁層30に凹状段差部Cが形成されている。
このため、半導体チップ40をフリップチップ接続する際に、はんだが第1層間絶縁層30の凹部30a及び凹状段差部Cでせき止められ、隣接する接続パッドPに余分なはんだが流れて電気ショートすることが防止される。
また、接続パッドPの上及び周りの第1層間絶縁層30に凹部30a及び凹状段差部Cが形成されているので、フィデューシャル(基準)マークを鮮明に画像認識することができる。これにより、半導体チップを配線基板に高精度に位置合わせして実装することできる。
あるいは、第1実施形態の図6と同様に、第3配線層24の接続部に半導体チップ40をフリップチップ接続し、接続パッドPに外部接続端子28を設けてもよい。
1,2,2a,3…配線基板、10…支持板、10a,30a…凹部、10x…エッチング面、10y…凸状段差部、12…ドライフィルムレジスト、12a…開口部、20a,21b…ニッケル層(バリア金属層)、20b…銅層、21a…第1銅層(犠牲金属層)、21c…第2銅層、22…第2配線層、23…酸化防止剤、24…第3配線層、26…はんだ材、28…外部接続端子、30…第1層間絶縁層、32…第2層間絶縁層、34…保護絶縁層、40…半導体チップ、42…はんだバンプ、44…はんだ電極、A…外側周辺部、C…凹状段差部、P…接続パッド、S…粗化面、VH1…第1ビアホール、VH2…第2ビアホール。

Claims (11)

  1. 絶縁層と、
    上面が前記絶縁層から露出し、下面と、側面の少なくとも一部とが前記絶縁層に接触して埋設された接続パッドと、
    前記接続パッドの外側周辺部の前記絶縁層に形成された凹状段差部とを有することを特徴とする配線基板。
  2. 前記接続パッドの上面と前記絶縁層の上面とは同一の高さに配置されていることを特徴とする請求項1に記載の配線基板。
  3. 前記接続パッドは前記絶縁層の凹部に埋設され、前記接続パッドの上面が前記絶縁層の上面よりも下に配置されており、
    前記凹状段差部は、前記凹部の上部外側周辺部の前記絶縁層に形成されていることを特徴とする請求項1に記載の配線基板。
  4. 前記接続パッドは下層部と上層部とを含み、前記下層部の外周縁が、前記上層部の外周縁よりも前記接続パッドの中心に向けて後退していることを特徴とする請求項1に記載の配線基板。
  5. 前記接続パッドは下層部と前記下層部より径が大きな上層部とを含み、
    前記凹状段差部は、前記絶縁層の上面から前記接続パッドの前記上層部の下面に対応する位置まで形成されていることを特徴とする請求項1又は2に記載の配線基板。
  6. 前記絶縁層の下側に、前記接続パッドに接続されるn層(nは1以上の整数)のビルドアップ配線層が形成されていることを特徴とする請求項1乃至5のいずれか一項に記載の配線基板。
  7. 支持板の上に、開口部が設けられたレジストを形成する工程と、
    前記レジストの開口部を通して前記支持板に凹部を形成する工程と、
    前記支持板をめっき給電経路に利用する電解めっきにより、前記支持板の凹部及び前記レジストの開口部に接続パッド用の金属層を形成する工程と、
    前記レジストを除去する工程と、
    前記金属層及び前記支持板をエッチングすることにより、前記金属層の外側周辺部の前記支持板のリング状部分を他のエッチング面より高さが高い凸状段差部とする工程と、
    前記支持板の上に、前記金属層を被覆する絶縁層を形成する工程と、
    前記支持板を除去することにより、前記金属層を露出させる工程とを有することを特徴とする配線基板の製造方法。
  8. 支持板の上に、開口部が設けられたレジストを形成する工程と、
    前記支持板をめっき給電経路に利用する電解めっきにより、前記レジストの開口部の前記支持板の上に、犠牲金属層及び接続パッド用の金属層を順に形成して積層金属層を得る工程と、
    前記レジストを除去する工程と、
    前記積層金属層及び前記支持板をエッチングすることにより、前記積層金属層の外側周辺部の前記支持板のリング状部分を他のエッチング面より高さが高い凸状段差部とする工程と、
    前記支持板の上に、前記積層金属層を被覆する絶縁層を形成する工程と、
    前記支持板及び前記犠牲金属層を除去することにより、前記接続パッド用の金属層を露出させる工程とを有することを特徴とする配線基板の製造方法。
  9. 前記レジストを除去する工程の後であって、前記支持板を除去する工程の前に、
    前記支持板の上に、前記接続パッドに接続されるn層(nは1以上の整数)のビルドアップ配線層を形成する工程をさらに有することを特徴とする請求項7又は8に記載の配線基板の製造方法。
  10. 前記支持板は銅からなり、
    前記接続パッド用の金属層は、下から順にバリア金属層と銅層とを含み、
    前記支持板を除去する工程において、前記支持板を前記バリア金属層に対して選択的に除去することを特徴とする請求項7又は9に記載の配線基板の製造方法。
  11. 前記支持板及び前記犠牲金属層は銅から形成され、
    前記接続パッド用の金属層は、下から順にバリア金属層と銅層とを含み、
    前記支持板及び前記犠牲金属層を除去する工程において、前記バリア金属層に対して選択的に除去することを特徴とする請求項8又は9に記載の配線基板の製造方法。
JP2011210212A 2011-09-27 2011-09-27 配線基板の製造方法 Active JP5795225B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2011210212A JP5795225B2 (ja) 2011-09-27 2011-09-27 配線基板の製造方法
KR1020120101929A KR101867893B1 (ko) 2011-09-27 2012-09-14 배선 기판 및 그 제조 방법
US13/616,348 US9210808B2 (en) 2011-09-27 2012-09-14 Wiring substrate and method of manufacturing the same
TW101134128A TWI595813B (zh) 2011-09-27 2012-09-18 配線基板及製造其之方法
US14/922,972 US10117336B2 (en) 2011-09-27 2015-10-26 Method of manufacturing a wiring substrate

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011210212A JP5795225B2 (ja) 2011-09-27 2011-09-27 配線基板の製造方法

Publications (3)

Publication Number Publication Date
JP2013073994A true JP2013073994A (ja) 2013-04-22
JP2013073994A5 JP2013073994A5 (ja) 2014-08-14
JP5795225B2 JP5795225B2 (ja) 2015-10-14

Family

ID=47909996

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011210212A Active JP5795225B2 (ja) 2011-09-27 2011-09-27 配線基板の製造方法

Country Status (4)

Country Link
US (2) US9210808B2 (ja)
JP (1) JP5795225B2 (ja)
KR (1) KR101867893B1 (ja)
TW (1) TWI595813B (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015018976A (ja) * 2013-07-11 2015-01-29 新光電気工業株式会社 配線基板及びその製造方法
JP2017084920A (ja) * 2015-10-27 2017-05-18 新光電気工業株式会社 インダクタ装置及びその製造方法
JP2018101776A (ja) * 2016-12-21 2018-06-28 サムソン エレクトロ−メカニックス カンパニーリミテッド. プリント回路基板及びパッケージ
WO2020195018A1 (ja) * 2019-03-25 2020-10-01 京セラ株式会社 電気素子収納用パッケージおよび電気装置
WO2021140971A1 (ja) * 2020-01-08 2021-07-15 パナソニックIpマネジメント株式会社 配線体の製造方法、パターン版、及び配線体

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8802504B1 (en) * 2013-03-14 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. 3D packages and methods for forming the same
US9299649B2 (en) 2013-02-08 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. 3D packages and methods for forming the same
KR20150002492A (ko) * 2013-06-28 2015-01-07 쿄세라 서킷 솔루션즈 가부시키가이샤 배선 기판
JP6223909B2 (ja) * 2013-07-11 2017-11-01 新光電気工業株式会社 配線基板及びその製造方法
US9520352B2 (en) * 2014-12-10 2016-12-13 Shinko Electric Industries Co., Ltd. Wiring board and semiconductor device
KR102411996B1 (ko) * 2015-05-29 2022-06-22 삼성전기주식회사 패키지 기판 및 그 제조 방법
CN108231723B (zh) * 2016-12-22 2020-08-07 中芯国际集成电路制造(上海)有限公司 封装结构及其形成方法
US10986790B2 (en) 2017-12-17 2021-04-27 Timothy Glaude System for infusing a gas or liquids into the roots of a plant
CN114073171A (zh) * 2019-08-20 2022-02-18 华为技术有限公司 线路嵌入式基板、芯片封装结构及基板制备方法
JP2021093417A (ja) * 2019-12-09 2021-06-17 イビデン株式会社 プリント配線板、及び、プリント配線板の製造方法
US11315862B2 (en) * 2020-01-31 2022-04-26 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and manufacturing method thereof
KR20220022602A (ko) 2020-08-19 2022-02-28 삼성전자주식회사 반도체 패키지
KR20220031398A (ko) * 2020-09-04 2022-03-11 삼성전기주식회사 인쇄회로기판

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003229512A (ja) * 2002-02-01 2003-08-15 Nec Toppan Circuit Solutions Toyama Inc 半導体チップ搭載用基板およびその製造方法と半導体装置およびその製造方法
JP2007109802A (ja) * 2005-10-12 2007-04-26 Nec Corp 配線基板及び配線基板を用いた半導体装置並びにその製造方法
WO2008001915A1 (fr) * 2006-06-30 2008-01-03 Nec Corporation Carte de câblage, dispositif à semi-conducteurs l'utilisant et leurs procédés de fabrication
JP2011003705A (ja) * 2009-06-18 2011-01-06 Sony Corp 半導体パッケージの製造方法及びその基板の製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4125441A (en) * 1978-01-30 1978-11-14 General Dynamics Corporation Isolated bump circuitry on tape utilizing electroforming
US5136456A (en) * 1989-11-17 1992-08-04 Sigma Instruments, Inc. Faulted current indicator with protection against temporary overloads and transients
US5329695A (en) * 1992-09-01 1994-07-19 Rogers Corporation Method of manufacturing a multilayer circuit board
JP3346263B2 (ja) 1997-04-11 2002-11-18 イビデン株式会社 プリント配線板及びその製造方法
US6306751B1 (en) * 1999-09-27 2001-10-23 Lsi Logic Corporation Apparatus and method for improving ball joints in semiconductor packages
US6723927B1 (en) * 2000-08-24 2004-04-20 High Connection Density, Inc. High-reliability interposer for low cost and high reliability applications
US7365414B2 (en) * 2003-12-01 2008-04-29 Intel Corporation Component packaging apparatus, systems, and methods
JP4146864B2 (ja) * 2005-05-31 2008-09-10 新光電気工業株式会社 配線基板及びその製造方法、並びに半導体装置及び半導体装置の製造方法
JP5101169B2 (ja) * 2007-05-30 2012-12-19 新光電気工業株式会社 配線基板とその製造方法
US8127979B1 (en) * 2010-09-25 2012-03-06 Intel Corporation Electrolytic depositon and via filling in coreless substrate processing

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003229512A (ja) * 2002-02-01 2003-08-15 Nec Toppan Circuit Solutions Toyama Inc 半導体チップ搭載用基板およびその製造方法と半導体装置およびその製造方法
JP2007109802A (ja) * 2005-10-12 2007-04-26 Nec Corp 配線基板及び配線基板を用いた半導体装置並びにその製造方法
WO2008001915A1 (fr) * 2006-06-30 2008-01-03 Nec Corporation Carte de câblage, dispositif à semi-conducteurs l'utilisant et leurs procédés de fabrication
JP2011003705A (ja) * 2009-06-18 2011-01-06 Sony Corp 半導体パッケージの製造方法及びその基板の製造方法

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015018976A (ja) * 2013-07-11 2015-01-29 新光電気工業株式会社 配線基板及びその製造方法
JP2017084920A (ja) * 2015-10-27 2017-05-18 新光電気工業株式会社 インダクタ装置及びその製造方法
JP2018101776A (ja) * 2016-12-21 2018-06-28 サムソン エレクトロ−メカニックス カンパニーリミテッド. プリント回路基板及びパッケージ
JP7131740B2 (ja) 2016-12-21 2022-09-06 サムソン エレクトロ-メカニックス カンパニーリミテッド. プリント回路基板及びパッケージ
WO2020195018A1 (ja) * 2019-03-25 2020-10-01 京セラ株式会社 電気素子収納用パッケージおよび電気装置
JPWO2020195018A1 (ja) * 2019-03-25 2020-10-01
JP7242832B2 (ja) 2019-03-25 2023-03-20 京セラ株式会社 電気素子収納用パッケージおよび電気装置
WO2021140971A1 (ja) * 2020-01-08 2021-07-15 パナソニックIpマネジメント株式会社 配線体の製造方法、パターン版、及び配線体

Also Published As

Publication number Publication date
KR20130033960A (ko) 2013-04-04
US20130075145A1 (en) 2013-03-28
KR101867893B1 (ko) 2018-06-18
US9210808B2 (en) 2015-12-08
TW201325341A (zh) 2013-06-16
JP5795225B2 (ja) 2015-10-14
US20160044792A1 (en) 2016-02-11
US10117336B2 (en) 2018-10-30
TWI595813B (zh) 2017-08-11

Similar Documents

Publication Publication Date Title
JP5795225B2 (ja) 配線基板の製造方法
US9236334B2 (en) Wiring substrate and method for manufacturing wiring substrates
US8859912B2 (en) Coreless package substrate and fabrication method thereof
US8458900B2 (en) Wiring substrate having columnar protruding part
JP6057681B2 (ja) 配線基板及びその製造方法
US9119319B2 (en) Wiring board, semiconductor device, and method for manufacturing wiring board
US10892216B2 (en) Wiring substrate and semiconductor device
US20130008706A1 (en) Coreless packaging substrate and method of fabricating the same
JP2017163027A (ja) 配線基板、半導体装置及び配線基板の製造方法
US20090071707A1 (en) Multilayer substrate with interconnection vias and method of manufacturing the same
JP2008300507A (ja) 配線基板とその製造方法
JP2017073520A (ja) 配線基板、半導体装置及び配線基板の製造方法
US9510450B2 (en) Printed wiring board and method for manufacturing the same
JP6282425B2 (ja) 配線基板の製造方法
US8186043B2 (en) Method of manufacturing a circuit board
JP7253946B2 (ja) 配線基板及びその製造方法、半導体パッケージ
JP2015144157A (ja) 回路基板、電子装置及び電子装置の製造方法
JP2010087021A (ja) 混成回路装置及びその製造方法並びに混成回路積層体
JP2010067888A (ja) 配線基板及びその製造方法
JP5315447B2 (ja) 配線基板及びその製造方法
JP6087061B2 (ja) バンプ及びバンプ形成方法
JP6223858B2 (ja) 配線基板及び配線基板の製造方法
JP5511922B2 (ja) 配線基板とその製造方法
JP2015050308A (ja) 配線基板およびその製造方法
JP2013214623A (ja) フレキシブル配線基板及びフレキシブル配線基板の製造方法

Legal Events

Date Code Title Description
A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140701

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20140701

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20150316

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150414

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150610

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20150728

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20150812

R150 Certificate of patent or registration of utility model

Ref document number: 5795225

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150