KR20130033960A - 배선 기판 및 그 제조 방법 - Google Patents

배선 기판 및 그 제조 방법 Download PDF

Info

Publication number
KR20130033960A
KR20130033960A KR1020120101929A KR20120101929A KR20130033960A KR 20130033960 A KR20130033960 A KR 20130033960A KR 1020120101929 A KR1020120101929 A KR 1020120101929A KR 20120101929 A KR20120101929 A KR 20120101929A KR 20130033960 A KR20130033960 A KR 20130033960A
Authority
KR
South Korea
Prior art keywords
layer
connection pad
support plate
metal layer
wiring board
Prior art date
Application number
KR1020120101929A
Other languages
English (en)
Other versions
KR101867893B1 (ko
Inventor
겐타로 가네코
도시미츠 오미야
고타로 고다니
준이치 나카무라
가즈히로 고바야시
Original Assignee
신꼬오덴기 고교 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 신꼬오덴기 고교 가부시키가이샤 filed Critical 신꼬오덴기 고교 가부시키가이샤
Publication of KR20130033960A publication Critical patent/KR20130033960A/ko
Application granted granted Critical
Publication of KR101867893B1 publication Critical patent/KR101867893B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/12Mountings, e.g. non-detachable insulating substrates
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/10Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/18Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using precipitation techniques to apply the conductive material
    • H05K3/188Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using precipitation techniques to apply the conductive material by direct electroplating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857Multilayer substrates
    • CCHEMISTRY; METALLURGY
    • C25ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25DPROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D5/00Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
    • C25D5/02Electroplating of selected surface areas
    • C25D5/022Electroplating of selected surface areas using masking means
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/12Mountings, e.g. non-detachable insulating substrates
    • H01L23/13Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822Multilayer substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/544Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/11Printed elements for providing electric connections to or between printed circuits
    • H05K1/111Pads for surface mounting, e.g. lay-out
    • H05K1/112Pads for surface mounting, e.g. lay-out directly combined with via connections
    • H05K1/113Via provided in pad; Pad over filled via
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/0011Working of insulating substrates or insulating layers
    • H05K3/0017Etching of the substrate by chemical or physical means
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/30Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4644Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4682Manufacture of core-less build-up multilayer circuits on a temporary carrier or on a metal foil
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68381Details of chemical or physical process used for separating the auxiliary support from a device or wafer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544Marks applied to semiconductor devices or parts
    • H01L2223/54426Marks applied to semiconductor devices or parts for alignment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544Marks applied to semiconductor devices or parts
    • H01L2223/54473Marks applied to semiconductor devices or parts for use after dicing
    • H01L2223/54486Located on package parts, e.g. encapsulation, leads, package substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • H01L2224/131Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119Arrangement of the bump connectors prior to mounting
    • H01L2224/81193Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818Bonding techniques
    • H01L2224/81801Soldering or alloying
    • H01L2224/81815Reflow soldering
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92Specific sequence of method steps
    • H01L2224/921Connecting a surface with connectors of different types
    • H01L2224/9212Sequential connecting processes
    • H01L2224/92122Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/12Passive devices, e.g. 2 terminal devices
    • H01L2924/1204Optical Diode
    • H01L2924/12042LASER
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03Conductive materials
    • H05K2201/0332Structure of the conductor
    • H05K2201/0364Conductor shape
    • H05K2201/0376Flush conductors, i.e. flush with the surface of the printed circuit
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09009Substrate related
    • H05K2201/09036Recesses or grooves in insulating substrate
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/03Metal processing
    • H05K2203/0369Etching selective parts of a metal substrate through part of its thickness, e.g. using etch resist
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/03Metal processing
    • H05K2203/0376Etching temporary metallic carrier substrate
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/06Lamination
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/49Method of mechanical manufacture
    • Y10T29/49002Electrical device making
    • Y10T29/49117Conductor or circuit manufacturing
    • Y10T29/49124On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155Manufacturing circuit on or in base

Abstract

본 발명은 지지판 상에 접속 패드를 포함하는 배선층을 형성하고, 지지판을 제거해서 접속 패드를 노출시키는 방법으로 제조되는 배선 기판에 있어서, 반도체칩을 신뢰성 좋게 접속할 수 있도록 하는 것을 과제로 한다.
이러한 과제를 해결하기 위한 수단으로서, 절연층(30)과, 상면이 절연층(30)으로부터 노출되고, 하면과, 측면의 적어도 일부가 절연층(30)에 접촉해서 매설된 접속 패드(P)와, 접속 패드(P)의 외측 주변부의 절연층(30)에 형성된 오목 형상 단차부(C)를 포함한다. 접속 패드(P)의 상면과 절연층(30)의 상면이 동일한 높이에 배치된다.

Description

배선 기판 및 그 제조 방법{WIRING SUBSTRATE AND METHOD OF MANUFACTURING THE SAME}
반도체칩 등이 실장되는 배선 기판 및 그 제조 방법에 관한 것이다.
종래, 지지판 상에 접속 패드를 포함하는 다층 배선을 형성하고, 지지판을 제거해서 접속 패드를 노출시킴으로써 배선 기판을 얻는 방법이 있다. 그러한 배선 기판에서는, 접속 패드의 표면과 절연층의 표면이 동일 면으로 되어 제조될 경우가 많다.
이 때문에, 배선 기판의 접속 패드가 협(狹)피치화되어 오면, 접속 패드에 솔더로 반도체칩을 플립 칩(flip-chip) 접속할 때에, 솔더가 가로 방향으로 흘러서 접속 패드끼리가 전기 쇼트할 우려가 있다.
또한, 배선 기판의 접속 패드 측의 면이 평탄하기 때문에, 배선 기판의 접속 패드 측의 면에 마련된 피듀셜(fiducial)(기준) 마크의 화상 인식의 정밀도가 나빠, 반도체칩 등을 고(高)정밀도로 위치 맞춤해서 실장하는 것이 곤란해진다.
WO2008/001915호 공보
지지판 상에 접속 패드를 포함하는 배선층을 형성하고, 지지판을 제거해서 접속 패드를 노출시키는 방법으로 제조되는 배선 기판 및 그 제조 방법에 있어서, 반도체칩을 신뢰성 좋게 접속할 수 있도록 하는 것을 목적으로 한다.
이하에 개시한 일 관점에 의하면, 절연층과, 상면이 상기 절연층으로부터 노출되고, 하면과, 측면의 적어도 일부가 상기 절연층에 접촉해서 매설된 접속 패드와, 상기 접속 패드의 외측 주변부의 상기 절연층에 형성된 오목 형상 단차부를 가지는 배선 기판이 제공된다.
또한, 그 개시한 다른 관점에 의하면, 지지판 상에, 개구부가 설치된 레지스트를 형성하는 공정과, 상기 레지스트의 개구부를 통해서 상기 지지판에 오목부를 형성하는 공정과, 상기 지지판을 도금 급전 경로로 이용하는 전해 도금에 의해, 상기 지지판의 오목부 및 상기 레지스트의 개구부에 접속 패드용 금속층을 형성하는 공정과, 상기 레지스트를 제거하는 공정과, 상기 금속층 및 상기 지지판을 에칭함으로써, 상기 금속층의 외측 주변부의 상기 지지판의 링 형상 부분을 다른 에칭면보다 높이가 높은 볼록 형상 단차부로 하는 공정과, 상기 지지판 상에, 상기 금속층을 피복하는 절연층을 형성하는 공정과, 상기 지지판을 제거함으로써, 상기 금속층을 노출시키는 공정을 가지는 배선 기판의 제조 방법이 제공된다.
또한, 그 개시한 다른 관점에 의하면, 지지판 상에, 개구부가 설치된 레지스트를 형성하는 공정과, 상기 지지판을 도금 급전 경로로 이용하는 전해 도금에 의해, 상기 레지스트의 개구부의 상기 지지판 상에, 희생(犧牲) 금속층 및 접속 패드용 금속층을 차례로 형성해서 적층 금속층을 얻는 공정과, 상기 레지스트를 제거하는 공정과, 상기 적층 금속층 및 상기 지지판을 에칭함으로써, 상기 적층 금속층의 외측 주변부의 상기 지지판의 링 형상 부분을 다른 에칭면보다 높이가 높은 볼록 형상 단차부로 하는 공정과, 상기 지지판 상에, 상기 적층 금속층을 피복하는 절연층을 형성하는 공정과, 상기 지지판 및 상기 희생 금속층을 제거함으로써, 상기 접속 패드용 금속층을 노출시키는 공정을 가지는 배선 기판의 제조 방법이 제공된다.
이하의 개시에 의하면, 배선 기판에서는, 접속 패드의 외측 주변부의 절연층에 오목 형상 단차부가 형성되어 있다. 이 때문에, 배선 기판의 접속 패드에 반도체칩을 플립 칩 접속할 때에, 솔더가 접속 패드의 둘레의 오목 형상 단차부에 의해 가로막혀서, 인접하는 접속 패드로 여분의 솔더가 흘러서 전기 쇼트하는 것이 방지된다.
또한, 접속 패드의 둘레의 절연층에 오목 형상 단차부가 형성된 구조의 피듀셜(기준) 마크를 형성할 수 있으므로, 피듀셜(기준) 마크를 선명하게 화상 인식할 수 있다. 이에 따라, 협피치의 접속 전극을 구비한 반도체칩이더라도, 배선 기판에 고정밀도로 위치 맞춤해서 실장할 수 있다.
도 1의 (a)~(e)는 제1 실시형태의 배선 기판의 제조 방법을 나타내는 단면도(그 1).
도 2의 (a)~(d)는 제1 실시형태의 배선 기판의 제조 방법을 나타내는 단면도(그 2).
도 3은 제1 실시형태의 배선 기판을 나타내는 단면도 및 부분 평면도.
도 4는 도 3의 배선 기판에 반도체칩이 플립 칩 접속되는 형태를 나타내는 단면도(그 1).
도 5는 도 3의 배선 기판에 반도체칩이 플립 칩 접속되는 형태를 나타내는 단면도(그 2).
도 6은 도 3의 배선 기판에 반도체칩이 플립 칩 접속되는 다른 형태를 나타내는 단면도.
도 7의 (a)~(d)는 제2 실시형태의 배선 기판의 제조 방법을 나타내는 단면도(그 1).
도 8의 (a)~(d)는 제2 실시형태의 배선 기판의 제조 방법을 나타내는 단면도(그 2).
도 9는 제2 실시형태의 배선 기판을 나타내는 단면도.
도 10은 제2 실시형태의 다른 배선 기판을 나타내는 단면도.
도 11의 (a)~(d)는 제3 실시형태의 배선 기판의 제조 방법을 나타내는 단면도(그 1).
도 12의 (a) 및 (b)는 제3 실시형태의 배선 기판의 제조 방법을 나타내는 단면도(그 2).
도 13은 제3 실시형태의 배선 기판을 나타내는 단면도.
도 14는 제3 실시형태의 다른 배선 기판을 나타내는 단면도.
도 15는 도 13의 배선 기판에 반도체칩이 플립 칩 접속되는 형태를 나타내는 단면도(그 1).
도 16은 도 13의 배선 기판에 반도체칩이 플립 칩 접속되는 형태를 나타내는 단면도(그 2).
이하, 실시형태에 대해서, 첨부한 도면을 참조해서 설명한다.
(제1 실시형태)
도 1~도 2는 제1 실시형태의 배선 기판의 제조 방법을 나타내는 단면도, 도 3은 제1 실시형태의 배선 기판을 나타내는 도면이다.
제1 실시형태의 배선 기판의 제조 방법에서는, 도 1의 (a)에 나타내는 바와 같이, 우선 가(假)기판으로서, 동(Cu)으로 이루어지는 지지판(10)을 준비한다. 지지판(10)로서는, 금속판이나 금속박이 사용되며, 일례로서 동박(銅箔)이 사용된다. 그리고, 지지판(10)의 표면을 조화(粗化, roughening) 처리해서 요철을 형성함으로써 조화면(粗化面)(S)을 얻는다.
다음으로, 도 1의 (b)에 나타내는 바와 같이, 지지판(10)의 조화면(S)에 드라이 필름 레지스트(12)를 첩부(貼付)하고, 포토리소그래피에 의해 드라이 필름 레지스트(12)에 개구부(12a)를 형성한다. 드라이 필름 레지스트(12)에 개구부(12a)는 평면에서 보았을 때 원형으로 형성된다.
이때, 드라이 필름 레지스트(12)는, 지지판(10)의 조화면(S)에 형성되기 때문에, 지지판(10)과 밀착성 좋게 형성된다. 또, 드라이 필름 레지스트(12) 대신에 액상 레지스트를 사용해도 된다.
이어서, 도 1의 (c)에 나타내는 바와 같이, 드라이 필름 레지스트(12)의 개구부(12a)를 통해서, 지지판(10)을 웨트 에칭(wet etching)함으로써 오목부(10a)를 형성한다. 지지판(10)의 오목부(10a)는 등방성(等方性, isotropic) 에칭으로 형성되기 때문에, 드라이 필름 레지스트(12)의 개구부(12a)보다 큰 사이즈로 형성된다. 오목부(10a)의 깊이는 예를 들면 1㎛~5㎛로 설정된다.
다음으로, 도 1의 (d)에 나타내는 바와 같이, 지지판(10)을 도금 급전 경로로 이용하는 전해 도금에 의해, 드라이 필름 레지스트(12)의 개구부(12a) 내의 지지판(10)의 오목부(10a) 상에 니켈(Ni)층(20a)(배리어 금속층)을 형성한다.
도 1의 (d)의 예에서는, 니켈층(20a)이 지지판(10)의 오목부(10a)의 전체에 충전되어 있지만, 오목부(10a)의 깊이의 도중까지 형성되어도 되고, 드라이 필름 레지스트(12)의 개구부(12a)의 깊이의 도중까지 형성되어도 된다.
니켈층(20a)을 형성하는 공정에서는, 지지판(10)의 오목부(10a)의 저면은 에칭 처리에 의해 평활면으로 되어 있으므로, 박막의 니켈층(20a)이더라도 오목부(10a)의 저면을 충분하게 피복해서 형성된다.
또한, 도 1의 (e)에 나타내는 바와 같이, 마찬가지의 전해 도금에 의해 드라이 필름 레지스트(12)에 개구부(12a) 내의 니켈층(20a) 상에 동층(銅層)(20b)을 형성한다.
이와 같이 해서, 지지판(10)의 오목부(10a) 및 드라이 필름 레지스트(12)의 개구부(12a)에 접속 패드용 금속층을 형성한다.
그 후에, 도 2의 (a)에 나타내는 바와 같이, 드라이 필름 레지스트(12)가 제거된다. 제1 실시형태에서는, 니켈층(20a)(배리어 금속층) 및 동층(20b)에 의해 접속 패드(P)가 형성된다. 접속 패드(P)는 제1 배선층으로서 형성된다. 접속 패드(P)는 섬(island) 형상으로 고립해서 형성되어 있어도 되고, 연장되는 인출 배선층의 일단에 이어져서 배치되어 있어도 된다.
다음으로, 도 2의 (b)에 나타내는 바와 같이, 도 2의 (a)의 구조체에 스프레이 장치의 노즐(도시 생략)로부터 조화 처리액을 분사함으로써, 접속 패드(P)의 동층(20b)의 표면을 에칭해서 조화면(S)으로 한다.
이때 동시에, 지지판(10)(동(銅))의 표면도 에칭되어 조화면(S)이 유지된다. 조화 처리액으로서는, 포름산 또는 아세트산에, 이미다졸·트리아졸·아민 등의 동과 착체(錯體, complex)를 형성하는 화합물로 이루어지는 첨가제가 함유된 것이 사용된다.
그러한 조화 처리액에 의한 웨트 에칭에서는, 볼록 형상의 접속 패드(P)의 외측 주변부(A)(풋부(foot part))에 조화 처리액이 충분하게 공급되지 않는 경향이 있다. 이 때문에, 접속 패드(P)의 외측 주변부(A)의 지지판(10)(동)의 링 형상 부분은, 다른 영역보다 조화 처리액에 의한 에칭량이 상당히 적어진다.
그 결과, 접속 패드(P)의 외측 주변부(A)의 지지판(10)(동)의 링 형상 부분이 다른 에칭면(10x)보다 높이가 높은 볼록 형상 단차부(10y)로 된다. 접속 패드(P)의 둘레에 형성되는 볼록 형상 단차부(10y)의 폭(W)은 예를 들면 2㎛~5㎛이다. 또한, 조화 처리액에 의한 지지판(10)(동)의 에칭량(깊이)(d)은 예를 들면 1㎛~5㎛이다.
제1 실시형태에서는, 지지판(10)의 에칭면(10x)이 니켈층(20a)의 하면과 동일 높이에 배치되도록 지지판(10)이 에칭된다.
또, 스프레이 장치를 사용하는 방법 이외에, 처리 조(槽)에 워크(work)를 딥(dip)(침지)해서 웨트 에칭하는 방식 등에 있어서도 상기와 마찬가지의 에칭 결과로 된다.
이어서, 도 2의 (c)에 나타내는 바와 같이, 지지판(10) 및 접속 패드(P) 상에 제1 층간 절연층(30)을 형성하고, 제1 층간 절연층(30)을 레이저로 가공함으로써 접속 패드(P)에 도달하는 제1 비어 홀(VH1)을 형성한다. 제1 층간 절연층(30)은, 에폭시 수지나 폴리이미드 수지 등의 수지 시트가 첩부되어 형성된다.
접속 패드(P) 및 지지판(10)의 표면이 조화면(S)으로 되어 있으므로, 제1 층간 절연층(30)은 그들 상에 밀착성 좋게 형성된다.
혹은, 제1 층간 절연층(30)으로서, 감광성 수지를 사용하여, 포토리소그래피에 의해 제1 비어 홀(VH1)을 형성해도 된다. 또한, 수지 시트를 첩부하는 것 외에, 액상 수지를 도포해도 된다.
또한, 제1 비어 홀(VH1)(비어 도체)을 통해서 접속 패드(P)에 접속되는 제2 배선층(22)을 제1 층간 절연층(30) 상에 형성한다. 제2 배선층(22)은 예를 들면 세미 애디티브법에 의해 형성된다.
상세하게 설명하면, 우선 제1 층간 절연층(30) 상 및 제1 비어 홀(VH1)의 내면에 무전해 도금 또는 스퍼터법에 의해 동 등으로 이루어지는 시드층(도시 생략)을 형성한다. 다음으로, 제2 배선층(22)이 배치되는 부분에 개구부가 설치된 도금 레지스트(도시 생략)를 시드층 상에 형성한다.
이어서, 시드층을 도금 급전 경로로 이용하는 전해 도금에 의해, 제1 비어 홀(VH1) 내에서 도금 레지스트의 개구부에 동 등으로 이루어지는 금속 도금층을 형성한다. 다음으로, 도금 레지스트를 제거한 후에, 금속 도금층을 마스크로 해서 시드층을 에칭한다. 이에 따라, 시드층 및 금속 도금층으로부터 제2 배선층(22)이 형성된다.
또한, 마찬가지의 공정을 반복함으로써, 제2 배선층(22)에 도달하는 제2 비어 홀(VH2)이 설치된 제2 층간 절연층(32)을 제1 층간 절연층(30) 상에 형성한다. 이어서, 마찬가지의 공정을 반복함으로써, 제2 비어 홀(VH2)(비어 도체)을 통해서 제2 배선층(22)에 접속되는 제3 배선층(24)을 제2 층간 절연층(32) 상에 형성한다.
그 후에, 제3 배선층(24)의 접속부 상에 개구부(34a)가 설치된 보호 절연층(34)을 형성한다. 보호 절연층(34)으로서는, 솔더 레지스트 등이 사용된다. 그리고, 필요에 따라, 제3 배선층(24)의 접속부 상에, 아래에서부터 차례로 니켈/금 도금층을 형성하는 등 해서 콘택트층을 형성한다.
다음으로, 도 2의 (d)에 나타내는 바와 같이, 지지판(10)(동)을 알카리 수용액 등의 에천트(etchant)에 의해 웨트 에칭해서 제거한다. 이때, 접속 패드(P)의 니켈층(20a)(배리어 금속층) 및 제1 층간 절연층(30)(수지)이 지지판(10)(동)을 에칭할 때의 에칭 스톱층으로서 기능해서 에칭이 스톱된다.
제3 배선층(24)의 표면에 동이 노출되어 있을 경우에는, 제3 배선층(24)이 보호 시트로 보호된 상태에서 지지판(10)(동)이 에칭된다.
또한 이때, 전술한 도 2의 (b)의 공정에서 얻어지는 지지판(10)의 볼록 형상 단차부(10y)가 에칭되어 제거됨으로써, 접속 패드(P)의 니켈층(20a)의 외측 주연부(周緣部)의 제1 층간 절연층(30)에 오목 형상 단차부(C)가 링 형상으로 이어져서 형성된다. 이상으로부터, 제1 실시형태의 배선 기판(1)이 얻어진다.
또, 다면(多面) 제작용 대형 지지판(10)을 사용할 경우에는, 개개의 배선 기판이 얻어지도록 도 2의 (d)의 배선 부재가 절단된다.
본 실시형태에서는, 지지판(10)을 동으로 형성하고, 접속 패드(P)의 가장 아래에 배리어 금속층으로서 니켈층(20a)을 형성함으로써, 지지판(10)(동)을 접속 패드(P)에 대해서 선택적으로 제거하고 있다.
동과 니켈의 조합 이외에도, 지지판(10)의 웨트 에칭시에 내성을 가지도록, 접속 패드(P)의 배리어 금속층을 지지판(10)과 상이한 각종 금속으로 형성해도 된다.
예를 들면, 지지판(10)을 동으로 형성할 경우에는, 접속 패드(P)의 배리어 금속층으로서, 니켈(Ni) 이외에, 금(Au), 팔라듐(Pd), 및 은(Ag) 등을 사용할 수 있다.
도 3에는, 도 2의 (d)의 배선 기판(1)을 상하 반전시킨 상태가 나타나 있다. 도 3에 나타내는 바와 같이, 제1 실시형태의 배선 기판(1)에서는, 접속 패드(P)의 상면이 제1 층간 절연층(30)으로부터 노출된 상태에서 제1 층간 절연층(30)에 제1 배선층으로서 접속 패드(P)가 매설되어 있다.
제1 실시형태의 예에서는, 접속 패드(P)는, 동층(20b)과 그 위에 형성된 니켈층(20a)(배리어 금속층)에 의해 형성된다. 니켈층(20a)의 직경은 동층(20b)의 직경보다 크게 설정되며, 니켈층(20a)이 동층(20b)의 외주로부터 외측으로 돌출된 상태로 되어 있다.
이렇게, 접속 패드(P)는 하층부와 그보다 직경이 큰 상층부를 포함하며, 접속 패드(P)의 하층부의 예가 동층(20b)이고, 상층부의 예가 니켈층(20a)이다. 접속 패드(P)의 하층부(동층(20b))의 외주연(外周緣)이, 상층부(니켈층(20a))의 외주연보다 접속 패드(P)의 중심을 향해서 후퇴해 있다.
접속 패드(P)의 평면 형상의 일례로서는, 원형으로 형성된다. 이 경우, 접속 패드(P)의 직경은 20㎛~150㎛로 설정된다. 이 형태에서는, 접속 패드(P)의 하층부(동층(20b))의 외주연이, 상층부(니켈층(20a))의 외주연보다 접속 패드(P)의 중심을 향해서 후퇴하는 폭은, 0.5㎛~5㎛ 정도로 된다.
또, 접속 패드(P)의 평면 형상은, 직사각형 형상이나 다각 형상 등의 원형 이외의 형상이어도 된다.
전술한 바와 같이, 본 실시형태에서는, 지지판(10) 상에 접속 패드(P)를 포함하는 다층 배선을 형성한 후에, 지지판(10)을 제거함으로써, 접속 패드(P)를 노출시키는 방법을 채용하고 있다. 이 때문에, 배선 기판(1)의 접속 패드(P)의 상면과 제1 층간 절연층(30)의 상면은 동일한 높이에 배치되어 있다.
접속 패드(P)의 배리어 금속층으로서 니켈층(20a)을 예시하지만, 금(Au), 팔라듐(Pd), 니켈(Ni), 동(Cu), 및 은(Ag)의 군(群)으로부터 선택되는 1개의 금속층, 또는 2개 이상의 적층 금속막으로 배리어 금속층을 형성해도 된다.
바람직하게는, 도 3의 상태에서, 위에서부터 차례로, 금층/니켈층의 적층막, 금층/팔라듐층/니켈층의 적층막, 금층/은층/팔라듐층/니켈층의 적층막, 은층의 단층막, 은층/니켈층의 적층막, 은층/팔라듐층/니켈층의 적층막 등을 사용할 수 있다. 즉, 금층 또는 은층이 외부에 노출되는 층으로서 형성된다.
전술한 도 1의 (d)의 공정에서, 니켈층(20a) 대신에 원하는 배리어 금속층이 얻어지도록 도금 금속층을 형성하면 된다.
도 3의 예에서는, 접속 패드(P)의 하면과 하층부(동층(20b))의 측면 전체가 절연층(30)에 접촉해서 매설되고, 상층부(니켈층(20a))의 측면이 노출되어 있지만, 접속 패드(P)의 측면의 적어도 일부가 절연층(30)에 접촉해서 매설되어 있으면 된다.
도 3의 부분 평면도를 동시에 참조하면, 접속 패드(P)의 니켈층(20a)의 외측 주변부의 제1 층간 절연층(30)의 링 형상 부분에 오목 형상 단차부(C)가 형성되어 있다. 오목 형상 단차부(C)는, 접속 패드(P)의 상층부(니켈층(20a))의 외주연에 접해서 설치되어 있다. 또한, 오목 형상 단차부(C)는, 제1 층간 절연층(30)의 상면에서부터 니켈층(20a)(상층부)의 하면에 대응하는 위치까지 형성되어 있다.
이렇게, 제1 실시형태의 배선 기판(1)에서는, 접속 패드(P)의 동층(20b)의 하면 및 측면이 제1 층간 절연층(30)에 매설되고, 접속 패드(P)의 니켈층(20a)의 외측 주변부의 제1 층간 절연층(30)에 오목 형상 단차부(C)가 형성되어 있다. 이에 따라, 접속 패드(P)의 니켈층(20a)의 상면 및 측면이 제1 층간 절연층(30)으로부터 노출되어 있다.
또한, 제1 층간 절연층(30)에는 그 하면측에서부터 접속 패드(P)에 도달하는 제1 비어 홀(VH1)이 설치되어 있다. 그리고, 제1 비어 홀(VH1)(비어 도체)을 통해서 접속 패드(P)에 접속되는 제2 배선층(22)이 제1 층간 절연층(30)의 하면에 형성되어 있다.
또한 마찬가지로, 제2 배선층(22)에 도달하는 제2 비어 홀(VH2)이 설치된 제2 층간 절연층(32)이 제1 층간 절연층(30)의 하면에 형성되어 있다. 그리고 마찬가지로, 제2 비어 홀(VH2)(비어 도체)을 통해서 제2 배선층(22)에 접속되는 제3 배선층(24)이 제2 층간 절연층(32)의 하면에 형성되어 있다. 또한, 제3 배선층(24)의 접속부 상에 개구부(34a)가 설치된 보호 절연층(34)이 제2 층간 절연층(32)의 하면에 형성되어 있다.
도 3의 예에서는, 접속 패드(P)에 접속되는 2층의 빌드업 배선층을 제1 층간 절연층(30)의 하측에 형성하고 있지만, 빌드업 배선층의 층 수는 n층(n은 1 이상의 정수)으로 임의로 설정할 수 있다. 이하의 제2, 제3 실시형태에 있어서도 마찬가지이다.
도 3에 나타내는 바와 같이, 제1 실시형태의 배선 기판(1)의 비어 홀(VH1, VH2)의 단면 형상은, 접속 패드(P) 측을 저면으로 해서 외부 접속 단자 형성면 측으로 개구되는 원뿔대 형상으로 형성되며, 저면 측의 직경이 개구 측의 직경보다 작게 되어 있다.
본 실시형태의 배선 기판(1)은, 두께가 두꺼운 코어 기판을 가지지 않는 코어리스 기판으로서 제조되며, 고성능인 반도체칩의 실장 기판으로서 사용할 수 있다.
도 4 및 도 5에는 제1 실시형태의 배선 기판(1)에 반도체칩이 플립 칩 접속되는 형태가 나타나 있다.
도 4에 나타내는 바와 같이, 도 3의 배선 기판(1)의 접속 패드(P) 상에 플럭스(flux)(도시 생략)를 도포한 후에, 솔더 페이스트 등의 솔더재(26)를 도포한다. 그리고, 솔더 범프(42)를 구비한 반도체칩(40)이 준비되고, 반도체칩(40)의 솔더 범프(42)가 배선 기판(1)의 접속 패드(P) 상의 솔더재(26)에 배치된다.
또한, 도 5에 나타내는 바와 같이, 리플로우 가열을 행함으로써, 반도체칩(40)을 솔더 전극(44)에 의해 배선 기판(1)의 접속 패드(P)에 플립 칩 접속한다. 반도체칩(40)의 하측과 배선 기판(1)의 상면의 극간에 언더필 수지를 충전해도 된다.
그리고, 반도체칩(40)을 실장하기 전 또는 후에, 제3 배선층(24)의 접속부에 솔더 볼을 탑재하는 등 해서 외부 접속 단자(28)를 설치한다.
제1 실시형태의 배선 기판(1)에서는, 접속 패드(P)의 외측 주변부의 제1 층간 절연층(30)에 접속 패드(P)를 둘러싸도록 오목 형상 단차부(C)가 형성되어 있다. 이 때문에, 반도체칩(40)을 플립 칩 접속할 때에, 솔더가 접속 패드(P)의 둘레의 오목 형상 단차부(C)에 의해 가로막혀서, 인접하는 접속 패드(P)로 여분의 솔더가 흘러서 전기 쇼트하는 것이 방지된다.
또한, 접속 패드(P)의 둘레의 제1 층간 절연층(30)에 오목 형상 단차부(C)가 형성된 구조의 피듀셜(기준) 마크를 동시에 형성할 수 있다. 피듀셜(기준) 마크는, 접속 패드(P)의 형성시에 접속 패드(P)와 마찬가지의 방법으로 형성되어 마찬가지의 구조로 된다.
이때, 본 실시형태와 달리 접속 패드(P)의 둘레에 오목 형상 단차부(C)가 형성되어 있지 않을 경우에는, 특히 접속 패드(P)와 제1 층간 절연층(30)의 표면 거칠기가 동등할 때에는, 피듀셜(기준) 마크를 선명하게 화상 인식하는 것은 곤란해진다.
그러나, 본 실시형태에서는, 접속 패드(P)와 제1 층간 절연층(30)의 표면 거칠기에 관계없이, 접속 패드(P)의 둘레의 오목 형상 단차부(C)에 의해 피듀셜(기준) 마크를 선명하게 화상 인식할 수 있다. 이에 따라, 100㎛ 이하의 협피치의 접속 전극을 구비한 반도체칩(40)이더라도, 배선 기판(1)에 고정밀도로 위치 맞춤해서 실장할 수 있다.
혹은, 도 6에 나타내는 바와 같이, 도 5와는 반대로, 도 3의 배선 기판(1)을 상하 반전시켜서, 제3 배선층(24)의 접속부에 솔더 전극(44)에 의해 반도체칩(40)을 플립 칩 접속해도 된다. 그리고, 접속 패드(P)에 솔더 볼을 탑재하는 등 해서 외부 접속 단자(28)를 설치한다. 이 형태의 경우에는, 접속 패드(P)의 직경은 150㎛~1000㎛로 설정된다.
또한, 접속 패드(P)의 상층부와 하층부의 직경의 차이는 1㎛~10㎛로 된다.
(제2 실시형태)
도 7 및 도 8은 제2 실시형태의 배선 기판의 제조 방법을 나타내는 단면도, 도 9 및 도 10은 제2 실시형태의 배선 기판을 나타내는 단면도이다. 제2 실시형태에서는, 제1 실시형태와 동일 공정 및 동일 요소에 대해서는 그 상세한 설명을 생략한다.
전술한 제1 실시형태에서는, 접속 패드(P)가 동층(20b)과 그 위에 형성된 배리어 금속층(니켈층(20a) 등)으로 형성된다. 제2 실시형태에서는, 접속 패드는, 동층 단층으로 형성되거나 또는 동층의 표면에 산화 방지제(OSP)가 형성된다.
제2 실시형태의 배선 기판의 제조 방법에서는, 도 7의 (a)에 나타내는 바와 같이, 제1 실시형태의 도 1~도 3과 마찬가지로, 동으로 이루어지는 지지판(10)의 조화면(S) 상에 개구부(12a)가 설치된 드라이 필름 레지스트(12)를 패터닝한다. 또한, 드라이 필름 레지스트(12)의 개구부(12a) 내의 지지판(10)을 에칭해서 오목부(10a)를 형성한다.
다음으로, 도 7의 (b)에 나타내는 바와 같이, 지지판(10)을 도금 급전 경로로 이용하는 전해 도금에 의해, 드라이 필름 레지스트(12)의 개구부(12a) 내의 지지판(10)의 오목부(10a)에 니켈층(20a)(배리어 금속층)을 형성한다. 제2 실시형태에서는, 지지판(10)의 오목부(10a)의 깊이의 도중까지 니켈층(20a)을 형성한다.
또한, 도 7의 (c)에 나타내는 바와 같이, 마찬가지의 전해 도금에 의해, 지지판(10)의 오목부(10a)의 나머지 공간으로부터 드라이 필름 레지스트(12)의 개구부(12a)에 니켈층(20a)에 접속되는 동층(20b)을 형성한다. 이렇게 해서, 지지판(10)의 오목부(10a) 및 드라이 필름 레지스트(12)의 개구부(12a)에 접속 패드용 금속층을 형성한다.
그 후에, 도 7의 (d)에 나타내는 바와 같이, 드라이 필름 레지스트(12)가 제거된다.
제2 실시형태에서는, 동층(20b)이 접속 패드(P)로 되고, 동층(20b)의 아래의 니켈층(20a)(배리어 금속층)은 지지판(10)을 에칭할 때의 에칭 스톱층으로서 기능하고, 최종적으로 제거된다.
또한, 도 8의 (a)에 나타내는 바와 같이, 제1 실시형태와 마찬가지로, 도 7의 (d)의 구조체에 스프레이 장치(도시 생략)에 의해 조화 처리액을 분사함으로써, 접속 패드(P)의 동층(20b) 및 지지판(10)(동)을 에칭해서 조화면(S)을 얻는다.
이때, 제1 실시형태의 도 2의 (b)의 공정과 마찬가지로, 접속 패드(P)의 외측 주변부(A)의 지지판(10)의 링 형상 부분이 에칭면(10x)보다 높이가 높은 볼록 형상 단차부(10y)로 된다.
제2 실시형태에서는, 지지판(10)의 에칭면(10x)이 동층(20b)(접속 패드(P))의 하면과 동일 높이가 되도록 지지판(10)이 에칭된다.
다음으로, 도 8의 (b)에 나타내는 바와 같이, 제1 실시형태의 도 2의 (c)와 마찬가지로, 접속 패드(P)에 접속되는 2층의 빌드업 배선층(제2, 제3 배선층(22, 24), 제1, 제2 층간 절연층(30, 32), 보호 절연층(34))을 형성한다.
그 후에, 도 8의 (c)에 나타내는 바와 같이, 제1 실시형태의 도 2의 (d)와 마찬가지로, 지지판(10)(동)을 알카리 수용액에 의해 웨트 에칭해서 제거한다. 이때, 접속 패드(P)의 아래에 형성된 니켈층(20a)(배리어 금속층) 및 제1 층간 절연층(30)(수지)이 지지판(10)을 에칭할 때의 에칭 스톱층으로서 기능한다.
제1 실시형태와 마찬가지로, 동과 니켈의 조합 이외에도, 지지판(10)의 웨트 에칭시에 내성을 가지도록, 접속 패드(P)의 배리어 금속층을 지지판(10)과 상이한 각종 금속으로 형성해도 된다.
또한, 도 8의 (d)에 나타내는 바와 같이, 접속 패드(P)의 하면에 노출된 니켈층(20a)을 접속 패드(P)(동)에 대해서 선택적으로 웨트 에칭해서 제거한다. 니켈층(20a)의 에천트로서는, 질산 과수액(過水液)(질산과 과산화수소수(水)의 혼합 액(HNO3/H2O2))이 사용된다. 이에 따라, 노출된 접속 패드(P)의 외측 주변부의 제1 층간 절연층(30)에 오목 형상 단차부(C)가 얻어진다.
이상으로부터, 제2 실시형태의 배선 기판(2)이 얻어진다. 또, 다면 제작용 대형의 지지판(10)을 사용할 경우에는, 개개의 배선 기판이 얻어지도록 도 8의 (d)의 배선 부재가 절단된다.
도 9에는, 도 8의 (d)의 배선 기판(2)을 상하 반전시킨 상태가 나타나 있다. 도 9에 나타내는 바와 같이, 제2 실시형태의 배선 기판(2)에서는, 접속 패드(P)는 그 전체가 동층(20b)으로 이루어지고, 하층부(P1)와 그보다 직경이 큰 상층부(P2)로 형성되어 있다. 접속 패드(P)의 하층부(P1)의 하면 및 측면이 제1 층간 절연층(30)에 매설되어 있다.
그리고, 제1 실시형태와 마찬가지로, 접속 패드(P)의 상층부(P2)의 외측 주변부의 제1 층간 절연층(30)에 오목 형상 단차부(C)가 형성되어 있다. 오목 형상 단차부(C)는 제1 층간 절연층(30)의 상면에서부터 접속 패드(P)의 상층부(P2)의 하면에 대응하는 위치까지 형성되어 있다.
이에 따라, 접속 패드(P)의 상층부(P2)의 상면 및 측면이 제1 층간 절연층(30)으로부터 노출되어 있다. 오목 형상 단차부(C)는, 접속 패드(P)의 상층부(P2)의 외주연에 접해서 설치되어 있다.
또한, 제1 실시형태와 마찬가지로, 제1 층간 절연층(30)의 하면측에는 접속 패드(P)에 접속되는 2층의 빌드업 배선층(제2, 제3 배선층(22, 24), 제1, 제2 층간 절연층(30, 32), 보호 절연층(34))이 형성되어 있다.
그리고, 제1 실시형태의 도 4 및 도 5의 배선 기판(1)과 마찬가지로, 배선 기판(2)의 접속 패드(P)에 반도체칩이 플립 칩 접속된다. 혹은, 제1 실시형태의 도 6과 마찬가지로, 제3 배선층(24)의 접속부에 반도체칩(40)을 플립 칩 접속하고, 접속 패드(P)에 외부 접속 단자(28)를 설치해도 된다.
도 10에 나타내는 배선 기판(2a)과 같이, 도 9의 배선 기판(2)의 동층(20b) 상에 표면 처리층으로서 산화 방지제(23)(OSP(Organic Solder Passivation))를 형성해서 접속 패드(P)로 해도 된다.
산화 방지제는, 이미다졸 화합물 등으로 이루어지며, 접속 패드(P)의 접속면(동)의 산화를 방지하고, 접속 패드(P)에 반도체칩의 솔더 범프 등을 리플로우 가열해서 탑재할 때에 소실된다.
제2 실시형태의 배선 기판(2, 2a)은 제1 실시형태의 배선 기판(1)과 같은 효과를 발휘한다.
(제3 실시형태)
도 11 및 도 12는 제3 실시형태의 배선 기판의 제조 방법을 나타내는 단면도, 도 13 및 도 14는 제3 실시형태의 배선 기판을 나타내는 단면도이다. 제3 실시형태에서는, 제1 실시형태와 동일 공정 및 동일 요소에 대해서는 그 상세한 설명을 생략한다.
제3 실시형태의 배선 기판에서는, 접속 패드가 제1 층간 절연층의 오목부의 저부 측에 배치되며, 오목부의 상부 외측 주변부의 제1 층간 절연층에 오목 형상 단차부가 설치된다.
제3 실시형태의 배선 기판의 제조 방법에서는, 도 11의 (a)에 나타내는 바와 같이, 제1 실시형태의 도 1의 (a) 및 (b)와 마찬가지로, 동으로 이루어지는 지지판(10)의 조화면(S)에 개구부(12a)가 설치된 드라이 필름 레지스트(12)를 패터닝한다. 제3 실시형태에서는, 지지판(10)에 오목부를 형성하는 공정이 생략된다.
다음으로, 도 11의 (b)에 나타내는 바와 같이, 지지판(10)을 도금 급전 경로로 이용하는 전해 도금에 의해, 드라이 필름 레지스트(12)의 개구부(12a) 내의 지지판(10) 상에, 제1 동층(21a)(희생 금속층), 니켈층(21b)(배리어 금속층) 및 제2 동층(21c)을 차례로 형성한다.
제3 실시형태에서는, 접속 패드(P)는 니켈층(21b)(배리어 금속층) 및 제2 동층(21c)으로 형성된다. 가장 아래의 제1 동층(21a)은 오목부를 얻기 위한 희생 금속층이며, 최종적으로 제거된다. 이렇게 해서, 드라이 필름 레지스트(12)의 개구부(12a) 내의 지지판(10) 상에, 희생 금속층 및 접속 패드용 금속층을 차례로 형성해서 적층 금속층을 얻는다.
그 후에, 도 11의 (c)에 나타내는 바와 같이, 드라이 필름 레지스트(12)가 제거된다.
이어서, 도 11의 (d)에 나타내는 바와 같이, 제1 실시형태와 마찬가지로, 도 11의 (c)의 구조체에 스프레이 장치(도시 생략)에 의해 조화 처리액을 분사함으로써, 접속 패드(P)의 표면 및 지지판(10)(동)을 에칭해서 조화면(S)을 얻는다.
이때, 제1 실시형태와 마찬가지로, 접속 패드(P)의 외측 주변부(A)의 지지판(10)의 링 형상 부분이 다른 에칭면(10x)보다 높이가 높은 볼록 형상 단차부(10y)로 된다.
다음으로, 도 12의 (a)에 나타내는 바와 같이, 제1 실시형태의 도 2의 (c)와 마찬가지로, 접속 패드(P)에 접속되는 2층의 빌드업 배선층(제2, 제3 배선층(22, 24), 제1, 제2 층간 절연층(30, 32), 보호 절연층(34))을 형성한다.
이어서, 도 12의 (b)에 나타내는 바와 같이, 제1 실시형태의 도 2의 (d)와 마찬가지로, 지지판(10)(동)을 알칼리 수용액에 의해 웨트 에칭해서 제거한다. 이때, 접속 패드(P)의 아래에 형성된 제1 동층(21a)(희생 금속층)이 연속해서 에칭되어 제거된다. 이에 따라, 접속 패드(P)의 하방의 제1 층간 절연층(30)에 오목부(30a)가 설치되고, 그 외측 주변부에 오목 형상 단차부(C)가 얻어진다.
제3 실시형태에서도, 지지판(10) 및 희생 금속층(제1 동층(21a))을 동으로 형성하고, 접속 패드(P)의 최하층으로서 배리어 금속층(니켈층(21b))을 형성함으로써, 지지판(10) 및 희생 금속층(제1 동층(21a))을 접속 패드(P)에 대해서 선택적으로 제거하고 있다.
제1 실시형태와 마찬가지로, 동과 니켈의 조합 이외에도, 지지판(10) 및 희생 금속층의 웨트 에칭시에 내성을 가지도록, 접속 패드(P)의 배리어 금속층을 지지판(10) 및 희생 금속층과 상이한 각종 금속으로 형성해도 된다.
이상으로부터, 제3 실시형태의 배선 기판(3)이 얻어진다. 또, 다면 제작용 대형 지지판(10)을 사용할 경우에는, 개개의 배선 기판이 얻어지도록 도 12의 (b)의 배선 부재가 절단된다.
도 13에는, 도 12의 (b)의 배선 기판(3)을 상하 반전시킨 상태가 나타나 있다. 제3 실시형태의 배선 기판(3)에서는, 접속 패드(P)는 제2 동층(21c)과 그 위에 형성된 니켈층(21b)(배리어 금속층)으로 형성되며, 전체에 걸쳐서 동일 직경으로 형성된다.
제1 실시형태와 마찬가지로, 접속 패드(P)의 배리어 금속층으로서 니켈층(21b)을 예시하지만, 금(Au), 팔라듐(Pd), 니켈(Ni), 동(Cu), 및 은(Ag)의 군으로부터 선택되는 1개의 금속층, 또는 2개 이상의 적층 금속막으로부터 배리어 금속층을 형성해도 된다.
제1 실시형태와 마찬가지로, 바람직하게는, 도 13의 상태에서, 위에서부터 차례로, 금층/니켈층의 적층막, 금층/팔라듐층/니켈층의 적층막, 금층/은층/팔라듐층/니켈층의 적층막, 은층의 단층막, 은층/니켈층의 적층막, 은층/팔라듐층/니켈층의 적층막 등을 사용할 수 있다.
전술한 도 11의 (b)의 공정에서, 니켈층(21b) 대신에 원하는 배리어 금속층이 얻어지도록 도금 금속층을 형성하면 된다.
제1 층간 절연층(30)에는 상면 측이 개구된 오목부(30a)가 형성되어 있고, 접속 패드(P)가 그 오목부(30a)의 저부 측에 매설되어 있다. 이에 따라, 접속 패드(P)의 상면이 제1 층간 절연층(30)의 상면보다 아래에 배치된 상태에서 제1 층간 절연층(30)으로부터 노출되어 있다.
오목부(30a)의 상부 외측 주변부의 제1 층간 절연층(30)에는, 제1 층간 절연층(30)의 다른 상면보다 높이가 낮은 오목 형상 단차부(C)가 링 형상으로 형성되어 있다.
이렇게 해서, 제3 실시형태에 있어서도, 접속 패드(P)의 외측 주변부의 제1 층간 절연층(30)에 오목 형상 단차부(C)가 형성되어 있다.
또한, 제1 실시형태와 마찬가지로, 제1 층간 절연층(30)의 하면 측에는 접속 패드(P)에 접속되는 2층의 빌드업 배선층(제2, 제3 배선층(22, 24), 제1, 제2 층간 절연층(30, 32), 보호 절연층(34))이 형성되어 있다.
도 14에 나타내는 배선 기판(3a)과 같이, 도 13의 배선 기판(3)의 접속 패드(P)로부터 니켈층(21b)(배리어 금속층)을 제거함으로써, 접속 패드(P)를 제2 동층(21c)으로 형성해도 된다. 이 형태에서는, 제2 실시형태의 도 10과 마찬가지로, 노출된 제2 동층(21c) 상에 산화 방지제(OSP)를 형성해도 된다.
제3 실시형태의 배선 기판(3, 3a)에 있어서도, 두께가 두꺼운 코어 기판을 가지지 않는 코어리스 기판으로서 제조되며, 고성능인 반도체칩의 실장 기판으로서 사용할 수 있다.
그리고, 도 15에 나타내는 바와 같이, 도 13의 배선 기판(3)의 접속 패드(P) 상에 플럭스(도시 생략)를 도포한 후에, 솔더 페이스트 등의 솔더재(26)를 도포한다. 그리고, 반도체칩(40)의 솔더 범프(42)가 배선 기판(3)의 접속 패드(P) 상의 솔더재(26)에 배치된다.
또한, 도 16에 나타내는 바와 같이, 리플로우 가열을 행함으로써, 반도체칩(40)을 솔더 전극(44)에 의해 배선 기판(3)의 접속 패드(P)에 플립 칩 접속한다. 반도체칩(40)의 하측과 배선 기판(3)의 상면의 극간에 언더필 수지를 충전해도 된다.
그리고, 반도체칩(40)을 실장하기 전 또는 후에, 제3 배선층(24)의 접속부에 솔더 볼을 탑재하는 등 해서 외부 접속 단자(28)를 설치한다.
제3 실시형태의 배선 기판(3)에서는, 접속 패드(P)는 제1 층간 절연층(30)의 오목부(30a)의 저부 측에 배치되어 있음과 함께, 오목부(30a)의 외측 주변부의 제1 층간 절연층(30)에 오목 형상 단차부(C)가 형성되어 있다.
이 때문에, 반도체칩(40)을 플립 칩 접속할 때에, 솔더가 제1 층간 절연층(30)의 오목부(30a) 및 오목 형상 단차부(C)에 의해 가로막혀서, 인접하는 접속 패드(P)로 여분의 솔더가 흘러서 전기 쇼트하는 것이 방지된다.
또한 접속 패드(P) 상 및 둘레의 제1 층간 절연층(30)에 오목부(30a) 및 오목 형상 단차부(C)가 형성되어 있으므로, 피듀셜(기준) 마크를 선명하게 화상 인식할 수 있다. 이에 따라, 반도체칩을 배선 기판에 고정밀도로 위치 맞춤해서 실장할 수 있다.
혹은, 제1 실시형태의 도 6과 마찬가지로, 제3 배선층(24)의 접속부에 반도체칩(40)을 플립 칩 접속하고, 접속 패드(P)에 외부 접속 단자(28)를 설치해도 된다.
1, 2, 2a, 3 : 배선 기판
10 : 지지판
10a, 30a : 오목부
10x : 에칭면
10y : 볼록 형상 단차부
12 : 드라이 필름 레지스트
12a : 개구부
20a, 21b : 니켈층(배리어 금속층)
20b : 동층
21a : 제1 동층(희생 금속층)
21c : 제2 동층
22 : 제2 배선층
23 : 산화 방지제
24 : 제3 배선층
26 : 솔더재
28 : 외부 접속 단자
30 : 제1 층간 절연층
32 : 제2 층간 절연층
34 : 보호 절연층
40 : 반도체칩
42 : 솔더 범프
44 : 솔더 전극
A : 외측 주변부
C : 오목 형상 단차부
P : 접속 패드
S : 조화면
VH1 : 제1 비어 홀
VH2 : 제2 비어 홀

Claims (12)

  1. 절연층과,
    상면이 상기 절연층으로부터 노출되고, 하면과, 측면의 적어도 일부가 상기 절연층에 접촉해서 매설된 접속 패드와,
    상기 접속 패드의 외측 주변부의 상기 절연층에 형성된 오목 형상 단차부를 가지는 것을 특징으로 하는 배선 기판.
  2. 제1항에 있어서,
    상기 접속 패드의 상면과 상기 절연층의 상면은 동일한 높이에 배치되어 있는 것을 특징으로 하는 배선 기판.
  3. 제1항에 있어서,
    상기 접속 패드는 상기 절연층의 오목부에 매설되며, 상기 접속 패드의 상면이 상기 절연층의 상면보다 아래에 배치되어 있고,
    상기 오목 형상 단차부는, 상기 오목부의 상부 외측 주변부의 상기 절연층에 형성되어 있는 것을 특징으로 하는 배선 기판.
  4. 제1항에 있어서,
    상기 접속 패드는 하층부와 상층부를 포함하고, 상기 하층부의 외주연(外周緣)이, 상기 상층부의 외주연보다 상기 접속 패드의 중심을 향해서 후퇴해 있는 것을 특징으로 하는 배선 기판.
  5. 제1항 또는 제2항에 있어서,
    상기 접속 패드는 하층부와 상기 하층부보다 직경이 큰 상층부를 포함하고,
    상기 오목 형상 단차부는, 상기 절연층의 상면에서부터 상기 접속 패드의 상기 상층부의 하면에 대응하는 위치까지 형성되어 있는 것을 특징으로 하는 배선 기판.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 절연층의 하측에, 상기 접속 패드에 접속되는 n층(n은 1 이상의 정수)의 빌드업 배선층이 형성되어 있는 것을 특징으로 하는 배선 기판.
  7. 지지판 상에, 개구부가 설치된 레지스트를 형성하는 공정과,
    상기 레지스트의 개구부를 통해서 상기 지지판에 오목부를 형성하는 공정과,
    상기 지지판을 도금 급전 경로로 이용하는 전해 도금에 의해, 상기 지지판의 오목부 및 상기 레지스트의 개구부에 접속 패드용 금속층을 형성하는 공정과,
    상기 레지스트를 제거하는 공정과,
    상기 금속층 및 상기 지지판을 에칭함으로써, 상기 금속층의 외측 주변부의 상기 지지판의 링 형상 부분을 다른 에칭면보다 높이가 높은 볼록 형상 단차부로 하는 공정과,
    상기 지지판 상에, 상기 금속층을 피복하는 절연층을 형성하는 공정과,
    상기 지지판을 제거함으로써, 상기 금속층을 노출시키는 공정을 가지는 것을 특징으로 하는 배선 기판의 제조 방법.
  8. 지지판 상에, 개구부가 설치된 레지스트를 형성하는 공정과,
    상기 지지판을 도금 급전 경로로 이용하는 전해 도금에 의해, 상기 레지스트의 개구부의 상기 지지판 상에, 희생(犧牲) 금속층 및 접속 패드용 금속층을 차례로 형성해서 적층 금속층을 얻는 공정과,
    상기 레지스트를 제거하는 공정과,
    상기 적층 금속층 및 상기 지지판을 에칭함으로써, 상기 적층 금속층의 외측 주변부의 상기 지지판의 링 형상 부분을 다른 에칭면보다 높이가 높은 볼록 형상 단차부로 하는 공정과,
    상기 지지판 상에, 상기 적층 금속층을 피복하는 절연층을 형성하는 공정과,
    상기 지지판 및 상기 희생 금속층을 제거함으로써, 상기 접속 패드용 금속층을 노출시키는 공정을 가지는 것을 특징으로 하는 배선 기판의 제조 방법.
  9. 제7항에 있어서,
    상기 레지스트를 제거하는 공정의 후이며, 상기 지지판을 제거하는 공정의 전에,
    상기 지지판 상에, 상기 접속 패드에 접속되는 n층(n은 1 이상의 정수)의 빌드업 배선층을 형성하는 공정을 더 가지는 것을 특징으로 하는 배선 기판의 제조 방법.
  10. 제7항에 있어서,
    상기 지지판은 동(銅)으로 이루어지고,
    상기 접속 패드용 금속층은, 아래에서부터 차례로 배리어 금속층과 동층(銅層)을 포함하고,
    상기 지지판을 제거하는 공정에서, 상기 지지판을 상기 배리어 금속층에 대해서 선택적으로 제거하는 것을 특징으로 하는 배선 기판의 제조 방법.
  11. 제8항에 있어서,
    상기 지지판 및 상기 희생 금속층은 동으로 형성되고,
    상기 접속 패드용 금속층은, 아래에서부터 차례로 배리어 금속층과 동층을 포함하고,
    상기 지지판 및 상기 희생 금속층을 제거하는 공정에서, 상기 배리어 금속층에 대해서 선택적으로 제거하는 것을 특징으로 하는 배선 기판의 제조 방법.
  12. 제8항에 있어서,
    상기 레지스트를 제거하는 공정의 후이며, 상기 지지판을 제거하는 공정의 전에,
    상기 지지판 상에, 상기 접속 패드에 접속되는 n층(n은 1 이상의 정수)의 빌드업 배선층을 형성하는 공정을 더 가지는 것을 특징으로 하는 배선 기판의 제조 방법.
KR1020120101929A 2011-09-27 2012-09-14 배선 기판 및 그 제조 방법 KR101867893B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2011210212A JP5795225B2 (ja) 2011-09-27 2011-09-27 配線基板の製造方法
JPJP-P-2011-210212 2011-09-27

Publications (2)

Publication Number Publication Date
KR20130033960A true KR20130033960A (ko) 2013-04-04
KR101867893B1 KR101867893B1 (ko) 2018-06-18

Family

ID=47909996

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120101929A KR101867893B1 (ko) 2011-09-27 2012-09-14 배선 기판 및 그 제조 방법

Country Status (4)

Country Link
US (2) US9210808B2 (ko)
JP (1) JP5795225B2 (ko)
KR (1) KR101867893B1 (ko)
TW (1) TWI595813B (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150007982A (ko) * 2013-07-11 2015-01-21 신꼬오덴기 고교 가부시키가이샤 배선 기판 및 그 제조 방법
KR20150007986A (ko) * 2013-07-11 2015-01-21 신꼬오덴기 고교 가부시키가이샤 배선 기판 및 그 제조 방법

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8802504B1 (en) * 2013-03-14 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. 3D packages and methods for forming the same
US9299649B2 (en) 2013-02-08 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. 3D packages and methods for forming the same
KR20150002492A (ko) * 2013-06-28 2015-01-07 쿄세라 서킷 솔루션즈 가부시키가이샤 배선 기판
US9520352B2 (en) * 2014-12-10 2016-12-13 Shinko Electric Industries Co., Ltd. Wiring board and semiconductor device
KR102411996B1 (ko) * 2015-05-29 2022-06-22 삼성전기주식회사 패키지 기판 및 그 제조 방법
JP6623028B2 (ja) * 2015-10-27 2019-12-18 新光電気工業株式会社 インダクタ装置及びその製造方法
KR20180072395A (ko) * 2016-12-21 2018-06-29 삼성전기주식회사 인쇄회로기판 및 패키지
CN108231723B (zh) * 2016-12-22 2020-08-07 中芯国际集成电路制造(上海)有限公司 封装结构及其形成方法
US10986790B2 (en) 2017-12-17 2021-04-27 Timothy Glaude System for infusing a gas or liquids into the roots of a plant
JP7242832B2 (ja) * 2019-03-25 2023-03-20 京セラ株式会社 電気素子収納用パッケージおよび電気装置
CN114073171A (zh) * 2019-08-20 2022-02-18 华为技术有限公司 线路嵌入式基板、芯片封装结构及基板制备方法
JP2021093417A (ja) * 2019-12-09 2021-06-17 イビデン株式会社 プリント配線板、及び、プリント配線板の製造方法
US20230004243A1 (en) * 2020-01-08 2023-01-05 Panasonic Intellectual Property Management Co., Ltd. Method for manufacturing wiring body, pattern plate, and wiring body
US11315862B2 (en) * 2020-01-31 2022-04-26 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and manufacturing method thereof
KR20220022602A (ko) 2020-08-19 2022-02-28 삼성전자주식회사 반도체 패키지
KR20220031398A (ko) * 2020-09-04 2022-03-11 삼성전기주식회사 인쇄회로기판

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003229512A (ja) * 2002-02-01 2003-08-15 Nec Toppan Circuit Solutions Toyama Inc 半導体チップ搭載用基板およびその製造方法と半導体装置およびその製造方法
WO2008001915A1 (fr) 2006-06-30 2008-01-03 Nec Corporation Carte de câblage, dispositif à semi-conducteurs l'utilisant et leurs procédés de fabrication
JP2011003705A (ja) * 2009-06-18 2011-01-06 Sony Corp 半導体パッケージの製造方法及びその基板の製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4125441A (en) * 1978-01-30 1978-11-14 General Dynamics Corporation Isolated bump circuitry on tape utilizing electroforming
US5136456A (en) * 1989-11-17 1992-08-04 Sigma Instruments, Inc. Faulted current indicator with protection against temporary overloads and transients
US5329695A (en) * 1992-09-01 1994-07-19 Rogers Corporation Method of manufacturing a multilayer circuit board
JP3346263B2 (ja) 1997-04-11 2002-11-18 イビデン株式会社 プリント配線板及びその製造方法
US6306751B1 (en) * 1999-09-27 2001-10-23 Lsi Logic Corporation Apparatus and method for improving ball joints in semiconductor packages
US6723927B1 (en) * 2000-08-24 2004-04-20 High Connection Density, Inc. High-reliability interposer for low cost and high reliability applications
US7365414B2 (en) * 2003-12-01 2008-04-29 Intel Corporation Component packaging apparatus, systems, and methods
JP4146864B2 (ja) * 2005-05-31 2008-09-10 新光電気工業株式会社 配線基板及びその製造方法、並びに半導体装置及び半導体装置の製造方法
JP4819471B2 (ja) 2005-10-12 2011-11-24 日本電気株式会社 配線基板及び配線基板を用いた半導体装置並びにその製造方法
JP5101169B2 (ja) * 2007-05-30 2012-12-19 新光電気工業株式会社 配線基板とその製造方法
US8127979B1 (en) * 2010-09-25 2012-03-06 Intel Corporation Electrolytic depositon and via filling in coreless substrate processing

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003229512A (ja) * 2002-02-01 2003-08-15 Nec Toppan Circuit Solutions Toyama Inc 半導体チップ搭載用基板およびその製造方法と半導体装置およびその製造方法
WO2008001915A1 (fr) 2006-06-30 2008-01-03 Nec Corporation Carte de câblage, dispositif à semi-conducteurs l'utilisant et leurs procédés de fabrication
JP2011003705A (ja) * 2009-06-18 2011-01-06 Sony Corp 半導体パッケージの製造方法及びその基板の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150007982A (ko) * 2013-07-11 2015-01-21 신꼬오덴기 고교 가부시키가이샤 배선 기판 및 그 제조 방법
KR20150007986A (ko) * 2013-07-11 2015-01-21 신꼬오덴기 고교 가부시키가이샤 배선 기판 및 그 제조 방법

Also Published As

Publication number Publication date
KR101867893B1 (ko) 2018-06-18
US9210808B2 (en) 2015-12-08
TWI595813B (zh) 2017-08-11
US20160044792A1 (en) 2016-02-11
US10117336B2 (en) 2018-10-30
JP5795225B2 (ja) 2015-10-14
US20130075145A1 (en) 2013-03-28
JP2013073994A (ja) 2013-04-22
TW201325341A (zh) 2013-06-16

Similar Documents

Publication Publication Date Title
KR20130033960A (ko) 배선 기판 및 그 제조 방법
US9236334B2 (en) Wiring substrate and method for manufacturing wiring substrates
US9549468B1 (en) Semiconductor substrate, semiconductor module and method for manufacturing the same
KR101376265B1 (ko) 배선 기판 및 그 제조 방법
US9484223B2 (en) Coreless packaging substrate and method of fabricating the same
US9119319B2 (en) Wiring board, semiconductor device, and method for manufacturing wiring board
US8859912B2 (en) Coreless package substrate and fabrication method thereof
US10892216B2 (en) Wiring substrate and semiconductor device
US9693458B2 (en) Printed wiring board, method for manufacturing printed wiring board and package-on-package
US20150092356A1 (en) Printed wiring board, method for manufacturing printed wiring board and package-on-package
KR20070105924A (ko) 회로 장치 및 회로 장치의 제조 방법
JP2017163027A (ja) 配線基板、半導体装置及び配線基板の製造方法
US8110921B2 (en) Semiconductor package and method of manufacturing the same
US20090175022A1 (en) Multi-layer package structure and fabrication method thereof
US8186043B2 (en) Method of manufacturing a circuit board
KR101195886B1 (ko) 배선 기판의 제조 방법 및 반도체 장치의 제조 방법
US10334728B2 (en) Reduced-dimension via-land structure and method of making the same
JP2010087021A (ja) 混成回路装置及びその製造方法並びに混成回路積層体
US20120049363A1 (en) Package structure
KR101158213B1 (ko) 전자부품 내장형 인쇄회로기판 및 이의 제조 방법
US11272614B2 (en) Printed wiring board and method for manufacturing the same
JP6223858B2 (ja) 配線基板及び配線基板の製造方法
JP2021072338A (ja) プリント配線板の製造方法
JP2009277969A (ja) 半導体装置及びその製造方法並びに半導体装置積層体

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right