JP2015050308A - 配線基板およびその製造方法 - Google Patents
配線基板およびその製造方法 Download PDFInfo
- Publication number
- JP2015050308A JP2015050308A JP2013180762A JP2013180762A JP2015050308A JP 2015050308 A JP2015050308 A JP 2015050308A JP 2013180762 A JP2013180762 A JP 2013180762A JP 2013180762 A JP2013180762 A JP 2013180762A JP 2015050308 A JP2015050308 A JP 2015050308A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor element
- thinned
- connection pad
- solder resist
- element connection
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Electric Connection Of Electric Components To Printed Circuits (AREA)
Abstract
【課題】半導体素子接続パッドに被着させためっき金属層に剥がれが発生しにくいとともに、半導体素子接続パッドに酸化や腐食が発生しにくい配線基板を提供すること。【解決手段】絶縁基板1上に、配線導体2を超える厚みのソルダーレジスト層3が被着されているとともにソルダーレジスト層3の一部の領域が薄膜化されており、薄膜化された領域内に半導体素子接続パッド4の頂部が露出するとともに半導体素子接続パッド4の基部がソルダーレジスト層3で被覆されて成る配線基板において、半導体素子接続パッド4は、薄膜化されたソルダーレジスト層3の上面より低くかつ絶縁基板1の上面よりも高い位置から頂部にかけてエッチングされて細らされているとともに、細らされた部位と薄膜化されたソルダーレジスト層3との間に隙間Gが形成されており、細らされた部位の表面に隙間Gを充填する厚みのめっき金属層5が被着されている。【選択図】図1
Description
本発明は、半導体素子を搭載するために用いられる配線基板およびその製造方法に関するものである。
従来、図3に示すように、半導体素子Sをフリップチップ接続により搭載するため等に用いられる配線基板として、半導体素子Sの電極端子Tが接続される半導体素子接続パッド11を一部に有する銅から成る所定厚みの配線導体12が上面に被着された絶縁基板13上に、配線導体12を超える厚みのソルダーレジスト層14が被着されているとともに、ソルダーレジスト層14の一部の領域Aが配線導体12の厚み以下に薄膜化されており、この薄膜化された領域A内に半導体素子接続パッド11の頂部が露出し、かつ半導体素子接続パッド11の基部が薄膜化されたソルダーレジスト層14で被覆された配線基板が知られている。なお、ソルダーレジスト層14から露出する半導体素子接続パッド11の表面には半田濡れ性に優れるめっき金属層15が1〜2μmの厚みに予め被着されている。
そして、この従来の配線基板においては、めっき金属層15が被着された半導体素子接続パッド11の頂部と半導体素子Sの電極端子Tとを半田バンプBを介して接合することにより半導体素子Sが配線基板に実装される。
しかしながら、この従来の配線基板においては、めっき金属層15は、薄膜化されたソルダーレジスト層14から露出する頂部のみに被着されており、めっき金属層15の半導体素子接続パッド11の側面に対する被着面積が小さい。そのため、めっき金属層15の被着強度が弱く、めっき金属層15上に半田バンプBを介して半導体素子Sの電極端子Tを接続した後に、めっき金属層15を上方に引っ張る応力が加えられると、めっき金属層15の縁から剥がれが発生して半導体素子接続パッド11と半導体素子Sの電極端子Tとの接続信頼性を低下させてしまうという問題点があった。
また、薄膜化されたソルダーレジスト層14の上面とめっき金属層15との境界におけるめっき金属層15の表面から半導体素子接続パッド11の側面までの距離がめっき金属層15の厚みの分の1〜2μmしかない。そのため、水分等がこの境界を通して半導体素子接続パッド11まで浸入しやすく、半導体素子接続パッドに酸化や腐食を発生させやすいという問題点があった。
本発明が解決しようとする課題は、半導体素子接続パッドの表面に被着させためっき金属層に剥がれが発生しにくいとともに、半導体素子接続パッドに酸化や腐食が発生しにくい配線基板を提供することにある。
本発明の配線基板は、半導体素子接続パッドを一部に有する銅から成る所定厚みの配線導体が上面に被着された絶縁基板上に、前記配線導体を超える厚みのソルダーレジスト層が被着されているとともに該ソルダーレジスト層における一部の領域が前記配線導体の厚み以下に薄膜化されており、該薄膜化された領域内に前記半導体素子接続パッドの頂部が露出するとともに該半導体素子接続パッドの基部が前記薄膜化されたソルダーレジスト層で被覆されて成る配線基板において、前記半導体素子接続パッドは、前記薄膜化されたソルダーレジスト層の上面より低くかつ前記絶縁基板の上面よりも高い位置から前記頂部にかけてエッチングされて細らされているとともに、該細らされた部位と前記薄膜化されたソルダーレジスト層との間に隙間が形成されており、前記細らされた部位の表面に前記隙間を充填する厚みのめっき金属層が被着されていることを特徴とするものである。
また、本発明の配線基板の製造方法は、半導体素子接続パッドを一部に有する銅から成る所定厚みの配線導体が上面に被着された絶縁基板上に、前記配線導体を超える厚みのソルダーレジスト層を被着するとともに該ソルダーレジスト層における一部の領域を前記配線導体の厚み以下に薄膜化し、該薄膜化された領域内に前記半導体素子接続パッドの頂部を露出させるとともに該半導体素子接続パッドの基部を前記薄膜化されたソルダーレジスト層で被覆する工程と、前記半導体素子接続パッドを、前記薄膜化されたソルダーレジスト層の上面よりも低くかつ前記絶縁基板の上面よりも高い位置から前記頂部にかけてエッチングして細らせるとともに、該細らせた部位と前記薄膜化されたソルダーレジスト層との間に隙間を形成する工程と、前記細らせた部位の表面に前記隙間を充填する厚みのめっき金属層を被着する工程と、を行うことを特徴とするものである。
本発明の配線基板によれば、半導体素子接続パッドは、薄膜化されたソルダーレジスト層の上面より低くかつ絶縁基板の上面よりも高い位置から半導体素子接続パッドの頂部にかけてエッチングされて細らされているとともに、細らされた部位と薄膜化されたソルダーレジスト層との間に隙間が形成されており、この細らされた部位の表面に隙間を充填する厚みのめっき金属層が被着されていることから、隙間に充填されためっき金属層が被着強度を高めるための楔として機能する。さらに、隙間の深さの分、めっき金属層の表面から半導体素子接続パッドの側面までのめっき金属層とソルダーレジスト層との境界の距離が長くなるので、水分等がこの境界を通して半導体素子接続パッドの側面まで侵入しにくくなる。したがって、半導体素子接続パッドの表面に被着させためっき金属層に剥がれが発生しにくいとともに、半導体素子接続パッドに酸化や腐食が発生しにくいものとなる。
また、本発明の配線基板の製造方法によれば、半導体素子接続パッドを、ソルダーレジスト層の上面よりも低くかつ絶縁基板の上面よりも高い位置から半導体素子接続パッドの頂部にかけてエッチングして細らせるとともに、細らせた部位と薄膜化されたソルダーレジスト層との間に隙間を形成した後、細らせた部位の表面に隙間を充填する厚みのめっき金属層を被着することから、隙間に充填されためっき金属層を、被着強度を高めるための楔として機能させることができる。さらに、隙間の深さの分、めっき金属層の表面から半導体素子接続パッドの側面までのめっき金属層とソルダーレジスト層との境界の距離を長くできるで、水分等がこの境界を通して半導体素子接続パッドの側面まで侵入しにくくできる。したがって、半導体素子接続パッドの表面に被着させためっき金属層に剥がれが発生しにくいとともに、半導体素子接続パッドに酸化や腐食が発生しにくい配線基板を提供することができる。
次に、本発明の配線基板の実施形態の一例について、図1を基にして説明する。図1に示すように、本発明の配線基板は、絶縁基板1の上面に配線導体2が被着されているとともに、その上にソルダーレジスト層3が被着されている。
絶縁基板1は例えば、ガラスクロス入りの熱硬化性樹脂や無機絶縁フィラー入りの熱硬化性樹脂から成る。配線導体2は銅から成り、周知のセミアディティブ法等を用いて形成されている。配線導体2の厚みは10〜20μm程度である。配線導体2は、例えば幅が20μm以下の帯状のパターンを含み、そのパターンの一部に半導体素子接続パッド4を有している。
ソルダーレジスト層3は、無機絶縁フィラー入りの熱硬化性樹脂から成る。ソルダーレジスト層3は、配線導体2を3〜10μm程度超える厚みであり、その一部の領域Aが配線導体2の厚み以下に薄膜化されている。そして、この薄膜化された領域A内において、半導体素子接続パッド4の頂部が露出している。半導体素子接続パッド4の頂部が露出する高さは0〜15μm程度である。また、半導体素子接続パッド4の基部は、薄膜化されたソルダーレジスト層3により被覆されている。半導体素子接続パッド4の基部が被覆される高さは5〜15μm程度である。このように、半導体素子接続パッド4の基部がソルダーレジスト層3により被覆されていることにより、半導体素子接続パッド4の絶縁基板1への被着強度を補強することができる。さらに、例えば一つの領域Aの中に複数の半導体素子接続パッド4が互いに隣接して配置されている場合等に、互いに隣接する半導体素子接続パッド4間の電気的絶縁信頼性を高いものとすることができる。
さらに、本発明においては、半導体素子接続パッド4は、薄膜化されたソルダーレジスト層3の上面より低くかつ絶縁基板1の上面よりも高い位置から半導体素子接続パッド4の頂部にかけてエッチングされて細らされているとともに、細らされた部位と薄膜化されたソルダーレジスト層3との間に隙間Gが形成されている。エッチングされた厚みtは2〜3μm程度である。そして、半導体素子接続パッド4の細らされた表面に、半田濡れ性に優れるめっき金属層5が隙間Gを充填する厚みに被着されている。めっき金属層5としては、例えばニッケルめっき層と金めっき層とを順次被着させたもの、ニッケルめっき層とパラジウムめっき層と金めっき層とを順次被着させたもの、錫めっき層を被着させたもの等が用いられる。めっき金属層5の厚みは2〜3μm程度であり、エッチングされた厚みtと略同じ厚みが好ましい。
このように、本発明の配線基板おいては、半導体素子接続パッド4は、薄膜化されたソルダーレジスト層3の上面より低くかつ絶縁基板1の上面よりも高い位置から半導体素子接続パッド4の頂部にかけてエッチングされて細らされているとともに、細らされた部位と薄膜化されたソルダーレジスト層3との間に隙間Gが形成されており、この細らされた部位の表面に隙間Gを充填する厚みのめっき金属層5が被着されていることから、隙間Gに充填されためっき金属層5が被着強度を高めるための楔として機能する。さらに、隙間Gの深さの分、めっき金属層5の表面から半導体素子接続パッド4の側面までのめっき金属層5とソルダーレジスト層3との境界の距離が長くなるので、水分等がこの境界を通して半導体素子接続パッド4の側面まで侵入しにくくなる。したがって、半導体素子接続パッド4の表面に被着させためっき金属層5に剥がれが発生しにくいとともに、半導体素子接続パッド4に酸化や腐食が発生しにくいものとなる。
なお、本発明の配線基板においては、めっき金属層5が被着された半導体素子接続パッド4の頂部と半導体素子Sの電極端子Tとを半田バンプBを介して接合することにより半導体素子Sが配線基板に実装されることとなる。
次に、上述した配線基板の製造方法について、図2を基に説明する。なお、図1で説明した箇所と同一箇所には同一の符号を付与し、その詳細な説明は省略する。先ず、図2(a)に示すように、半導体素子接続パッド4を一部に有する銅から成る所定厚みの配線導体2が上面に被着された絶縁基板1上に、配線導体2を超える厚みのソルダーレジスト層3を、ソルダーレジスト層3の一部の領域Aが配線導体2の厚み以下に薄膜化されて、この薄膜化された領域A内に半導体素子接続パッド4の頂部が露出し、かつ半導体素子接続パッド4の基部が薄膜化されたソルダーレジスト層3で被覆されるように形成する。
配線導体2は、上述したように、セミアディティブ法を用いて形成する。ソルダーレジスト層3は、例えば、配線導体2が形成された絶縁基板1上にソルダーレジスト層3用の熱硬化性樹脂層を配線導体2を超える厚みに被着した後、その樹脂層における領域Aを上方からサンドブラスト加工やレーザ加工で掘削して薄膜化することにより形成される。あるいは、配線導体2が形成された絶縁基板1上にソルダーレジスト層3用の感光性樹脂層を配線導体2を超える厚みに被着した後、この樹脂層における領域Aが選択的に未露光部として残るように残部を露光処理するとともに、この未露光部が配線導体2の厚み以下で残るように現像処理した後、樹脂層を熱硬化させることにより形成される。
次に、図2(b)に示すように、半導体素子接続パッド4を、薄膜化されたソルダーレジスト層3の上面よりも低くかつ絶縁基板1の上面よりも高い位置から半導体素子接続パッド4の頂部にかけてエッチングして細らせるとともに、細らせた部位と薄膜化されたソルダーレジスト層3との間に隙間Gを形成する。エッチングする厚みtは、2〜3μmの範囲が好ましい。
次に、図2(c)に示すように、半導体素子接続パッド4の細らせた部位の表面に、隙間Gを充填する厚みのめっき金属層5を被着させる。めっき金属層5の厚みは2〜3μm程度であり、エッチングされた厚みtと略同じ厚みが好ましい。めっき金属層5は、例えばニッケルめっき層と金めっき層とを順次被着させて成る場合、厚みが2〜3μm程度のニッケルめっき層上に厚みが0.1〜1μm程度の金めっき層を被着させればよい。
このように、本発明の配線基板の製造方法によれば、半導体素子接続パッド4を、薄膜化されたソルダーレジスト層3の上面よりも低くかつ絶縁基板1の上面よりも高い位置から半導体素子接続パッド4の頂部にかけてエッチングして細らせるとともに、細らせた部位と薄膜化されたソルダーレジスト層4との間に隙間Gを形成した後、細らせた部位の表面に隙間Gを充填する厚みのめっき金属層5を被着することから、隙間Gに充填されためっき金属層5を被着強度を高めるための楔として機能させることができる。さらに、隙間Gの深さの分、めっき金属層5の表面から半導体素子接続パッド4の側面までのめっき金属層5とソルダーレジスト層3との境界の距離を長くできるで、水分等がこの境界を通して半導体素子接続パッド4の側面まで侵入しにくくできる。したがって、半導体素子接続パッド4の表面に被着させためっき金属層5に剥がれが発生しにくいとともに、半導体素子接続パッド4に酸化や腐食が発生しにくい配線基板を提供することができる。
1 絶縁基板
2 配線導体
3 ソルダーレジスト層
4 半導体素子接続パッド
5 めっき金属層
A 薄膜化された領域
G 隙間
2 配線導体
3 ソルダーレジスト層
4 半導体素子接続パッド
5 めっき金属層
A 薄膜化された領域
G 隙間
Claims (2)
- 半導体素子接続パッドを一部に有する銅から成る所定厚みの配線導体が上面に被着された絶縁基板上に、前記配線導体を超える厚みのソルダーレジスト層が被着されているとともに該ソルダーレジスト層における一部の領域が前記配線導体の厚み以下に薄膜化されており、該薄膜化された領域内に前記半導体素子接続パッドの頂部が露出するとともに該半導体素子接続パッドの基部が前記薄膜化されたソルダーレジスト層で被覆されて成る配線基板において、前記半導体素子接続パッドは、前記薄膜化されたソルダーレジスト層の上面より低くかつ前記絶縁基板の上面よりも高い位置から前記頂部にかけてエッチングされて細らされているとともに、該細らされた部位と前記薄膜化されたソルダーレジスト層との間に隙間が形成されており、前記細らされた部位の表面に前記隙間を充填する厚みのめっき金属層が被着されていることを特徴とする配線基板。
- 半導体素子接続パッドを一部に有する銅から成る所定厚みの配線導体が上面に被着された絶縁基板上に、前記配線導体を超える厚みのソルダーレジスト層を被着するとともに該ソルダーレジスト層における一部の領域を前記配線導体の厚み以下に薄膜化し、該薄膜化された領域内に前記半導体素子接続パッドの頂部を露出させるとともに該半導体素子接続パッドの基部を前記薄膜化されたソルダーレジスト層で被覆する工程と、前記半導体素子接続パッドを、前記薄膜化されたソルダーレジスト層の上面よりも低くかつ前記絶縁基板の上面よりも高い位置から前記頂部にかけてエッチングして細らせるとともに、該細らせた部位と前記薄膜化されたソルダーレジスト層との間に隙間を形成する工程と、前記細らせた部位の表面に前記隙間を充填する厚みのめっき金属層を被着する工程と、を行うことを特徴とする配線基板の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013180762A JP2015050308A (ja) | 2013-08-31 | 2013-08-31 | 配線基板およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013180762A JP2015050308A (ja) | 2013-08-31 | 2013-08-31 | 配線基板およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2015050308A true JP2015050308A (ja) | 2015-03-16 |
Family
ID=52700080
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013180762A Pending JP2015050308A (ja) | 2013-08-31 | 2013-08-31 | 配線基板およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2015050308A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2021203501A1 (zh) * | 2020-04-08 | 2021-10-14 | 深圳市华星光电半导体显示技术有限公司 | 阵列基板的制造方法、阵列基板和显示装置 |
-
2013
- 2013-08-31 JP JP2013180762A patent/JP2015050308A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2021203501A1 (zh) * | 2020-04-08 | 2021-10-14 | 深圳市华星光电半导体显示技术有限公司 | 阵列基板的制造方法、阵列基板和显示装置 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9247644B2 (en) | Wiring board and method for manufacturing the same | |
JP5795415B1 (ja) | 配線基板及びその製造方法 | |
JP5886617B2 (ja) | 配線基板及びその製造方法、半導体パッケージ | |
JP5795225B2 (ja) | 配線基板の製造方法 | |
KR102054197B1 (ko) | 배선 기판 및 그 제조 방법 | |
US8461460B2 (en) | Microelectronic interconnect element with decreased conductor spacing | |
US9433109B2 (en) | Wiring substrate and semiconductor package | |
JP2008300507A (ja) | 配線基板とその製造方法 | |
US10874018B2 (en) | Printed wiring board having embedded pads and method for manufacturing the same | |
JP2015050307A (ja) | 配線基板およびその製造方法 | |
JP2015050308A (ja) | 配線基板およびその製造方法 | |
JP2007019275A (ja) | 半導体装置、基板及び半導体装置の製造方法 | |
JP2017199703A (ja) | 配線基板 | |
JP2006120803A (ja) | 半導体装置及び半導体装置の製造方法 | |
JP2012204732A (ja) | 配線基板およびその製造方法 | |
JP6623056B2 (ja) | 配線基板、半導体装置 | |
JP5511922B2 (ja) | 配線基板とその製造方法 | |
JP2016152362A (ja) | 配線基板及び半導体パッケージ | |
KR101314712B1 (ko) | 비아층을 구비하는 인쇄회로기판 및 이의 제조 방법 | |
JP2017201674A (ja) | プリント配線板およびその製造方法 | |
JP2017199702A (ja) | 半導体素子内蔵基板およびその製造方法 | |
JP2014150086A (ja) | 配線基板およびその製造方法 | |
JP2011181830A (ja) | 半導体装置およびその製造方法 | |
JP2011249735A (ja) | 配線基板およびその製造方法 |