JP2017199702A - 半導体素子内蔵基板およびその製造方法 - Google Patents
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Abstract
【課題】半導体素子が安定的に作動できる半導体素子内蔵基板を提供することを課題とする。
【解決手段】平坦な主面１０Ｆを有する樹脂封止体１０と、電極端子Ｔが複数形成された電極端子形成面Ｆを有しており、主面１０Ｆに電極端子形成面Ｆが露出するように樹脂封止体１０に埋設された半導体素子Ｓと、電極端子形成面Ｆおよび主面１０Ｆに積層された絶縁層１１と、絶縁層１１に複数形成されたビアホール１３と、絶縁層１１表面および内部、ならびにビアホール１３内に形成された配線導体１２とを備える半導体素子内蔵基板Ａであって、電極端子形成面Ｆは、主面１０Ｆより凹んで位置するとともに、絶縁層１１は、電極端子形成面Ｆ上に主面１０Ｆと面一となる厚みで形成された第１の絶縁層１１ａと、第１の絶縁層１１ａ表面および主面１０Ｆを被覆するように形成された第２の絶縁層１１ｂとを具備している。
【選択図】図１
【解決手段】平坦な主面１０Ｆを有する樹脂封止体１０と、電極端子Ｔが複数形成された電極端子形成面Ｆを有しており、主面１０Ｆに電極端子形成面Ｆが露出するように樹脂封止体１０に埋設された半導体素子Ｓと、電極端子形成面Ｆおよび主面１０Ｆに積層された絶縁層１１と、絶縁層１１に複数形成されたビアホール１３と、絶縁層１１表面および内部、ならびにビアホール１３内に形成された配線導体１２とを備える半導体素子内蔵基板Ａであって、電極端子形成面Ｆは、主面１０Ｆより凹んで位置するとともに、絶縁層１１は、電極端子形成面Ｆ上に主面１０Ｆと面一となる厚みで形成された第１の絶縁層１１ａと、第１の絶縁層１１ａ表面および主面１０Ｆを被覆するように形成された第２の絶縁層１１ｂとを具備している。
【選択図】図１
Description
本発明は、半導体素子を内蔵する半導体素子内蔵基板およびその製造方法に関するものである。
図４に、従来の半導体素子内蔵基板Ｂの概略断面図を示す。
従来の半導体素子内蔵基板Ｂは、例えば半導体素子Ｓと、樹脂封止体２０と、絶縁層２１と、配線導体２２と、を有している。
従来の半導体素子内蔵基板Ｂは、例えば半導体素子Ｓと、樹脂封止体２０と、絶縁層２１と、配線導体２２と、を有している。
絶縁層２１は、上層の絶縁層２１ａおよび下層の絶縁層２１ｂで構成されており、各絶縁層２１ａ、２１ｂには複数のビアホール２３が形成されている。各絶縁層２１ａ、２１ｂの表面およびビアホール２３の内部には、配線導体２２が形成されている。ビアホール２３の内部に形成された配線導体２２は、ビア導体２４として機能し各絶縁層２１ａ、２１ｂに形成された配線導体２２間の導通をとっている。上層のビア導体２４は、上層の絶縁層２１ａ上に配置された半導体素子Ｓの電極端子Ｔと接続されている。
また、下層の絶縁層２１ｂに形成された配線導体２２の一部は、回路基板接続パッド２５を形成している。回路基板接続パッド２５には、この半導体素子内蔵基板Ｂが搭載される回路基板（不図示）の電極が半田を介して接続される。
そして、半導体素子Ｓと回路基板との間で配線導体２２を介して電気信号の伝送をすることで半導体素子Ｓが作動する。
半導体素子Ｓの上面および側面は、樹脂封止体２０に埋設されて外部環境から保護されている。
また、下層の絶縁層２１ｂに形成された配線導体２２の一部は、回路基板接続パッド２５を形成している。回路基板接続パッド２５には、この半導体素子内蔵基板Ｂが搭載される回路基板（不図示）の電極が半田を介して接続される。
そして、半導体素子Ｓと回路基板との間で配線導体２２を介して電気信号の伝送をすることで半導体素子Ｓが作動する。
半導体素子Ｓの上面および側面は、樹脂封止体２０に埋設されて外部環境から保護されている。
次に、従来の半導体素子内蔵基板Ｂの製造方法における工程毎の実施形態を図５〜図６を基にして説明する。なお、図４と同一の部材には同一の符号を付して説明する。
まず、図５（ａ）に示すように、半導体ウェハＷを準備する。半導体ウェハＷは、複数の電極端子Ｔが形成された電極端子形成面Ｆを有する複数の半導体素子Ｓが縦横の並びに一体的に形成されている。
次に、図５（ｂ）に示すように、半導体ウェハＷを切断して個片の半導体素子Ｓに分割する。
次に、図５（ｃ）に示すように、支持板Ｐ上に電極端子形成面Ｆを下側にして半導体素子Ｓを載置する。
支持板Ｐの上面は、半導体素子Ｓを仮固定しておくための低粘着層（不図示）が形成されている。
支持板Ｐの上面は、半導体素子Ｓを仮固定しておくための低粘着層（不図示）が形成されている。
次に、図５（ｄ）に示すように、支持板Ｐ上の半導体素子Ｓを封止用の樹脂で覆うことにより樹脂封止体２０を形成する。
次に、図５（ｅ）に示すように、半導体素子Ｓおよび樹脂封止体２０を支持板Ｐから分離させる。これにより、電極端子形成面Ｆが樹脂封止体２０の支持板Ｐからの分離した主面２０Ｆに露出する。
次に、図５（ｆ）に示すように、電極端子形成面Ｆおよび主面２０Ｆ上に上層の絶縁層２１ａを積層する。
次に、図６（ｇ）に示すように、上層の絶縁層２１ａに電極端子Ｔを底面とするビアホール２３を形成する。
次に、図６（ｈ）に示すように、上層の絶縁層２１ａ表面に配線導体２２を形成すると同時に、ビアホール２３内にビア導体２４を形成する。
ビア導体２４は、電極端子Ｔに接続される。
ビア導体２４は、電極端子Ｔに接続される。
次に、図６（ｉ）に示すように、上層の絶縁層２１ａ上および配線導体２２上に下層の絶縁層２１ｂを積層する。
次に、図６（ｊ）に示すように、下層の絶縁層２１ｂに配線導体２２の一部を底面とするビアホール２３を形成する。
最後に、図６（ｋ）に示すように、下層の絶縁層２１ｂの表面に配線導体２２を形成するとともにビアホール２３内にビア導体２４を形成する。最表層の配線導体２２の一部は回路基板接続パッド２５として機能する。
これにより、図４に示すような従来の半導体素子内蔵基板Ｂが形成される。
これにより、図４に示すような従来の半導体素子内蔵基板Ｂが形成される。
しかしながら、上述の半導体素子内蔵基板Ｂにおいては、樹脂封止体２０を形成するときに、封止用の樹脂が支持板Ｐと半導体素子Ｓとの間に入り込んでしまい電極端子形成面Ｆに封止用の樹脂が局所的に被着してしまうことがある。電極端子形成面Ｆと封止用の樹脂との密着強度は非常に弱いことから、この上に積層された上層の絶縁層２１ａと電極端子形成面Ｆとの密着強度は非常に弱いものになる。
その結果、電極端子形成面Ｆと上層の絶縁層２１ａとの間に剥離が生じてしまい、電極端子Ｔと上層の絶縁層２１ａに形成されたビア導体２４との接続部に亀裂が発生する場合があり半導体素子Ｓが安定的に作動できないという問題がある。
その結果、電極端子形成面Ｆと上層の絶縁層２１ａとの間に剥離が生じてしまい、電極端子Ｔと上層の絶縁層２１ａに形成されたビア導体２４との接続部に亀裂が発生する場合があり半導体素子Ｓが安定的に作動できないという問題がある。
本発明は、半導体素子の電極端子形成面と絶縁層との密着強度を向上させることにより、絶縁層が電極端子形成面から剥がれてしまうことを抑制する。これにより、電極端子とビア導体との接続部に亀裂が発生することを防止して半導体素子が安定的に作動できる半導体素子内蔵基板を提供することを課題とする。
本発明における半導体素子内蔵基板は、平坦な主面を有する樹脂封止体と、電極端子が複数形成された電極端子形成面を有しており、樹脂封止体の平坦な主面に電極端子形成面が露出するように樹脂封止体に埋設された半導体素子と、電極端子形成面および樹脂封止体の平坦な主面を被覆するように積層された絶縁層と、絶縁層に複数形成されており電極端子を底面とするビアホールと、絶縁層表面およびビアホール内に形成された配線導体と、を備える半導体素子内蔵基板であって、電極端子形成面は、樹脂封止体の平坦な主面より凹んで位置するとともに、絶縁層は、電極端子形成面上に樹脂封止体の平坦な主面と面一となる厚みで形成された第１の絶縁層と、第１の絶縁層表面および樹脂封止体の平坦な主面を被覆するように形成された第２の絶縁層とを具備していることを特徴とするものである。
本発明における半導体素子内蔵基板の製造方法は、複数の電極端子が形成された電極端子形成面を有する複数の半導体素子が縦横の並びに一体的に形成された半導体ウェハを準備する工程と、半導体ウェハの電極端子形成面側全面に第１の絶縁層を被着する工程と、半導体ウェハを第１の絶縁層が被着した状態で切断して個片の半導体素子に分割する工程と、分割された半導体素子を第１の絶縁層を下にして平坦な支持板上に載置する工程と、支持板上に第１の絶縁層および半導体素子を埋設するとともに支持板に密着した平坦な主面を有する樹脂封止体を形成する工程と、樹脂封止体および第１の絶縁層を支持板から分離する工程と、分離により露出した第１の絶縁層表面および樹脂封止体の主面に第２の絶縁層を形成する工程と、第１および第２の絶縁層に電極端子を底面とする複数のビアホールを形成する工程と、第２の絶縁層表面およびビアホール内に配線導体を形成する工程とを行うことを特徴とするものである。
本発明の半導体素子内蔵基板によれば、半導体素子の電極端子形成面は、第１の絶縁層が密着して形成されている。そのため、封止用の樹脂が電極端子形成面に被着することを防止することができる。これにより、電極端子形成面と第１の絶縁層とが剥離することを防いで、電極端子と第１の絶縁層に形成されたビア導体との接続部に亀裂が生じることを防止できる。その結果、半導体素子が安定的に作動できる半導体素子内蔵基板を提供することができる。
本発明の半導体素子内蔵基板の製造方法によれば、半導体素子の電極端子形成面全面に第１の絶縁層が被着された状態で、半導体素子を支持板上に載置する。
そして、支持板に載置された第１の絶縁層および半導体素子を樹脂封止体に埋設する。
このように、半導体素子を樹脂封止体に埋設するときには、電極端子形成面全面に第１の絶縁層が被着されていることから、樹脂封止体の一部が電極端子形成面に被着することを防止することができる。
その結果、電極端子形成面と第１の絶縁層との密着強度が向上して両者が剥離することを防いで電極端子と第１の絶縁層に形成されたビア導体との接続部に亀裂が生じることを防止できる。その結果、半導体素子が安定的に作動できる半導体素子内蔵基板の製造方法を提供することができる。
そして、支持板に載置された第１の絶縁層および半導体素子を樹脂封止体に埋設する。
このように、半導体素子を樹脂封止体に埋設するときには、電極端子形成面全面に第１の絶縁層が被着されていることから、樹脂封止体の一部が電極端子形成面に被着することを防止することができる。
その結果、電極端子形成面と第１の絶縁層との密着強度が向上して両者が剥離することを防いで電極端子と第１の絶縁層に形成されたビア導体との接続部に亀裂が生じることを防止できる。その結果、半導体素子が安定的に作動できる半導体素子内蔵基板の製造方法を提供することができる。
まず、本発明に係る半導体素子内蔵基板の一例を、図１を基にして説明する。
図１に示すように、本発明に係る半導体素子内蔵基板Ａは、例えば半導体素子Ｓと、樹脂封止体１０と、絶縁層１１と、配線導体１２と、を有している。
半導体素子Ｓは、例えばマイクロプロセッサや半導体メモリ等があげられ、シリコンやゲルマニウムから成る。半導体素子Ｓは、複数の電極端子Ｔが形成された電極端子形成面Ｆを有している。
樹脂封止体１０は、例えばエポキシ樹脂やポリウレタン樹脂等の熱硬化性樹脂から成る。樹脂封止体１０は、下側に平坦な主面１０Ｆを有しており、この主面１０Ｆよりも窪んだ凹部Ｃが形成されている。この凹部Ｃ内には、半導体素子Ｓが電極端子形成面Ｆを凹部Ｃの開口側に向けて埋設されている。樹脂封止体１０は、半導体素子Ｓを外部環境から保護している。
絶縁層１１は、例えばエポキシ樹脂やビスマレイミドトリアジン樹脂等の熱硬化性樹脂から成る。
絶縁層１１は、第１の絶縁層１１ａおよび第２の絶縁層１１ｂならびに第３の絶縁層１１ｃで構成されている。
第１の絶縁層１１ａは、電極端子形成面Ｆに密着した状態で樹脂封止体１０の凹部Ｃ内に形成されている。第１の絶縁層１１ａの下面と主面１０Ｆとは面一の状態で形成されている。
第２の絶縁層１１ｂは、第１の絶縁層１１ａ表面および樹脂封止体１０の主面１０Ｆ表面に形成されている。
第３の絶縁層１１ｃは、第２の絶縁層１１ｂ表面および配線導体１２表面に形成されている。
絶縁層１１は、半導体素子Ｓの電極端子Ｔや配線導体１２の一部を底面とする複数のビアホール１３が形成されている。ビアホール１３の径は、およそ２０〜１００μｍ程度である。
絶縁層１１は、第１の絶縁層１１ａおよび第２の絶縁層１１ｂならびに第３の絶縁層１１ｃで構成されている。
第１の絶縁層１１ａは、電極端子形成面Ｆに密着した状態で樹脂封止体１０の凹部Ｃ内に形成されている。第１の絶縁層１１ａの下面と主面１０Ｆとは面一の状態で形成されている。
第２の絶縁層１１ｂは、第１の絶縁層１１ａ表面および樹脂封止体１０の主面１０Ｆ表面に形成されている。
第３の絶縁層１１ｃは、第２の絶縁層１１ｂ表面および配線導体１２表面に形成されている。
絶縁層１１は、半導体素子Ｓの電極端子Ｔや配線導体１２の一部を底面とする複数のビアホール１３が形成されている。ビアホール１３の径は、およそ２０〜１００μｍ程度である。
配線導体１２は、例えば無電解銅めっきおよび電解銅めっき等の良導電性金属により絶縁層１１表面および内部、ならびにビアホール１３内に形成されている。ビアホール１３内に形成された配線導体１２は、電極端子Ｔと配線導体１２との間、あるいは異層の配線導体１２同士の間の導通をとっている。
絶縁層１１の最表層には、配線導体１２の一部から成る回路基板接続パッド１５が形成されている。回路基板接続パッド１５には、この半導体素子内蔵基板Ａが搭載される回路基板の電極が半田を介して接続される。
そして、半導体素子Ｓと回路基板との間で配線導体１２を介して電気信号の伝送をすることで半導体素子Ｓが作動する。
絶縁層１１の最表層には、配線導体１２の一部から成る回路基板接続パッド１５が形成されている。回路基板接続パッド１５には、この半導体素子内蔵基板Ａが搭載される回路基板の電極が半田を介して接続される。
そして、半導体素子Ｓと回路基板との間で配線導体１２を介して電気信号の伝送をすることで半導体素子Ｓが作動する。
このように、本発明の半導体素子内蔵基板Ａによれば、半導体素子Ｓの電極端子形成面Ｆには、第１の絶縁層１１ａが密着して形成されている。これにより、封止用の樹脂が電極端子形成面Ｆに被着することを防止できる。そのため、電極端子形成面Ｆと第１の絶縁層１１ａとの密着強度を向上でき、両者が剥離することを防止できる。その結果、電極端子Ｔと第１の絶縁層１１ａに形成されたビア導体１４との接続部に亀裂が発生することを防止して半導体素子Ｓが安定的に作動できる半導体素子内蔵基板Ａを提供することができる。
次に、本発明に係る半導体素子内蔵基板の製造方法における工程毎の実施形態例を、図２〜図３を基にして説明する。なお、図１と同一の部材には同一の符号を付して詳細な説明は省略する。
また、図２（ｄ）〜図３（ｌ）では、一つの半導体素子Ｓに対する工程毎の実施形態を示しているが、複数の半導体素子Ｓに対して一括して各工程の処理を行った上で、最終工程後に個片に分断しても構わない。
また、図２（ｄ）〜図３（ｌ）では、一つの半導体素子Ｓに対する工程毎の実施形態を示しているが、複数の半導体素子Ｓに対して一括して各工程の処理を行った上で、最終工程後に個片に分断しても構わない。
まず、図２（ａ）に示すように、半導体ウェハＷを準備する。半導体ウェハＷは、複数の電極端子Ｔが形成された電極端子形成面Ｆを有する複数の半導体素子Ｓが縦横の並びに一体的に形成されている。
次に、図２（ｂ）に示すように、半導体ウェハＷの電極端子形成面Ｆの全面に、第１の絶縁層１１ａを密着させる。
第１の絶縁層１１ａの形成は、例えばエポキシ樹脂やビスマレイミドトリアジン樹脂組成物の未硬化物に無機絶縁性フィラーを分散して形成されたフィルムを、半導体ウェハＷの表面に、真空状態で被覆した状態で熱圧着することで行われる。
第１の絶縁層１１ａの形成は、例えばエポキシ樹脂やビスマレイミドトリアジン樹脂組成物の未硬化物に無機絶縁性フィラーを分散して形成されたフィルムを、半導体ウェハＷの表面に、真空状態で被覆した状態で熱圧着することで行われる。
次に、図２（ｃ）に示すように、第１の絶縁層１１ａが密着した状態の半導体ウェハＷを個片の半導体素子Ｓに分割する。分割をするときは、例えばダイシング装置を用いればよい。
次に、図２（ｄ）に示すように、支持板Ｐ上に第１の絶縁層１１ａを下側にして、分割された半導体素子Ｓを載置する。
支持板Ｐの上面は、半導体素子Ｓを仮固定しておくための低粘着層（不図示）が形成されている。
支持板Ｐの上面は、半導体素子Ｓを仮固定しておくための低粘着層（不図示）が形成されている。
次に、図２（ｅ）に示すように、支持板Ｐ上に載置された第１の絶縁層１１ａの側面および半導体素子Ｓを封止用の樹脂で覆うことにより樹脂封止体１０を形成する。
樹脂封止体１０は、例えば支持板Ｐの上に第１の絶縁層１１ａの側面および半導体素子Ｓを囲む金型を配置して、封止用の樹脂を金型内に流し込んで硬化させることで形成される。
樹脂封止体１０は、例えば支持板Ｐの上に第１の絶縁層１１ａの側面および半導体素子Ｓを囲む金型を配置して、封止用の樹脂を金型内に流し込んで硬化させることで形成される。
次に、図２（ｆ）に示すように、支持板Ｐから第１の絶縁層１１ａおよび半導体素子Ｓ、ならびに樹脂封止体１０を分離させる。
これにより、第１の絶縁層１１ａが樹脂封止体１０の主面１０Ｆ内に露出する。
これにより、第１の絶縁層１１ａが樹脂封止体１０の主面１０Ｆ内に露出する。
次に、図２（ｇ）に示すように、第１の絶縁層１１ａ表面および主面１０Ｆに第２の絶縁層１１ｂを形成する。
次に、図３（ｈ）に示すように、第１および第２の絶縁層１１ａ、１１ｂに、電極端子Ｔを底面とする複数のビアホール１３を形成する。
ビアホール１３は、例えばレーザー加工やブラスト加工により形成される。
ビアホール１３は、例えばレーザー加工やブラスト加工により形成される。
次に、図３（ｉ）に示すように、第２の絶縁層１１ｂ表面およびビアホール１３内に、配線導体１２を形成する。配線導体１２は、無電解銅めっきおよび電解銅めっきから成る導体パターンを、例えば周知のセミアディティブ法により被着させることにより形成される。ビアホール１３内に形成された配線導体１２は、ビア導体１４として機能する。
次に、図３（ｊ）に示すように、第２の絶縁層１１ｂ表面および配線導体１２表面に第３の絶縁層１１ｃを形成する。
次に、図３（ｋ）に示すように、第３の絶縁層１１ｃに、配線導体１２の一部を底面とする複数のビアホール１３を形成する。
最後に、図３（ｌ）に示すように、第３の絶縁層１１ｃ表面およびビアホール１３内に、配線導体１２を形成するとともに、ビアホール１３内にビア導体１４を形成する。最表層の配線導体１２の一部は回路基板接続パッド１５として機能する。
これにより、図１に示すような半導体素子内蔵基板Ａが形成される。
これにより、図１に示すような半導体素子内蔵基板Ａが形成される。
以上説明したように、本発明の半導体素子内蔵基板の製造方法によれば、電極端子形成面Ｆ全面に第１の絶縁層１１ａが被着された状態で、半導体素子Ｓを支持板Ｐ上に載置する。
そして、支持板Ｐ上に載置された第１の絶縁層１１ａ側面、および半導体素子Ｓを樹脂封止体１０に埋設する。
このように、半導体素子Ｓを樹脂封止体１０に埋設するときには、電極端子形成面Ｆ全面に第１の絶縁層１１ａが密着していることから、樹脂封止体１０の一部が電極端子形成面Ｆに被着することを防止することができる。
これにより、電極端子形成面Ｆと第１の絶縁層１１ａとの密着強度を向上させて両者が剥離することを防止できる。その結果、電極端子Ｔと第１の絶縁層１１ａに形成されたビア導体１４との接続部に亀裂が発生することを防いで半導体素子Ｓが安定的に作動できる半導体素子内蔵基板Ａの製造方法を提供することができる。
そして、支持板Ｐ上に載置された第１の絶縁層１１ａ側面、および半導体素子Ｓを樹脂封止体１０に埋設する。
このように、半導体素子Ｓを樹脂封止体１０に埋設するときには、電極端子形成面Ｆ全面に第１の絶縁層１１ａが密着していることから、樹脂封止体１０の一部が電極端子形成面Ｆに被着することを防止することができる。
これにより、電極端子形成面Ｆと第１の絶縁層１１ａとの密着強度を向上させて両者が剥離することを防止できる。その結果、電極端子Ｔと第１の絶縁層１１ａに形成されたビア導体１４との接続部に亀裂が発生することを防いで半導体素子Ｓが安定的に作動できる半導体素子内蔵基板Ａの製造方法を提供することができる。
なお、本発明は上述の実施形態の一例に限定されるものではなく、本発明の要旨を逸脱しない範囲であれば種々の変更は可能である。例えば上述の実施の形態の一例では、第１の絶縁層１１ａの他に、第２および第３の絶縁層１１ｂ、１１ｃが形成されている場合を示したが、第１の絶縁層１１ａおよび第２の絶縁層１１ｂの２層のみが形成されていても構わないし、さらに多くの絶縁層が形成されていても構わない。
また、例えば上述の実施の形態の一例では、絶縁層１１の最表層面にソルダーレジスト層が被着されていない場合を示したが、ソルダーレジスト層が被着されていても構わない。
また、例えば上述の実施の形態の一例では、絶縁層１１の最表層面にソルダーレジスト層が被着されていない場合を示したが、ソルダーレジスト層が被着されていても構わない。
１０ 樹脂封止体
１０Ｆ 主面
１１ 絶縁層
１１ａ 第１の絶縁層
１１ｂ 第２の絶縁層
１２ 配線導体
１３ ビアホール
Ａ 半導体素子内蔵基板
Ｃ 凹部
Ｆ 電極端子形成面
Ｓ 半導体素子
Ｔ 電極端子
１０Ｆ 主面
１１ 絶縁層
１１ａ 第１の絶縁層
１１ｂ 第２の絶縁層
１２ 配線導体
１３ ビアホール
Ａ 半導体素子内蔵基板
Ｃ 凹部
Ｆ 電極端子形成面
Ｓ 半導体素子
Ｔ 電極端子
Claims (2)
- 平坦な主面を有する樹脂封止体と、
電極端子が複数形成された電極端子形成面を有しており、前記樹脂封止体の平坦な主面に前記電極端子形成面が露出するように前記樹脂封止体に埋設された半導体素子と、
前記電極端子形成面および樹脂封止体の平坦な主面を被覆するように積層された絶縁層と、
前記絶縁層に複数形成されており前記電極端子を底面とするビアホールと、
前記絶縁層表面およびビアホール内に形成された配線導体と、
を備える半導体素子内蔵基板であって、
前記電極端子形成面は、前記樹脂封止体の平坦な主面より凹んで位置するとともに、前記絶縁層は、前記電極端子形成面上に前記樹脂封止体の平坦な主面と面一となる厚みで形成された第１の絶縁層と、該第１の絶縁層表面および前記樹脂封止体の平坦な主面を被覆するように形成された第２の絶縁層と、を具備していることを特徴とする半導体素子内蔵基板。 - 複数の電極端子が形成された電極端子形成面を有する複数の半導体素子が縦横の並びに一体的に形成された半導体ウェハを準備する工程と、
前記半導体ウェハの前記電極端子形成面側全面に第１の絶縁層を被着する工程と、
前記半導体ウェハを前記第１の絶縁層が被着した状態で切断して個片の半導体素子に分割する工程と、
分割された前記半導体素子を前記第１の絶縁層を下にして平坦な支持板上に載置する工程と、
前記支持板上に、前記第１の絶縁層および半導体素子を埋設するとともに前記支持板に密着した平坦な主面を有する樹脂封止体を形成する工程と、
前記樹脂封止体および第１の絶縁層を前記支持板から分離する工程と、
分離により露出した前記第１の絶縁層表面および前記樹脂封止体の主面に第２の絶縁層を形成する工程と、
前記第１および第２の絶縁層に前記電極端子を底面とする複数のビアホールを形成する工程と、
前記第２の絶縁層表面および前記ビアホール内に配線導体を形成する工程と、
を行うことを特徴とする半導体素子内蔵基板の製造方法。
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| JP2016086662A JP2017199702A (ja) | 2016-04-25 | 2016-04-25 | 半導体素子内蔵基板およびその製造方法 |
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Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005101075A (ja) * | 2003-09-22 | 2005-04-14 | Oki Electric Ind Co Ltd | 電子部品内蔵基板の製造方法 |
| JP2015056458A (ja) * | 2013-09-10 | 2015-03-23 | 株式会社東芝 | 半導体装置 |
-
2016
- 2016-04-25 JP JP2016086662A patent/JP2017199702A/ja active Pending
Patent Citations (2)
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