JP5380817B2 - 貫通電極形成方法及び半導体チップ - Google Patents

Description

本発明は、半導体基板の表面から裏面に達する電気配線を形成する貫通電極形成方法、および、その貫通電極形成方法により形成される半導体チップに関するものである。

従来の貫通電極形成方法としては、貫通電極形成箇所に対し、半導体ウェハに直接貫通孔を形成するのが一般的である。手順としてはフォトリソグラフィにより貫通孔形成位置以外の箇所をレジストにて覆い、ドライエッチングまたはウェットエッチングなどにより半導体ウェハ素材を直接エッチング除去して孔をあけ、半導体ウェハ表裏の貫通孔を形成する。その後、レジストを除去し、貫通孔内壁及び貫通孔開口部周囲の所望の箇所にＣＶＤ法（化学気相成長法）により絶縁膜を形成する。

さらには絶縁膜内壁に電気的導通を得るためのメッキ処理の下地層として、Ｃｕの拡散バリア層及びメッキ開始のシード層を形成する。この拡散バリア層及びシード層の形成にはスパッタ法を用いる場合もあるが、貫通電極の場合の貫通孔のようにアスペクト比が大きい場合は、ＣＶＤ法によりバリアメタルとしてＴｉＮ、またシード層としてＣｕを成膜する。その後、最終的に電気的導通用のＣｕメッキなどを形成し、半導体ウェハ表裏の電気的導通を得る。

また、この他にも、ＣｕやＡｇなどの導電性の微細なフィラーを含有する導電ペーストを貫通孔内部に充填して硬化させ、半導体ウェハ表裏の電気的導通を得るものがあった。

一方、前述のように貫通孔を形成してから貫通孔壁面にＣＶＤ法により絶縁膜を形成するのではなく、半導体ウェハまたはチップに、ドライエッチングによって裏面まで貫通しない底面を有する凹部を形成し、この凹部内に予め絶縁膜となる材料を供給しておき、後工程で絶縁膜材料の中央に電気配線を形成する方法が、特許文献１に記載されている。
特開２００３−２４３３９６号公報

しかしながら、前記従来の構成では、まず、半導体ウェハに直接ドライエッチングによる貫通孔形成する工程においては、半導体ウェハの材質により多少の差はあるものの一般的にエッチングレートが低く、半導体ウェハの表面から裏面まで達する貫通孔形成には相当の時間を要する。また、エッチング条件の設定によっては、エッチングの際のマスクとなるレジストの裏面側のウェハが削れてしまうアンダーカットが発生し、貫通電極の形状が不安定になる場合もある。

貫通孔形成工程におけるエッチング時間の短縮化を図る手段としては、半導体ウェハをはじめから薄くすることでエッチング時間の短縮は可能であるが、この場合、半導体ウェハの強度が低下し、半導体ウェハ及びチップのピックアップ、あるいは搬送などの取り扱いが難しくなる。

そのため、半導体ウェハにガラスや硬質プラスチックなどの補強用板を貼り合わせることで強度を保つ手段もあるが、補強板の貼り合わせに使用されるテープや接着剤には、高真空状態と処理で発生する熱に加え、それぞれの工程で行われる洗浄処理など物理的・化学的に過酷な条件にも変質や性能劣化を起こさない特性が求められる。その上、最終的には補強板から薄いシリコンウェハを容易に剥離できる性能が必要となる。

また貫通孔形成後に、ＣＶＤ法により内壁に酸化シリコンや窒化シリコンなどの絶縁膜を形成する工程においても、所望の膜厚を得るためには長時間を要し、また高温に発熱するため、ウェハまたは素子に熱ストレスが加わり、ウェハ及び素子の変形、あるいは機能破壊などの惧れがあるという課題を有していた。

一方、特許文献１記載の方法では、貫通孔を形成してから絶縁膜を形成するのではなく、半導体ウェハまたはチップに、ドライエッチングによって裏面まで貫通していない底面を有する凹部を形成し、この凹部内に予め絶縁膜となる感光性ポリイミド樹脂を供給しておき、後工程で最初の凹部よりも小さい径の孔パターンを露光して現像により形成し、この孔に金属材料を埋め込み、その後、ウェハまたはチップの裏面を研削して金属材料を露出させて貫通電極とする。

この場合に、予め貫通していない孔に対しポリイミド樹脂をボイド無く充填することは非常に困難であり、充填不足によるボイドが発生した場合、半導体ウェハの裏面を研磨して電極を露出する工程で、ポリイミドによる絶縁膜が形成されていない部分が残っている可能性がある。このような状態では半導体ウェハの素材と貫通電極の間で電気的にショートとなる。また、露光・現像により感光性ポリイミド樹脂の除去を行うためには、貫通電極を形成できる深さは露光の焦点深度までが限界となり、厚みのある半導体ウェハやチップでの実現は難しい。

本発明は、前記従来の課題を解決するものであって、貫通電極用の貫通孔を短時間かつ低温下において加工形成することが可能であり、しかも絶縁膜形成などのプロセスを削減することが可能な貫通電極形成方法、及び半導体チップを提供することを目的とする。

前記目的を達成するために、請求項１に記載の発明は、半導体基板上に形成された半導体回路の電極位置に、前記半導体基板の表面から裏面まで達する貫通孔を形成し、この貫通孔に電気的導通経路を形成することにより前記半導体基板の表面から裏面に達する導電材料を設ける貫通電極形成方法において、前記半導体基板に貫通電極用の前記貫通孔を形成する前に、予め前記貫通孔を包含する大きさの表裏貫通部を形成し、前記表裏貫通部の中央部に針状治具を挿入し、前記表裏貫通部の針状治具の周囲に充填材料を充填して硬化させた後に、前記針状治具を除去することにより前記充填材料に前記貫通孔を形成し、この貫通孔内部の少なくとも一部に前記導電材料を設けることを特徴とし、この方法によって、短時間でしかも低温環境下での貫通電極の形成が実現する。

請求項２に記載の発明は、請求項１記載の貫通電極形成方法において、半導体基板に半導体回路が形成された後に、表裏貫通部を形成することを特徴とする。

請求項３に記載の発明は、請求項１記載の貫通電極形成方法において、半導体基板に半導体回路が形成される前に、表裏貫通部を形成することを特徴とする。

請求項４に記載の発明は、請求項１〜３いずれか１項記載の貫通電極形成方法において、表裏貫通部を端面の辺の一部が曲線である孔として形成することを特徴とする。

請求項５に記載の発明は、請求項１〜３いずれか１項記載の貫通電極形成方法において

、表裏貫通部を矩形形状のスリットとして形成することを特徴とする。

請求項６に記載の発明は、請求項１〜５いずれか１項記載の貫通電極形成方法において、表裏貫通部に貫通孔を複数形成し、かつ各貫通孔同士がそれぞれ独立する状態で形成することを特徴とし、この方法によって、貫通電極の加工性が向上する。

請求項７に記載の発明は、請求項１記載の貫通電極形成方法において、充填材料に電気的絶縁性を有するものを使用し、半導体基板と導電材料とを絶縁することを特徴とし、この構成によって、絶縁性の充填材料が残留するため、独立した絶縁膜形成工程を省くことができる。

請求項８に記載の発明は、請求項１，６または７記載の貫通電極形成方法において、貫通孔の内部全体に、導電材料を設けることを特徴とする。

請求項９に記載の発明は、半導体基板の表面から裏面に達する電気配線を形成する貫通電極を備えた半導体チップにおいて、請求項１〜８のいずれか１項記載の貫通電極形成方法により形成され、少なくとも２つ以上の前記貫通電極の周囲に配設した電気的絶縁性を有する充填材料が、前記半導体基板の表面から裏面に達する位置に設けられていることを特徴とし、この構成により、任意の数の貫通電極どうしが接続しないように形成することができ、多様な 仕様に対応することができる。

本発明によれば、半導体ウェハ及びチップなどの半導体基板における貫通電極形成を短時間でしかも低温で形成することが可能になり、また、貫通孔への絶縁膜形成工程を削除することができるなど、加工性の向上を図ることができる。

以下、本発明の実施の形態について、図面を参照しながら説明する。

図１は本発明に係る貫通電極形成工程を完了した半導体ウェハの実施形態を示す一部断面図であり、１は半導体基板である半導体ウェハ、２は貫通電極、３は貫通電極２内に後述するように充填されて形成された絶縁材、４は導電経路、５は半導体ウェハ１上の絶縁膜である。

図１において、半導体ウェハ１と貫通電極２の導電経路４との間、また隣接するそれぞれの導電経路４どうしの間に絶縁材３が設けられ、電気的絶縁が保たれた状態となっている。また、半導体ウェハ１上面の絶縁膜５は、貫通電極形成前に半導体ウェハ１上に製膜されたもので、貫通電極の形成時に、半導体ウェハ１と同時に削除されたものである。

本発明に係る貫通電極形成プロセスの実施形態１を図２を参照して説明する。

図２（ａ）は、半導体ウェハ１の回路面側の表面に絶縁膜５、例えばＳｉＯ_２膜が形成されている状態を示している。図２（ｂ）は最終的に貫通電極２を形成する箇所の半導体ウェハ１及び絶縁膜５に表裏貫通部６を加工して形成した状態である。表裏貫通部６を形成する方法としては、レーザ加工あるいはドライエッチング加工が用いられ、加工領域が比較的大きな箇所についてはドリルなどの機械加工が用いられる。レーザ加工や機械加工を用いる場合には、加工により削除された素材が開口部周辺に付着するなどの不具合が発生する場合もあるが、その場合は半導体ウェハ１の裏面（絶縁膜５がない側）から加工を行い、加工後に半導体ウェハ１の裏面をＣＭＰ（化学機械研磨）などにより研磨することによって前記不具合は解消される。

なお、この段階で後工程の絶縁材充填に影響を与えるほどの不具合が存在しない状態であれば、後述する後工程の絶縁材の充填、貫通孔の形成、貫通孔内への導電処理を施した後に、このＣＭＰによる研磨作業を行うことにより、絶縁材のはみ出し、貫通孔加工時の不具合、導電処理時の不具合を一度に研磨することができ、工程と時間短縮が可能となる。

一方、ドライエッチング加工の場合は、本工程の前に予めレジスト形成工程が必要となる（図示せず）。すなわち、表裏貫通部６を形成する箇所以外の部分にレジストをパターニングし、ドライエッチング加工を施す。その後、レジストを除去することにより表裏貫通部６が形成される。

図２（ｃ）は表裏貫通部６に対して絶縁性を有する充填材料である絶縁材３で充填した状態を示す。この絶縁材充填に関しては、一般的に行われているスクリーンマスクを使用してペースト状材料を充填するスクリーン印刷方式、あるいはスクリーンを使用せずに表裏貫通部６にペースト状材料を直接充填するスキージ方式、あるいは材料がシリンジで供給されるディスペンサ方式などの材料供給方法を用いる。

スクリーン印刷方式もしくはスキージ方式を用いる場合は、材料供給時にマスクあるいはスキージが半導体ウェハ１に接触するので、半導体ウェハ１の裏面（絶縁膜５がない側）から材料供給を行うことが望ましい。ディスペンス方式による供給の場合は、半導体ウェハの表面あるいは裏面のどちらからでも供給可能ではあるが、半導体ウェハ１上の絶縁膜５へのダメージ、また、絶縁材３の表裏貫通部６からのはみ出しなどの不具合の処理のための研磨などを考慮すると、ディスペンス方式においても半導体ウェハ１の裏面から絶縁材３の供給を行うことが望ましい。

いずれの供給方式においても、表裏貫通部６の形状が半導体ウェハ１の裏面に到るまで完全に貫通しているため、絶縁材３を半導体ウェハ１の表面（絶縁膜５がある側）まで隙間なく充填することが容易である。なお、表裏貫通部６の開口径が小さく、また絶縁材３の粘度が高いなど、充填性に課題がある場合は、製造装置における半導体ウェハ１の固定ステージに焼結ステージを用い、半導体ウェハ１を吸着保持することにより、同時に表裏貫通部６における内部が負圧となり、絶縁材３の充填のための補助となる。

図２（ｄ）は充填した絶縁材３に貫通電極用の貫通孔７が形成された状態を示す。貫通孔形成手段としては、貫通孔７の開口径の寸法により最適な手段を選択し、ドライエッチング加工を用いるか、あるいはレーザ加工などを用いる。なお、この充填される絶縁材３の選定の段階において、例えばドライエッチングによる加工レートの高い材質のものを選択することにより、従来方式、つまり半導体ウェハ１の材質に直接ドライエッチングによって貫通孔７を形成する方式に比較して、加工時間の短縮を図ることができる。また、貫通孔７の形成をレーザにて行う場合、レーザによる加工性の良い材質を選択することにより加工時間の短縮と高い仕上がり精度を得ることが可能となる。

図２（ｅ）は貫通孔７の内部に導電処理を施して電気的導通経路４を形成した状態を示す。この導電処理の一例としては、導電材料であるＣｕあるいはＡｇなどの導電フィラーを含有する導電ペーストを貫通孔７に充填し、硬化させることにより貫通孔７の内部全体に導電経路４を形成する方法がある。

また、他の例としては、貫通孔７の壁面にメッキ法により導電経路４を形成する手段もある。このメッキ法の場合、まず貫通孔７の壁面にＴｉで密着層を厚さ０．１μｍ程度形成し、その上にＣｕでシード層を厚さ０．１μｍ程度形成した後、貫通孔７にＣｕの穴埋めメッキを施す。この工程で形成される余分なメッキ金属は、ＣＭＰ研磨により除去することができる。

図９を参照して貫通孔７の形成方法の一例を説明する。

図９（ａ）は半導体ウェハ１に表裏貫通部６が形成された状態である。図９（ｂ）は、貫通孔７と同径のピン８ａを複数突設した針状治具１７を、半導体ウェハ１の上面から表裏貫通部６に挿入して配置した図である。その後、図９（ｃ）に示すように、半導体ウェハ１の裏面から、ピン１７ａと半導体ウェハ１間の表裏貫通部１７に絶縁材３を充填して硬化させる。最後に、図９（ｄ）に示すように、針状治具１７を除去して貫通孔７を形成する。

前記表裏貫通部６の開口径については、貫通電極２の形成完了時の配線として必要な特性を得るために、必要に応じて任意に決定することができる。

なお、貫通電極２の内壁面に形成される絶縁材３の必要機能の一つとしては、貫通孔７内の導電経路４と半導体ウェハ１との絶縁があり、ＣＶＤ法による絶縁膜堆積方法で堆積する５００ナノメートル程度の厚さがあれば絶縁の目的は達成可能である。しかし、一方で５００ナノメートル程度の薄膜の絶縁材３の場合には、その絶縁材３を介して貫通電極２と半導体ウェハ１との間との静電容量が大きくなってしまい、信号線としての特性インピーダンスに不具合が生じる場合がある。

その場合、絶縁材３の膜厚をさらに厚くする必要があるが、ＣＶＤ法でミクロン単位の絶縁膜堆積を行うには非常に長い時間を必要とする。本実施形態においては、表裏貫通部６の開口径と貫通電極用の貫通孔７の開口径を任意に設定することが可能であり、絶縁材３の誘電率などから予めインピーダンスの制御が可能であり、また、どのような寸法を選択しても工法的に加工時間に影響を与えることはほとんどない。

また、本実施形態における貫通電極２の径についてはドライエッチングによる実用レベルで直径３０μｍ程度の小径では、１００μｍ程度の深さまでの加工は可能であるが、貫通孔７の加工にレーザなどを用いれば深さ３００μｍ程度、つまり厚さ３００μｍ程度の半導体ウェハ１であれば貫通孔７を形成可能である。３００μｍ程度の基板厚さがあれば、シリコンなどの脆弱な材質の半導体ウェハ１をハンドリングする際にも、特に補強用板などを貼り付ける必要はなく、その分、工程の短縮が可能になる。

本発明に係る貫通電極形成プロセスの実施形態２を図３を参照して説明する。

図３（ａ）〜（ｅ）は、表裏貫通部６に充填された絶縁材３に図１に示すように複数個の貫通孔７を形成する工程を示しており、図３（ａ）〜（ｅ）に至る各工程の加工手段は、実施形態１の図２（ａ）〜（ｅ）にて説明した手段と同様である。このため、図２（ａ）〜（ｅ）にて説明した各部材に対応する部材には同一符号を付して詳しい説明は省略する。

ここで、図２，図３に示す実施形態１，２の工程は、ウェハ処理工程の最初に貫通電極２の大部分を作り込むＶｉａ−Ｆｉｒｓｔと呼ばれる手法の例である。

それに対し、半導体ウェハ１に回路形成を行った後に、貫通電極２を作り込むＶｉａ−Ｌａｓｔという手法に用いる場合の貫通電極形成工程がある。

Ｖｉａ−Ｌａｓｔ法を用いた本発明に係る貫通電極形成プロセスの実施形態３を図４を参照して説明する。

図４（ａ）は、表裏貫通部６の形成、絶縁材３の充填、表面研磨まで行われた後の半導体ウェハ１を用いて回路形成を行い、貫通電極形成位置にＡｌ電極８までが形成されている状態である。

この場合、回路形成面の反対側、つまり図４（ａ）の下面方向から貫通電極２を形成することになる。図４（ｂ）は貫通電極用の貫通孔形成位置にレジスト膜９をパターニングした状態を示す。図４（ｃ）では、まずドライエッチング加工により表裏貫通部６に充填されている絶縁材３をエッチングし、その後、回路面側の絶縁膜５までをエッチングして、貫通孔７の内部分にＡｌ電極８を露出させる。この絶縁膜５のエッチングの際にフッ素系のガスを用いることで、Ａｌ電極８に対するエッチングレートのみが相対的に非常に小さくなり、Ａｌ電極８のみを残して露出させることができる。

図４（ｄ）はレジスト９を除去した状態を示す。図４（ｅ）は貫通孔７に導電性ペーストを充填して硬化、またはメッキ処理により導電処理を行って導通経路４を形成して、貫通電極２を完了した状態を示す。

図５は本発明に係る貫通電極形成プロセスの実施形態４を説明するための斜視図である。一般的には１枚の半導体ウェハからは同一形状，同一仕様の半導体チップが複数個取り出されることになる。この場合、貫通電極の配置，貫通電極のサイズ，仕様などは全て同一となるため、より生産性を向上させるために、貫通電極が直線状に並ぶように形成するプロセスにするとよい。

図５（ａ）は半導体ウェハ１の全体を示す。また、図５（ｂ）は半導体ウェハ１にスリット状の表裏貫通部１０を形成した状態を示す。

以下、図５（ｃ）から図５（ｈ）は半導体ウェハの一部分を拡大して貫通電極形成プロセスを表した図である。

図５（ｃ）は半導体ウェハ１の一部で最終的に半導体チップ１１となる領域を拡大して示した図である。図５（ｄ）は半導体チップ１１の貫通電極となる箇所に表裏貫通部１０としてのスリットが直線的に形成された状態を示す。このスリットは、この拡大部分のみに存在するのではなく、隣接する半導体チップ方向に連続して形成されている。

スリット状の表裏貫通部１０の加工方法は、レーザ加工あるいはダイサーなどの機械加工を用いると、厚みの有る半導体ウェハ１でも短時間でスリット加工を行うことができる。

図５（ｅ）は表裏貫通部１０に絶縁材３が充填されている状態を示す。なお、実施形態１，２及び３の場合に比較して表裏貫通部１０の開口面積が大きいため、絶縁材３の充填において非常に有利である。

図５（ｆ）は絶縁材３に貫通孔７を形成した状態を示す。図５（ｇ）は貫通孔７に導電処理を施し、貫通電極２が完成した状態を示す。なお、図５（ｆ），（ｇ）の工程の加工方法は、前述の実施形態１と同様の方法で行うとよい。

図５（ｈ）では貫通電極２を形成した後に回路のパターニング１２を行った状態を示す。また、図５（ｉ）では回路パターニング後にダイシングを行い、半導体チップ１１に分割した状態を示す。

なお、表裏貫通部１０のスリットの形状に関しては、前述のような直線形状に限らず、最終的にダイシングされ、個片化された半導体チップ１１として必要な貫通電極２の配置と回路形成領域との関係から決定され、その形状により最適な加工手段を用いればよい。

図６（ａ），（ｂ）に４辺に貫通電極が必要な場合における前記実施形態による表裏貫通部１０のスリットの構成例を示す。

図６（ａ），（ｂ）に示す例は、半導体チップ１１の４辺に貫通電極２が必要なため、４辺ともに表裏貫通部１０の形成が必要となる構成の場合である。この場合、表裏貫通部１０のスリットどうしが接続してしまうと強度が低下し、半導体チップ１１の反りなどの不具合が発生する可能性があるため、スリット加工はそれぞれ接続しないように独立した状態に加工を行う。

図７（ａ）に示す例は、半導体ウェハ１上でダイシングを行う前の隣接半導体チップ１３の領域を示し、貫通電極２を形成する絶縁材３を隣接する半導体チップ１１間で共有している場合の構成例である。そのため、半導体ウェハ１の表裏貫通部１０を隣接半導体チップ１３の回路形成面の中間部分に加工して貫通電極２を形成する。

隣接半導体チップ１３から半導体チップ１１へ個片化する際のダイシング時には、図７（ｂ）に示すような分割を行う。このようにすることで、加工段階における表裏貫通部１０の開口面積をさらに大きくすることが可能となり、絶縁材３をさらに確実に充填することができる。

図８は、前記実施形態１〜４の貫通電極形成方法を採用して貫通電極２を形成した半導体チップ１１を３次元に積層（本例では４層を示す）して、それぞれの貫通電極２どうしを電気的に接続したモジュール１４をインターポーザ１５に搭載してパッケージ化した構成例の断面図である。

各半導体チップ１１間の電気接続と、半導体チップ１１を積層したモジュール１４とインターポーザ１５間の電気接続については、一方の電極パッドにＡｕなどのバンプ１６を形成し、他方に導電性接着剤を供給して接合を行うスタッドバンプ方式や、はんだバンプを用いて溶融接合を行うＣ４方式といわれる一般的な接合方式が用いられる。

なお、前記実施形態において、表裏貫通部は、構造あるいは仕様に応じて形状などを適宜選択して形成するが、端面の辺の一部が曲線である孔、あるいは矩形形状のスリットなどに形成することが考えられる。

また、本実施形態における貫通電極形成方法においては、工法的に半導体ウェハのサイズに拘束されることはなく、一般的に使用されている半導体ウェハのサイズ（直径４インチ，６インチ，８インチ，１２インチなど）のどのようなサイズにおいても対応することが可能である。

本発明は、半導体ウェハ及びチップの半導体回路の電極位置に、半導体ウェハ及びチップ表面から裏面まで達する貫通孔を形成し、この貫通孔に電気的導通経路を形成することにより半導体ウェハ及びチップ表面から裏面に達する電気配線を形成する貫通電極形成方法として有効である。

本発明に係る貫通電極形成工程を完了した半導体ウェハの実施形態を示す一部断面図 （ａ）〜（ｅ）は本発明に係る貫通電極形成プロセスの実施形態１を説明するための断面図 （ａ）〜（ｅ）は本発明に係る貫通電極形成プロセスの実施形態２を説明するための断面図 （ａ）〜（ｅ）は本発明に係る貫通電極形成プロセスの実施形態３を説明するための断面図 （ａ）〜（ｉ）は本発明に係る貫通電極形成プロセスの実施形態４を説明するための斜視図 （ａ），（ｂ）は本実施形態において４辺に貫通電極が必要な場合における表裏貫通部の構成例を示す斜視図 本実施形態において隣接する半導体チップにて貫通電極を形成する絶縁材を共有する構成例を示す斜視図 本実施形態における貫通電極を有する半導体チップを積層したモジュールをインターポーザに搭載してパッケージ化した構成例を示す断面図 （ａ）〜（ｄ）は本実施形態における貫通孔の形成方法の一例を説明するための断面図

符号の説明

１ 半導体ウェハ
２ 貫通電極
３ 絶縁材
４ 導電経路
５ 絶縁膜
６ 表裏貫通部
７ 貫通孔
８ Ａｌ電極
９ レジスト
１０ 表裏貫通部（スリット）
１１ 半導体チップ
１２ パターンニング
１３ 隣接半導体チップ
１４ モジュール
１５ インターポーザ
１６ バンプ
１７ 針状治具

Claims (9)

1. 半導体基板上に形成された半導体回路の電極位置に、前記半導体基板の表面から裏面まで達する貫通孔を形成し、前記貫通孔に電気的導通経路を形成することにより前記半導体基板の表面から裏面に達する導電材料を設ける貫通電極形成方法において、
   前記半導体基板に貫通電極用の前記貫通孔を形成する前に、予め前記貫通孔を包含する大きさの表裏貫通部を形成し、
   前記表裏貫通部の中央部に針状治具を挿入し、
   前記表裏貫通部の針状治具の周囲に充填材料を充填して硬化させた後に、前記針状治具を除去することにより前記充填材料に前記貫通孔を形成し、
   前記貫通孔内部の少なくとも一部に前記導電材料を設けることを特徴とする貫通電極形成方法。
2. 前記半導体基板に前記半導体回路が形成された後に、前記表裏貫通部を形成することを特徴とする請求項１記載の貫通電極形成方法。
3. 前記半導体基板に前記半導体回路が形成される前に、前記表裏貫通部を形成することを特徴とする請求項１記載の貫通電極形成方法。
4. 前記表裏貫通部を端面の辺の一部が曲線である孔として形成することを特徴とする請求項１〜３のいずれか１項記載の貫通電極形成方法。
5. 前記表裏貫通部を矩形形状のスリットとして形成することを特徴とする請求項１〜３のいずれか１項記載の貫通電極形成方法。
6. 前記表裏貫通部に前記貫通孔を複数形成し、かつ前記各貫通孔同士がそれぞれ独立する状態で形成することを特徴とする請求項１〜５のいずれか１項記載の貫通電極形成方法。
7. 前記充填材料に電気的絶縁性を有するものを使用し、前記半導体基板と前記導電材料とを絶縁することを特徴とする請求項１記載の貫通電極形成方法。
8. 前記貫通孔の内部全体に、前記導電材料を設けることを特徴とする請求項１，６または７のいずれかに記載の貫通電極形成方法。
9. 半導体基板の表面から裏面に達する電気配線を形成する貫通電極を備えた半導体チップにおいて、
   請求項１〜８のいずれか１項記載の貫通電極形成方法により形成され、少なくとも２つ以上の前記貫通電極の周囲に配設した電気的絶縁性を有する充填材料が、前記半導体基板の表面から裏面に達する位置に設けられていることを特徴とする半導体チップ。

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