KR101217356B1 - 반도체 디바이스의 제조 방법 및 이를 이용한 반도체 디바이스 - Google Patents

반도체 디바이스의 제조 방법 및 이를 이용한 반도체 디바이스 Download PDF

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Abstract

본 발명은 제조 공정을 줄이면서 고기능화를 실현할 수 있고, 제조 시간을 줄일 수 있는 반도체 디바이스의 제조 방법 및 이를 이용한 반도체 디바이스에 관한 것이다.
본 발명에 따른 반도체 디바이스의 제조 방법은 상면에 본드 패드와 상기 본드 패드의 외주연을 덮는 상부 패시베이션층이 형성되고, 하면에 하부 패시베이션층이 형성되는 복수의 반도체 다이를 적층하는 반도체 다이 적층 단계; 상기 본드 패드의 영역에서 상기 복수의 반도체 다이를 수직으로 관통하는 제 1 관통홀을 형성하는 제 1 관통홀 형성 단계; 절연 물질을 상기 제 1 관통홀에 충진시키는 절연 물질 충진 단계; 상기 절연 물질을 수직으로 관통하는 제 2 관통홀을 형성하는 제 2 관통홀 형성 단계; 및 도전성 물질을 상기 제 2 관통홀에 충진시켜 관통 전극을 형성하는 관통 전극 형성 단계를 포함하는 것을 특징으로 한다.
반도체 디바이스, 관통 전극, 패시베이션층, 관통홀, 반도체 다이

Description

반도체 디바이스의 제조 방법 및 이를 이용한 반도체 디바이스{Fabrication method of semiconductor device and semiconductor device using the same}
본 발명은 반도체 디바이스의 제조 방법 및 이를 이용한 반도체 디바이스에 관한 것이다.
최근 모바일 폰이나 PMP 등 휴대용 전자기기는 고기능화와 동시에 소형, 경량 및 낮은 가격이 요구되고 있다. 이러한 추세에 따라 휴대용 전자기기에 탑재되는 반도체 패키지(Semiconductor Package)는 보다 혁신적이고 가격경쟁력이 있는 3D 패키지 형태로 발전하고 있다. 3D 반도체 패키지의 기술로서는 실리콘 관통 전극(Through Silicon Via)을 이용한 반도체 패키지의 적층 기술이 사용되고 있다. 실리콘 관통 전극을 이용한 반도체 패키지의 적층 기술은 반도체 다이 또는 반도체 패키지를 수직으로 적층하는 기술로써, 반도체 다이나 반도체 패키지 사이의 연결 길이를 짧게 할 수 있어서 더욱 고성능, 초소형의 반도체 패키지의 구현이 가능한 기술로 주목받고 있다.
본 발명의 목적은 제조 공정을 줄이면서 고기능화를 실현할 수 있고, 제조 시간을 줄일 수 있는 반도체 디바이스의 제조 방법 및 이를 이용한 반도체 디바이스를 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 반도체 디바이스의 제조 방법은 상면에 본드 패드와 상기 본드 패드의 외주연을 덮는 상부 패시베이션층이 형성되고, 하면에 하부 패시베이션층이 형성되는 복수의 반도체 다이를 적층하는 반도체 다이 적층 단계; 상기 본드 패드의 영역에서 상기 복수의 반도체 다이를 수직으로 관통하는 제 1 관통홀을 형성하는 제 1 관통홀 형성 단계; 절연 물질을 상기 제 1 관통홀에 충진시키는 절연 물질 충진 단계; 상기 절연 물질을 수직으로 관통하는 제 2 관통홀을 형성하는 제 2 관통홀 형성 단계; 및 도전성 물질을 상기 제 2 관통홀에 충진시켜 관통 전극을 형성하는 관통 전극 형성 단계를 포함하는 것을 특징으로 한다.
상기 반도체 다이 적층 단계에서 상기 복수의 반도체 다이가 상ㆍ하로 적층되며, 상기 복수의 반도체 다이 중 하부에 위치하는 반도체 다이의 상부에 형성된 상부 패시베이션층과, 상기 복수의 반도체 다이 중 상부에 위치하는 반도체 다이의 하부에 형성된 하부 패시베이션층이 접촉할 수 있다.
상기 제 1 관통홀 형성 단계는 레이저 드릴링 방법에 의해 상기 복수의 반도체 다이 중 상부에 위치하는 반도체 다이의 상부에 형성된 본드 패드부터 상기 복수의 반도체 다이 중 하부에 위치하는 반도체 다이의 하부에 형성된 하부 패시베이션층까지 관통하며, 제 1 직경을 가지는 예비 관통홀을 형성하는 과정; 및 화학적 식각 방법에 의해 상기 예비 관통홀의 내부에서 상기 복수의 반도체 다이와 상기 하부 패시베이션층을 식각하여, 상기 본드 패드에서 상기 제 1 직경을 가지며 상기 복수의 반도체 다이와 상기 하부 패시베이션층에서 상기 제 1 직경보다 큰 제 2 직경을 갖는 제 1 관통홀을 형성하는 과정을 포함할 수 있다.
상기 제 2 관통홀의 직경은 상기 예비 관통홀의 제 1 직경과 동일할 수 있다.
상기 절연 물질 충진 단계에서 상기 절연 물질의 상면과, 상기 복수의 반도체 다이 중 상부에 위치하는 반도체 다이의 상부에 형성된 본드 패드의 상면이 동일 평면을 이룰 수 있다.
상기 절연 물질 충진 단계에서 상기 절연 물질의 하면과, 상기 복수의 반도체 다이 중 하부에 위치하는 반도체 다이의 하부에 형성된 하부 패시베이션층의 하면이 동일 평면을 이룰 수 있다.
상기 절연 물질은 폴리머(Polymer), 벤조싸이클로부텐(Benzocyclobutene:BCB), 폴리벤즈옥사졸(polybenzoxazole: PBO), 폴리이미드(Poly Imide: PI), 에폭시(Epoxy) 및 실리콘 수지(Silicone) 또는 이에 등가하는 물질 중 선택되는 어느 하나의 물질일 수 있다.
상기 제 2 관통홀 형성 단계에서 상기 제 1 관통홀의 내측벽으로 측부 패시베이션층이 형성되되 상기 본드 패드의 측면이 상기 제 1 관통홀의 내측벽으로 노출되도록 상기 제 2 관통홀이 형성될 수 있다.
또한, 본 발명의 실시예에 따른 반도체 디바이스의 제조 방법은 상기 복수의 반도체 다이 중 상부에 위치하는 반도체 다이의 상부에 형성된 본드 패드와 상기 관통 전극과 접촉하는 솔더층을 형성하는 솔더층 형성 단계를 더 포함할 수 있다.
상기 반도체 디바이스의 제조 방법에 의해 제조된 반도체 디바이스에서, 상기 관통 전극의 측면은 상기 본드 패드의 측면과 상기 측부 패시베이션층의 측면과 접촉할 수 있다. 또한, 상기 관통 전극의 상면은 상기 복수의 반도체 다이 중 상부에 위치하는 반도체 다이의 상부에 형성된 본드 패드의 상면과 동일 평면을 이룰 수 있다. 또한, 상기 관통 전극의 하면은 상기 복수의 반도체 다이 중 하부에 위치하는 반도체 다이의 하부에 형성된 하부 패시베이션층의 하면과 동일 평면을 이룰 수 있다.
또한 상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 반도체 디바이스의 제조 방법은 상면에 본드 패드와 상기 본드 패드의 외주연을 덮는 상부 패시베이션층과 상기 본드 패드 상에 UBM 및 솔더층이 형성되고, 하면에 하부 패시베이션층이 형성되는 복수의 반도체 다이를 적층하는 반도체 다이 적층 단계; 상기 솔더층의 영역에서 상기 복수의 반도체 다이를 수직으로 관통하는 제 1 관통홀을 형성하는 제 1 관통홀 형성 단계; 상기 제 1 관통홀의 내측벽에 절연막을 형성하는 절연막 형성 단계; 상기 절연막 중 상기 반도체 다이, 상기 본드 패드 및 상기 하 부 패시베이션층과 접하는 절연막을 유지시키고 나머지 절연막을 제거하여, 상기 제 1 관통홀의 내측벽에 측부 패시베이션층을 형성하는 측부 패시베이션층 형성 단계; 상기 솔더층의 영역에서 상기 복수의 반도체 다이를 수직으로 관통하는 제 2 관통홀을 형성하는 제 2 관통홀 형성 단계; 및 도전성 물질을 상기 제 2 관통홀에 충진시켜 관통 전극을 형성하는 관통 전극 형성 단계를 포함하는 것을 특징으로 한다.
상기 반도체 다이 적층 단계에서 상기 복수의 반도체 다이가 상ㆍ하로 마주보도록 적층되며, 상기 복수의 반도체 다이 중 하부에 위치하는 반도체 다이의 상부에 형성된 솔더층과, 상기 복수의 반도체 다이 중 상부에 위치하는 반도체 다이의 하부에 형성된 하부 패시베이션층이 접촉할 수 있다.
상기 제 1 관통홀 형성 단계는 레이저 드릴링 방법에 의해 상기 복수의 반도체 다이 중 상부에 위치하는 반도체 다이의 상부에 형성된 솔더층부터 상기 복수의 반도체 다이 중 하부에 위치하는 반도체 다이의 하부에 형성된 하부 패시베이션층까지 관통되도록 이루어질 수 있다.
상기 절연막 형성 단계는 상기 제 1 관통홀의 내측벽에 O2 또는 N2를 증착시킴으로써 이루어질 수 있다.
상기 절연막 형성 단계에서 상기 제 1 관통홀의 내부에 상기 솔더층과 접하는 솔더 절연막, 상기 UBM과 접하는 UBM 절연막, 상기 본드 패드와 접하는 패드 절연막, 상기 반도체 다이와 접하는 다이 절연막 및 상기 하부 패시베이션층과 접하 는 패시베이션 절연막이 형성될 수 있다.
상기 측부 패시베이션층 형성 단계에서 상기 솔더 절연막과 상기 UBM 절연막이 제거되고, 상기 다이 절연막, 상기 패드 절연막 및 상기 패시베이션 절연막이 남을 수 있다.
상기 측부 패시베이션층 형성 단계에서 상기 제 1 관통홀을 중심으로 양측에 위치하는 상기 솔더층이 서로 연결될 수 있다.
상기 측부 패시베이션층 형성 단계는 플러스를 이용하여 이루어질 수 있다.
상기 측부 패시베이션층 형성 단계에서 상기 절연막 중 상기 반도체 다이, 상기 본드 패드 및 상기 하부 패시베이션층과 접하는 절연막이 상기 측부 패시베이션층이 될 수 있다.
상기 제 2 관통홀 형성 단계는 레이저 드릴링에 의해 이루어질 수 있다.
상기 반도체 디바이스의 제조 방법에 의해 제조된 반도체 디바이스에서, 상기 관통 전극의 측면은 상기 솔더층의 측면과, 상기 UBM의 측면과, 상기 측부 패시베이션층의 측면과 접촉할 수 있다. 또한, 상기 관통 전극의 하면은 상기 복수의 반도체 다이 중 하부에 위치하는 반도체 다이의 하부에 형성된 하부 패시베이션층의 하면과 동일 평면을 이룰 수 있다.
본 발명의 실시예에 따른 반도체 디바이스의 제조 방법 및 이를 이용한 반도체 디바이스는 복수의 반도체 다이를 적층한 후 한꺼번에 관통홀을 형성하고 관통 전극을 형성함으로써, 제조 공정을 줄이면서 고기능화를 실현할 수 있다.
또한, 본 발명의 실시예에 따른 반도체 디바이스의 제조 방법 및 이를 이용한 반도체 디바이스는 복수의 반도체 다이와 관통 전극 사이에 측부 패시베이션층을 형성함으로써, 복수의 반도체 다이와 관통 전극 간의 전기적인 단락을 방지할 수 있다.
또한, 본 발명의 실시예에 따른 반도체 디바이스의 제조 방법 및 이를 이용한 반도체 디바이스는 레이저 드릴링 방법을 이용해 관통홀을 형성함으로써, 제조 공정 시간을 줄일 수 있다.
이하에서 첨부된 도면과 실시예를 참조하여 본 발명에 따른 반도체 디바이스의 제조 방법 및 이를 이용한 반도체 디바이스에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 플로우 챠트이고, 도 2a는 내지 도 2g는 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법은 반도체 다이 적층 단계(S1), 제 1 관통홀 형성 단계(S2), 절연 물질 충진 단계(S3), 제 2 관통홀 형성 단계(S4), 관통 전극 형성 단계(S5) 및 솔더층 형성 단계(S6)를 포함할 수 있다.
도 2a를 참조하면, 상기 반도체 다이 적층 단계(S1)는 상면(112, 116)에 본 드 패드(121, 123)와 본드 패드(121, 123)의 외주연을 덮는 상부 패시베이션층(131, 133)이 형성되고, 하면에(113, 117)에 하부 패시베이션층(141, 143)이 형성되는 복수의 반도체 다이(111, 115)를 상ㆍ하로 적층하는 단계이다.
상기 복수의 반도체 다이(111, 115)는 하부에 위치하는 제 1 반도체 다이(111)와, 상부에 위치하는 제 2 반도체 다이(115)로 구분될 수 있다. 본 발명의 실시예에서는 반도체 다이를 2개로 도시하였지만, 그 이상도 가능하므로 여기서 반도체 다이의 개수를 한정하는 것은 아니다. 상기 복수의 반도체 다이(111, 115)는 실리콘 재질로 형성될 수 있다.
상기 본드 패드(121, 123)는 제 1 본드 패드(121)와 제 2 본드 패드(123)로 구분될 수 있다. 상기 제 1 본드 패드(121)는 제 1 반도체 다이(111)의 상면(112)에 다수개로 형성될 수 있으며, 제 2 본드 패드(123)는 제 2 반도체 다이(115)의 상면(116)에 다수개로 형성될 수 있다. 이러한 본드 패드(121, 123)는 알루미늄 등의 도전성 물질로 형성될 수 있다.
상기 상부 패시베이션층(131, 133)은 제 1 상부 패시베이션층(131)과 제 2 상부 패시베이션층(133)으로 구분될 수 있다. 상기 제 1 상부 패시베이션층(131)은 제 1 본드 패드(121)의 외주연과 상면(112)을 덮도록 형성되며, 제 2 상부 패시베이션층(133)은 제 1 본드 패드(123)의 외주연과 상면(116)을 덮도록 형성된다. 이러한 상부 패시베이션층(131, 133)은 산화막, 질화막 및 폴리이미드 또는 그 등가물 중 선택되는 어느 하나의 절연성 물질로 형성될 수 있으며, 이러한 물질로 본 발명을 한정하는 것은 아니다. 상기 상부 패시베이션층(131, 133)은 화학적 증착 또는 이에 등가하는 어느 하나의 방법에 의해 형성될 수 있다. 상기 상부 패시베이션층(131, 133)은 증착 후, 식각 과정을 통해 상기 본드 패드(121, 123)를 상기 상부 패시베이션층(131, 133)의 외부로 노출시킬 수 있다.
상기 하부 패시베이션층(141, 143)은 제 1 하부 패시베이션층(141)과 제 2 하부 패시베이션층(143)으로 구분될 수 있다. 상기 제 1 하부 패시베이션층(141)은 하면(113)에 전면적으로 형성될 수 있으며, 제 2 하부 패시베이션층(143)은 하면(117)에 전면적으로 형성될 수 있다. 이러한 하부 패시베이션층(141, 143)은 산화막, 질화막 및 폴리이미드 또는 그 등가물 중 선택되는 어느 하나의 절연성 물질로 형성될 수 있으며, 이러한 물질로 본 발명을 한정하는 것은 아니다. 상기 하부 패시베이션층(141, 143)은 화학적 증착 또는 이에 등가하는 어느 하나의 방법에 의해 형성될 수 있다.
상기 반도체 다이 적층 단계(S1)에서 절연성 접착 부재(119)에 의해 제 1 반도체 다이(111) 위에 제 2 반도체 다이(115)가 부착됨에 따라, 제 1 반도체 다이(111)의 상부에 위치하는 제 1 상부 패시베이션층(131)과 제 2 반도체 다이(115)의 하부에 위치하는 제 2 하부 패시베이션층(143)이 접촉할 수 있다. 그리고,상기 제 1 본드 패드(121)와 제 2 본드 패드(123)는 동일 수직선상에 위치할 수 있다.
도 2b 및 도 2c를 참조하면, 상기 제 1 관통홀 형성 단계(S2)는 본드 패드(121, 123)의 영역에서 복수의 반도체 다이(111, 115)를 수직으로 관통하는 제 1 관통홀(150)을 형성하는 단계이다. 여기서, 상기 제 1 관통홀 형성 단계(S2)는 제 1 관통홀(150)을 형성하기 전에 예비 관통홀(150a)을 먼저 형성한다.
도 2b에 도시된 바와 같이, 상기 예비 관통홀(150a)은 레이저 드릴링 방법에 의해 제 2 반도체 다이(115)의 상부에 형성된 제 2 본드 패드(123)부터 제 1 반도체 다이(111)의 하부에 형성된 제 1 하부 패시베이션층(141)까지 수직으로 관통하도록 형성된다. 여기서, 상기 예비 관통홀(150a)은 제 1 직경(D1)을 가진다.
도 2c에 도시된 바와 같이, 상기 제 1 관통홀(150)은 화학적 식각 방법에 의해 예비 관통홀(150a)의 내부에서 제 1 반도체 다이(111), 제 2 반도체 다이(115), 제 1 하부 패시베이션층(141) 및 제 2 하부 패시베이션층(143)을 식각하여 형성될 수 있다. 여기서, 상기 제 1 관통홀(150)은 제 1 본드 패드(121)와 제 2 본드 패드(123)에서 제 1 직경(D1)을 가지며, 제 1 반도체 다이(111), 제 2 반도체 다이(115), 제 1 하부 패시베이션층(141) 및 제 2 하부 패시베이션층(143)에서는 제 1 직경(D1)보다 큰 제 2 직경(D2)을 가진다.
상기와 같이, 상기 제 1 관통홀 형성 단계(S2)는 레이저 드릴링 방법을 이용해 먼저 예비 관통홀(150a)을 형성하고, 이후 화학적 식각 방법을 이용해 제 1 관통홀(150)을 형성함으로써, 제 1 관통홀(150)을 화학적 식각 방법만을 이용하여 형성하는 경우보다 공정 시간을 줄일 수 있다.
도 2d를 참조하면, 상기 절연 물질 충진 단계(S3)는 절연 물질(160a)을 제 1 관통홀(150)에 충진시키는 단계이다.
상기 절연 물질(160a)은 측부 패시베이션층(도 2e의 160)의 형성을 위해 제 1 관통홀(150)에 충진되는 것이다. 상기 절연 물질(160a)의 상면은 제 2 본드 패드(123)의 상면과 동일 평면을 이룰 수 있으며, 절연 물질(160a)의 하면은 제 1 하 부 패시베이션층(141)의 하면과 동일 평면을 이룰 수 있다. 상기 절연 물질(160a)은 폴리머(Polymer), 벤조싸이클로부텐(Benzocyclobutene:BCB), 폴리벤즈옥사졸(polybenzoxazole: PBO), 폴리이미드(Poly Imide: PI), 에폭시(Epoxy) 및 실리콘 수지(Silicone) 또는 이에 등가하는 절연성 물질 중 선택되는 어느 하나의 물질로 이루어질 수 있으며, 이러한 물질로 본 발명을 한정하는 것은 아니다. 상기 절연 물질(160a)은 스핀 코팅(spin coating) 또는 이에 등가하는 방법 중 선택되는 어느 하나의 방법으로 제 1 관통홀(150)에 충진될 수 있으나, 이러한 방법으로 본 발명을 한정하는 것은 아니다.
도 2e를 참조하면, 상기 제 2 관통홀 형성 단계(S4)는 상기 절연 물질(160a)을 수직으로 관통하는 제 2 관통홀(170)을 형성하는 단계이다.
상기 제 2 관통홀(170)은 관통 전극(도 2f의 180)의 형성을 위해 절연 물질(160a)의 일부를 제거하여 형성된다. 상기 제 2 관통홀(170)은 제 1 관통홀(150)의 내측벽으로 측부 패시베이션층(160)이 형성되되 본드 패드(121, 123)의 측면이 제 1 관통홀(150)의 내측벽으로 노출되도록 형성된다. 상기 제 2 관통홀(170)은 레이저 드릴링 및 화학적 식각 또는 이에 등가하는 방법에 의해 형성될 수 있다. 여기서, 상기 제 2 관통홀(170)의 직경은 예비 관통홀(150a)의 제 1 직경(D1)과 동일할 수 있다.
도 2f를 참조하면, 상기 관통 전극 형성 단계(S5)는 도전성 물질을 제 2 관통홀(170)에 충진시켜 관통 전극(180)을 형성하는 단계이다.
상기 관통 전극(180)은 도전성 물질, 예를 들어 금, 은 구리 및 알루미늄 또 는 이에 등가하는 물질 중 선택되는 어느 하나의 물질을 화학기상증착(Chemical Vapor Deposition; CVD) 방법 및 도금(plating) 방법 등에 의해 제 2 관통홀(170)에 충진시킴으로 형성될 수 있다.
도 2g를 참조하면, 상기 솔더층 형성 단계(S5)는 복수의 반도체 다이(111, 115) 중 상부에 위치하는 제 2 반도체 다이(115)의 상부에 형성된 제 2 본드 패드(123)와 관통 전극(180)과 접촉하는 솔더층(190)을 형성하는 단계이다.
상기 솔더층(190)은 전해 도금 또는 무전해 주석 도금 방법 등에 의해 솔더 물질로 형성될 수 있다.
상기와 같이 하여 본 발명의 일 실시예에 따른 반도체 디바이스(100)가 제조될 수 있다.
본 발명의 일 실시예에 따른 반도체 디바이스(100)는 복수의 반도체 다이(111, 115), 관통 전극(180) 및 솔더층(190)을 포함할 수 있다.
상기 복수의 반도체 다이(111, 115)는 다수의 트랜지스터, 저항, 캐패시터 등이 집적되어 있는 회로를 말하며, 기계를 제어하거나 정보를 기억하는 일 등을 수행한다. 상기 복수의 반도체 다이(111, 115)는 상ㆍ하로 적층되며, 관통 전극(180)에 의해 전기적으로 연결되어 고기능의 반도체 디바이스(100)를 구현할 수 있다. 상기 복수의 반도체 다이(111, 115)의 상면(112, 116)에는 본드 패드(121, 123)와 본드 패드(121,123)의 외주연을 덮는 상부 패시베이션층(131, 133)이 형성된다. 상기 상부 패시베이션층(131, 133)은 복수의 반도체 다이(111, 115)의 상면(112, 116)을 보호하는 역할을 한다. 상기 복수의 반도체 다이(111, 115)의 하 면(113, 117)에는 하부 패시베이션층(141, 143)이 형성된다. 상기 하부 패시베이션층(141, 143)은 복수의 반도체 다이(111, 115)의 하면(113, 117)을 보호하는 역할을 한다.
상기 관통 전극(180)은 본드 패드(121, 123)가 형성된 영역에서 복수의 반도체 다이(111, 115)를 수직으로 관통하도록 형성된다. 상기 관통 전극(180)은 본드 패드(123)로부터 하부 패시베이션층(141)에 이르는 전기적인 통로를 형성하여 복수의 반도체 다이(111, 115)를 전기적으로 연결하며, 복수의 반도체 다이(111, 115)와 외부 회로 간의 전기적인 접속을 가능하게 하는 역할을 한다. 한편, 상기 관통 전극(180)과 복수의 반도체 다이(111, 115) 및 하부 패시베이션층(141, 143) 사이에는 측부 패시베이션층(160)이 형성될 수 있다. 상기 측부 패시베이션층(160)은 복수의 반도체 다이(111, 115)와 관통 전극(180)을 절연하는 역할을 하며, 복수의 반도체 다이(111, 115)와 관통 전극(180) 사이의 열팽창 계수 차이에 따른 스트레스를 완화시키는 역할도 한다. 여기서, 상기 관통 전극(180)의 측면은 본드 패드(121, 123)의 측면과 측부 패시베이션층(160)의 측면과 접촉할 수 있다. 또한, 상기 관통 전극(180)의 상면은 복수의 반도체 다이(111, 115) 중 상부에 위치하는 반도체 다이(115)의 상부에 형성된 본드 패드(123)의 상면과 동일 평면을 이룰 수 있다. 또한, 상기 관통 전극(180)의 하면은 복수의 반도체 다이(111, 115) 중 하부에 위치하는 반도체 다이(111)의 하부에 형성된 하부 패시베이션층(141)의 하면과 동일 평면을 이룰 수 있다.
상기 솔더층(190)은 본드 패드(123) 및 관통 전극(180)에 접촉하도록 형성된 다. 상기 솔더층(190)은 본드 패드(123)와 관통 전극(180)을 전기적으로 연결시키며, 하나의 반도체 디바이스를 다른 반도체 디바이스 또는 외부 회로 기판에 스택시킬 때 용융되어 반도체 디바이스 간 또는 반도체 디바이스와 외부 회로 기판 간 전기적 및 기계적 접촉을 용이하게 할 수 있다.
상기와 같이, 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법 및 이를 이용한 반도체 디바이스(100)는 복수의 반도체 다이(111, 115)를 적층한 후 한꺼번에 제 1 관통홀(150) 및 제 2 관통홀(170)을 형성하고, 절연 물질(160a)을 충진하고, 관통 전극(180)을 형성함으로써, 기존에 각각의 반도체 다이에 관통홀을 형성하고 관통 전극을 형성한 후 각각의 반도체 다이를 적층한 경우에 비해 제조 공정을 줄이면서 고기능화를 실현할 수 있다.
또한, 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법 및 이를 이용한 반도체 디바이스(100)는 절연 물질(160a)을 이용하여 복수의 반도체 다이(111, 115)와 관통 전극(180) 사이에 측부 패시베이션층(160)을 형성함으로써, 복수의 반도체 다이(111, 115)와 관통 전극(180) 간의 전기적인 단락을 방지할 수 있다.
또한, 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법 및 이를 이용한 반도체 디바이스(100)는 제 1 관통홀(150)을 형성하기 전에 먼저 레이저 드릴링 방법을 이용해 예비 관통홀(150a)을 형성함으로써, 제 1 관통홀(150)을 화학적 식각 방법에 의해서만 형성하는 경우에 비해 제조 공정 시간을 줄일 수 있다.
다음은 본 발명의 다른 실시예에 따른 반도체 다비이스의 제조 방법에 대해 설명하기로 한다.
도 3은 본 발명의 다른 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 플로우 챠트이고, 도 4a는 내지 도 4g는 본 발명의 다른 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 단면도이다.
도 3을 참조하면, 본 발명의 다른 실시예에 따른 반도체 디바이스의 제조 방법은 반도체 다이 적층 단계(S11), 제 1 관통홀 형성 단계(S12), 절연막 형성 단계(S13), 측부 패시베이션층 형성 단계(S14), 제 2 관통홀 형성 단계(S15) 및 관통 전극 형성 단계(S16)를 포함할 수 있다.
도 4a를 참조하면, 상기 반도체 다이 적층 단계(S11)는 상면(112, 116)에 본드 패드(121, 123)와 본드 패드(121, 123)의 외주연을 덮는 상부 패시베이션층(131, 133)과 본드 패드(121, 123) 상에 UBM(Under Bump Metal; 251, 253) 및 솔더층(261, 263)이 형성되고, 하면에(113, 117)에 하부 패시베이션층(141, 143)이 형성되는 복수의 반도체 다이(111, 115)를 상ㆍ하로 적층하는 단계이다.
상기 반도체 다이 적층 단계(S11)는 반도체 다이 적층 단계(S1)와 유사하다. 다만, 상기 반도체 다이의 적층 단계(S11)에서는, 본드 패드(121, 123) 상에 UBM(251, 253)과 솔더층(261, 263)이 더 형성된다.
상기 UBM(251, 253)은 제 1 UBM(251)과 제 2 UBM(253)으로 구분될 수 있다. 상기 제 1 UBM(251)은 제 1 본드 패드(121) 상에 형성되며, 제 2 UBM(251)은 제 2 본드 패드(123) 상에 형성된다. 이러한 UBM(251, 253)은 크롬/크롬-구리합금/구리(Cr/Cr-Cu/Cu), 티타늄-텅스텐 합금/구리(Ti-W/Cu) 또는 알루미늄/니켈/구 리(Al/Ni/Cu) 또는 이들의 등가물로 형성될 수 있다. 상기 UBM(251, 253)은 포토리소그래피 공정 등에 의해 형성될 수 있다.
상기 솔더층(261, 263)은 제 1 솔더층(261)과 제 2 솔더층(263)으로 구분될 수 있다. 상기 솔더층(261, 263)은 전해 도금 또는 무전해 주석 도금 방법 등에 의해 솔더 물질로 형성될 수 있다.
상기 반도체 다이 적층 단계(S11)에서 절연성 접착 부재(219)에 의해 제 1 반도체 다이(111) 위에 제 2 반도체 다이(115)가 부착됨에 따라, 제 1 반도체 다이(111)의 상부에 위치하는 제 1 솔더층(261)과 제 2 반도체 다이(115)의 하부에 위치하는 제 2 하부 패시베이션층(143)이 접촉할 수 있다. 그리고, 상기 제 1 솔더층(261)과 제 2 솔더층(263)은 동일 수직선상에 위치할 수 있다.
도 4b를 참조하면, 상기 제 1 관통홀 형성 단계(S12)는 솔더층(261, 263)의 영역에서 복수의 반도체 다이(111, 115)를 수직으로 관통하는 제 1 관통홀(270)을 형성하는 단계이다.
상기 제 1 관통홀(270)은 레이저 드릴링 방법에 의해 제 2 반도체 다이(115)의 상부에 형성된 제 2 솔더층(263)부터 제 1 반도체 다이(111)의 하부에 형성된 제 1 하부 패시베이션층(141)까지 수직으로 관통하도록 형성된다.
도 4c를 참조하면, 상기 절연막 형성 단계(S13)는 상기 제 1 관통홀(270)의 내측벽에 절연막(111a, 115a, 121a, 123a, 141a, 143a, 251a, 253a, 261a, 263a)을 형성하는 단계이다.
상기 절연막(111a, 115a, 121a, 123a, 141a, 143a, 251a, 253a, 261a, 263a) 은 제 1 관통홀(270)의 내측벽에 O2 또는 N2를 증착시킴으로써 형성될 수 있으며, 구체적으로 제 1 관통홀(270)의 내부에서 솔더층(261, 263)과 접하는 솔더 절연막(261a, 263a), UBM(251, 253)과 접하는 UBM 절연막(251a, 253a), 본드 패드(121, 123)와 접하는 패드 절연막(121a, 123a), 반도체 다이(111, 115)와 접하는 다이 절연막(111a, 115a) 및 하부 패시베이션층(141, 143)과 접하는 패시베이션 절연막(141 a, 143a)으로 구분될 수 있다.
도 4d 및 도 4e를 참조하면, 상기 측부 패시베이션층 형성 단계(S14)는 상기 절연막(111a, 115a, 121a, 123a, 141a, 143a, 251a, 253a, 261a, 263a) 중 다이 절연막(111a, 115a), 패드 절연막(121a, 123a) 및 패시베이션 절연막(141 a, 143a)을 유지시키고 나머지 솔더 절연막(261a, 263a)과 UBM 절연막(251a, 253a)을 제거하는 단계이다.
구체적으로, 상기 측부 패시베이션층 형성 단계(S14)는 절연막(111a, 115a, 121a, 123a, 141a, 143a, 251a, 253a, 261a, 263a)이 형성된 제 1 관통홀(270)의 내부에 플러스(flux; 280)를 채운 후, 리플로우(reflow) 공정을 실시한다. 그럼, 도 4e에 도시된 바와 같이, 솔더 절연막(261a, 263a)과 UBM 절연막(251a, 253a)이 플럭스(280)에 의한 환원 작용에 의해 제거되며, 다이 절연막(111a, 115a), 패드 절연막(121a, 123a) 및 패시베이션 절연막(141 a, 143a)은 남게 된다. 이 때, 제 1 관통홀(270)을 기준으로 양측으로 이격되게 위치하는 솔더층(261, 263)은 표면 장력에 의해 서로 연결된다. 여기서, 다이 절연막(111a, 115a), 패드 절연막(121a, 123a) 및 패시베이션 절연막(141a, 143a)은 측부 패시베이션층을 이루게 된다.
도 4f를 참조하면, 상기 제 2 관통홀 형성 단계(S15)는 솔더층(261, 263)의 영역에서 복수의 반도체 다이(111, 115)를 수직으로 관통하는 제 2 관통홀(285)을 형성하는 단계이다.
상기 제 2 관통홀(285)은 레이저 드릴링 방법에 의해 제 2 반도체 다이(115)의 상부에 형성된 제 2 솔더층(263)과 제 1 솔더층(261)을 수직으로 관통하도록 형성된다.
도 4g를 참조하면, 상기 관통 전극 형성 단계(S15)는 도전성 물질을 제 2 관통홀(285)에 충진시켜 관통 전극(290)을 형성하는 단계이다.
상기 관통 전극(290)은 도전성 물질, 예를 들어 금, 은 구리 및 알루미늄 또는 이에 등가하는 물질 중 선택되는 어느 하나의 물질을 화학기상증착(Chemical Vapor Deposition; CVD) 방법 및 도금(plating) 방법 등에 의해 제 2 관통홀(285)에 충진시킴으로 형성될 수 있다.
상기와 같이 하여 본 발명의 다른 실시예에 따른 반도체 디바이스(200)가 제조될 수 있다.
본 발명의 다른 실시예에 따른 반도체 디바이스(200)는 복수의 반도체 다이(111, 115) 및 관통 전극(290)을 포함할 수 있다.
상기 복수의 반도체 다이(111, 115)는 다수의 트랜지스터, 저항, 캐패시터 등이 집적되어 있는 회로를 말하며, 기계를 제어하거나 정보를 기억하는 일 등을 수행한다. 상기 복수의 반도체 다이(111, 115)는 상ㆍ하로 적층되며, 관통 전 극(290)에 의해 전기적으로 연결되어 고기능의 반도체 디바이스(200)를 구현할 수 있다. 상기 복수의 반도체 다이(111, 115)의 상면(112, 116)에는 본드 패드(121, 123)와 본드 패드(121,123)의 외주연을 덮는 상부 패시베이션층(131, 133)이 형성된다. 상기 상부 패시베이션층(131, 133)은 복수의 반도체 다이(111, 115)의 상면(112, 116)을 보호하는 역할을 한다. 상기 복수의 반도체 다이(111, 115)의 하면(113, 117)에는 하부 패시베이션층(141, 143)이 형성된다. 상기 하부 패시베이션층(141, 143)은 복수의 반도체 다이(111, 115)의 하면(113, 117)을 보호하는 역할을 한다. 또한, 상기 본드 패드(121, 123)의 상부에는 UBM(251, 253)과 솔더층(261, 263)이 형성된다. 상기 UBM(251, 253)은 솔더층(261, 263)이 본드 패드(251, 253)에 용이하게 접촉되도록 하기 위해 형성되며, 솔더층(261, 263)의 형성시 도금 씨드층으로 이용될 수 있다. 상기 솔더층(261, 263)은 관통 전극(290)과 접촉하도록 형성되며, 하나의 반도체 디바이스를 다른 반도체 디바이스 또는 외부 회로 기판에 스택시킬 때 용융되어 반도체 디바이스 간 또는 반도체 디바이스와 외부 회로 기판 간 전기적 및 기계적 접촉을 용이하게 할 수 있다. 한편, 상기 관통 전극(290)과 복수의 반도체 다이(111, 115) 사이에는 측부 패시베이션층(111a, 115a, 121a, 123a, 141a, 143a)이 형성될 수 있다. 상기 측부 패시베이션층(111a, 115a, 121a, 123a, 141a, 143a)은 복수의 반도체 다이(111, 115)와 관통 전극(290)을 절연하는 역할을 하며, 복수의 반도체 다이(111, 115)와 관통 전극(290) 사이의 열팽창 계수 차이에 따른 스트레스를 완화시키는 역할도 할 수 있다.
상기 관통 전극(290)은 솔더층(261, 263)이 형성된 영역에서 복수의 반도체 다이(111, 115)를 수직으로 관통하도록 형성된다. 상기 관통 전극(290)은 솔더층(263)로부터 하부 패시베이션층(141)에 이르는 전기적인 통로를 형성하여 복수의 반도체 다이(111, 115)를 전기적으로 연결하며, 복수의 반도체 다이(111, 115)와 외부 회로 간의 전기적인 접속을 가능하게 하는 역할을 한다. 여기서, 상기 관통 전극(290)의 측면은 솔더층(261, 263)의 측면과, UBM(251, 253)의 측면과, 측부 패시베이션층(111a, 115a, 121a, 123a, 141a, 143a)의 측면과 접촉할 수 있다. 또한, 상기 관통 전극(290)의 하면은 복수의 반도체 다이(111, 115) 중 하부에 위치하는 반도체 다이(111)의 하부에 형성된 하부 패시베이션층(141)의 하면과 동일 평면을 이룰 수 있다.
상기와 같이, 본 발명의 다른 실시예에 따른 반도체 디바이스의 제조 방법 및 이를 이용한 반도체 디바이스(200)는 복수의 반도체 다이(111, 115)를 적층한 후 한꺼번에 제 1 관통홀(270)과 제 2 관통홀(285)을 형성하고, 절연막(111a, 115a, 121a, 123a, 141a, 143a, 251a, 253a, 261a, 263a)을 형성하고, 관통 전극(290)을 형성함으로써, 기존에 각각의 반도체 다이에 관통홀을 형성하고 관통 전극을 형성한 후 각각의 반도체 다이를 적층한 경우에 비해 제조 공정을 줄이면서 고기능화를 실현할 수 있다.
또한, 본 발명의 다른 실시예에 따른 반도체 디바이스의 제조 방법 및 이를 이용한 반도체 디바이스(200)는 절연막(111a, 115a, 121a, 123a, 141a, 143a, 251a, 253a, 261a, 263a)으로부터 복수의 반도체 다이(111, 115)와 관통 전극(290) 사이에 측부 패시베이션층(111a, 115a, 121a, 123a, 141a, 143a)을 형성함으로써, 복수의 반도체 다이(111, 115)와 관통 전극(290) 간의 전기적인 단락을 방지할 수 있다.
또한, 본 발명의 다른 실시예에 따른 반도체 디바이스의 제조 방법 및 이를 이용한 반도체 디바이스(200)는 레이저 드릴링 방법을 이용해 제 1 관통홀(270)과 제 2 관통홀(285)을 형성함으로써, 제 1 관통홀(270)과 제 2 관통홀(285)을 화학적 식각 방법에 의해서만 형성하는 경우에 비해 제조 공정 시간을 줄일 수 있다.
본 발명은 상술한 실시예에 한정되지 아니하며, 특허청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형의 실시가 가능한 것은 물론이고, 그와 같은 변경은 특허청구범위 기재의 범위 내에 있게 된다.
도 1은 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 플로우 챠트이다.
도 2a는 내지 도 2g는 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 플로우 챠트이다.
도 4a는 내지 도 4g는 본 발명의 다른 실시예에 따른 반도체 디바이스의 제조 방법을 설명하기 위한 단면도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
100, 200: 반도체 디바이스 111, 115: 반도체 다이
121, 123: 본드 패드 131, 133: 상부 패시베이션층
141, 143: 하부 패시베이션층 180, 290: 관통 전극

Claims (26)

  1. 상면에 본드 패드와 상기 본드 패드의 외주연을 덮는 상부 패시베이션층이 형성되고, 하면에 하부 패시베이션층이 형성되는 복수의 반도체 다이를 적층하는 반도체 다이 적층 단계;
    상기 본드 패드의 영역에서 상기 복수의 반도체 다이를 수직으로 관통하는 제 1 관통홀을 형성하는 제 1 관통홀 형성 단계;
    절연 물질을 상기 제 1 관통홀에 충진시키는 절연 물질 충진 단계;
    상기 절연 물질을 수직으로 관통하는 제 2 관통홀을 형성하는 제 2 관통홀 형성 단계; 및
    도전성 물질을 상기 제 2 관통홀에 충진시켜 관통 전극을 형성하는 관통 전극 형성 단계를 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  2. 제 1 항에 있어서,
    상기 반도체 다이 적층 단계에서 상기 복수의 반도체 다이가 상ㆍ하로 적층되며,
    상기 복수의 반도체 다이 중 하부에 위치하는 반도체 다이의 상부에 형성된 상부 패시베이션층과, 상기 복수의 반도체 다이 중 상부에 위치하는 반도체 다이의 하부에 형성된 하부 패시베이션층이 접촉하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  3. 제 1 항에 있어서,
    상기 제 1 관통홀 형성 단계는
    레이저 드릴링 방법에 의해 상기 복수의 반도체 다이 중 상부에 위치하는 반도체 다이의 상부에 형성된 본드 패드부터 상기 복수의 반도체 다이 중 하부에 위치하는 반도체 다이의 하부에 형성된 하부 패시베이션층까지 관통하며, 제 1 직경을 가지는 예비 관통홀을 형성하는 과정; 및
    화학적 식각 방법에 의해 상기 예비 관통홀의 내부에서 상기 복수의 반도체 다이와 상기 하부 패시베이션층을 식각하여, 상기 본드 패드에서 상기 제 1 직경을 가지며 상기 복수의 반도체 다이와 상기 하부 패시베이션층에서 상기 제 1 직경보다 큰 제 2 직경을 갖는 제 1 관통홀을 형성하는 과정을 포함하는 반도체 디바이스의 제조 방법.
  4. 제 3 항에 있어서,
    상기 제 2 관통홀의 직경은 상기 예비 관통홀의 제 1 직경과 동일한 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  5. 제 1 항에 있어서,
    상기 절연 물질 충진 단계에서 상기 절연 물질의 상면과, 상기 복수의 반도체 다이 중 상부에 위치하는 반도체 다이의 상부에 형성된 본드 패드의 상면이 동 일 평면을 이루는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  6. 제 1 항에 있어서,
    상기 절연 물질 충진 단계에서 상기 절연 물질의 하면과, 상기 복수의 반도체 다이 중 하부에 위치하는 반도체 다이의 하부에 형성된 하부 패시베이션층의 하면이 동일 평면을 이루는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  7. 제 1 항에 있어서,
    상기 절연 물질은 폴리머(Polymer), 벤조싸이클로부텐(Benzocyclobutene:BCB), 폴리벤즈옥사졸(polybenzoxazole: PBO), 폴리이미드(Poly Imide: PI), 에폭시(Epoxy) 및 실리콘 수지(Silicone) 또는 이에 등가하는 물질 중 선택되는 어느 하나의 물질인 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  8. 제 1 항에 있어서,
    상기 제 2 관통홀 형성 단계에서 상기 제 1 관통홀의 내측벽으로 측부 패시베이션층이 형성되되 상기 본드 패드의 측면이 상기 제 1 관통홀의 내측벽으로 노출되도록 상기 제 2 관통홀이 형성되는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  9. 제 1 항에 있어서,
    상기 복수의 반도체 다이 중 상부에 위치하는 반도체 다이의 상부에 형성된 본드 패드와 상기 관통 전극과 접촉하는 솔더층을 형성하는 솔더층 형성 단계를 더 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  10. 상면에 제 1 본드 패드와 상기 제 1 본드 패드의 외주연을 덮는 제 1 상부 패시베이션층이 형성되고, 하면에 제 1 하부 패시베이션층이 형성되는 제 1 반도체 다이;
    상기 제 1 반도체 다이의 상부에 위치되며, 상면에 제 2 본드 패드와 상기 제 2 본드 패드의 외주연을 덮는 제 2 상부 패시베이션층이 형성되고, 하면에 제 2 하부 패시베이션층이 형성되는 제 2 반도체 다이;
    상기 제 1 반도체 다이와 상기 제 2 반도체 다이의 사이에 위치되어 상기 제 1,2 반도체 다이를 상호간 접착하는 절연성 접착 부재;
    상기 제 1 반도체 다이, 상기 제 2 반도체 다이 및 상기 절연성 접착 부재를 관통하되, 상기 제 1 반도체 다이의 제 1 본드패드와 상기 제 2 반도체 다이의 제 2 본드패드를 전기적으로 접속하는 관통 전극; 및
    상기 제 2 본드 패드 및 상기 관통 전극에 함께 접촉하는 솔더층을 포함하고,
    상기 제 1 반도체 다이와 상기 관통 전극의 사이에는 제 1 측부 패시베이션층이 형성되고, 상기 제 2 반도체 다이와 상기 관통 전극의 사이에는 제 2 측부 패시베이션층이 형성되고,
    상기 관통 전극의 측면은 상기 제 1,2 본드 패드의 측면과 상기 제 1,2 측부 패시베이션층의 측면과 접촉하는 것을 특징으로 하는 반도체 디바이스.
  11. 삭제
  12. 제 10 항에 있어서,
    상기 관통 전극의 상면은 상기 제 2 반도체 다이 중 상기 제 2 본드 패드의 상면과 동일 평면을 이루는 것을 특징으로 하는 반도체 디바이스.
  13. 제 10 항에 있어서,
    상기 관통 전극의 하면은 상기 제 1 반도체 다이 중 상기 제 1 하부 패시베이션층의 하면과 동일 평면을 이루는 것을 특징으로 하는 반도체 디바이스.
  14. 상면에 본드 패드와 상기 본드 패드의 외주연을 덮는 상부 패시베이션층과 상기 본드 패드 상에 UBM 및 솔더층이 형성되고, 하면에 하부 패시베이션층이 형성되는 복수의 반도체 다이를 적층하는 반도체 다이 적층 단계;
    상기 솔더층의 영역에서 상기 복수의 반도체 다이를 수직으로 관통하는 제 1 관통홀을 형성하는 제 1 관통홀 형성 단계;
    상기 제 1 관통홀의 내측벽에 절연막을 형성하는 절연막 형성 단계;
    상기 절연막 중 상기 반도체 다이, 상기 본드 패드 및 상기 하부 패시베이션층과 접하는 절연막을 유지시키고 나머지 절연막을 제거하여, 상기 제 1 관통홀의 내측벽에 측부 패시베이션층을 형성하는 측부 패시베이션층 형성 단계;
    상기 솔더층의 영역에서 상기 복수의 반도체 다이를 수직으로 관통하는 제 2 관통홀을 형성하는 제 2 관통홀 형성 단계; 및
    도전성 물질을 상기 제 2 관통홀에 충진시켜 관통 전극을 형성하는 관통 전극 형성 단계를 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  15. 제 14 항에 있어서,
    상기 반도체 다이 적층 단계에서 상기 복수의 반도체 다이가 상ㆍ하로 마주보도록 적층되며,
    상기 복수의 반도체 다이 중 하부에 위치하는 반도체 다이의 상부에 형성된 솔더층과, 상기 복수의 반도체 다이 중 상부에 위치하는 반도체 다이의 하부에 형성된 하부 패시베이션층이 접촉하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  16. 제 14 항에 있어서,
    상기 제 1 관통홀 형성 단계는
    레이저 드릴링 방법에 의해 상기 복수의 반도체 다이 중 상부에 위치하는 반도체 다이의 상부에 형성된 솔더층부터 상기 복수의 반도체 다이 중 하부에 위치하는 반도체 다이의 하부에 형성된 하부 패시베이션층까지 관통되도록 이루어지는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  17. 제 14 항에 있어서,
    상기 절연막 형성 단계는 상기 제 1 관통홀의 내측벽에 O2 또는 N2를 증착시킴으로써 이루어지는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  18. 제 14 항에 있어서,
    상기 절연막 형성 단계에서 상기 제 1 관통홀의 내부에 상기 솔더층과 접하는 솔더 절연막, 상기 UBM과 접하는 UBM 절연막, 상기 본드 패드와 접하는 패드 절연막, 상기 반도체 다이와 접하는 다이 절연막 및 상기 하부 패시베이션층과 접하 는 패시베이션 절연막이 형성되는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  19. 제 18 항에 있어서,
    상기 측부 패시베이션층 형성 단계에서 상기 솔더 절연막과 상기 UBM 절연막 이 제거되고, 상기 다이 절연막, 상기 패드 절연막 및 상기 패시베이션 절연막이 남는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  20. 제 18 항에 있어서,
    상기 측부 패시베이션층 형성 단계에서 상기 제 1 관통홀을 중심으로 양측에 위치하는 상기 솔더층이 서로 연결되는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  21. 제 14 항에 있어서,
    상기 측부 패시베이션층 형성 단계는 플러스를 이용하여 이루어지는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  22. 제 21 항에 있어서,
    상기 측부 패시베이션층 형성 단계에서 상기 절연막 중 상기 반도체 다이, 상기 본드 패드 및 상기 하부 패시베이션층과 접하는 절연막이 상기 측부 패시베이 션층이 되는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  23. 제 14 항에 있어서,
    상기 제 2 관통홀 형성 단계는 레이저 드릴링에 의해 이루어지는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  24. 상면에 제 1 본드 패드와 상기 제 1 본드 패드의 외주연을 덮는 제 1 상부 패시베이션층과 상기 제 1 본드 패드 상에 제 1 UBM 및 제 1 솔더층이 형성되고, 하면에 제 1 하부 패시베이션층이 형성된 제 1 반도체 다이;
    상기 제 1 반도체 다이의 상부에 위치되며, 상면에 제 2 본드 패드와 상기 제 2 본드 패드의 외주연을 덮는 제 2 상부 패시베이션층과 상기 제 2 본드 패드 상에 제 2 UBM 및 제 2 솔더층이 형성되고, 하면에 제 2 하부 패시베이션층이 형성된 제 2 반도체 다이;
    상기 제 1 반도체 다이와 상기 제 2 반도체 다이의 사이에 위치되어 상기 제 1,2 반도체 다이를 상호간 접착하는 절연성 접착 부재; 및,
    상기 제 1 반도체 다이, 상기 제 2 반도체 다이 및 상기 절연성 접착 부재를 관통하되, 상기 제 1 반도체 다이의 제 1 본드패드, 제 1 UBM, 제 1 솔더층과, 상기 제 2 반도체 다이의 제 2 본드패드, 제 2 UBM, 제 2 솔더층을 전기적으로 접속하는 관통 전극을 포함하고,
    상기 제 1 반도체 다이와 상기 관통 전극의 사이에는 제 1 측부 패시베이션층이 형성되고, 상기 제 2 반도체 다이와 상기 관통 전극의 사이에는 제 2 측부 패시베이션층이 형성된 것을 특징으로 하는 반도체 디바이스.
  25. 제 24 항에 있어서,
    상기 관통 전극의 측면은 상기 제 1,2 솔더층의 측면과, 상기 제 1,2 UBM의 측면과, 상기 제 1,2 측부 패시베이션층의 측면과 접촉하는 것을 특징으로 하는 반도체 디바이스.
  26. 제 24 항에 있어서,
    상기 관통 전극의 하면은 상기 제 1 반도체 다이 중 제 1 하부 패시베이션층의 하면과 동일 평면을 이루는 것을 특징으로 하는 반도체 디바이스.
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