WO2014061643A1 - 半導体装置の製造方法及び半導体装置 - Google Patents

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春生 岩津
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東京エレクトロン株式会社
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    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15788—Glasses, e.g. amorphous oxides, nitrides or fluorides

Definitions

  • the present invention relates to a semiconductor device manufacturing method and a semiconductor device manufactured by the manufacturing method.
  • This application claims priority based on Japanese Patent Application No. 2012-228573 for which it applied to Japan on October 16, 2012, and uses the content here.
  • a three-dimensional integration technique in which semiconductor devices are stacked three-dimensionally has been proposed.
  • a fineness of 100 ⁇ m or less is formed so as to penetrate a semiconductor wafer (hereinafter referred to as “wafer”) thinned by polishing the back surface and having a plurality of electronic circuits formed on the front surface.
  • a plurality of electrodes having a diameter, so-called through electrodes (TSV: Through Silicon Via) are formed.
  • TSV Through Silicon Via
  • an insulating film is formed on the inner surface of the through hole before the through electrode is formed by embedding metal in the through hole by sputtering or plating, for example.
  • This insulating film is formed, for example, by vapor deposition polymerization (Patent Document 1).
  • the film grows uniformly in the through hole or on the back surface of the substrate, so that not only the inner surface of the through hole but also the bottom of the through hole and the substrate An insulating film is also formed on the back surface of the substrate. For this reason, it has been necessary to selectively remove the insulating film on the bottom of the through hole or the back surface of the substrate by using, for example, laser processing or dry etching. Therefore, there is room for improvement in the throughput of the semiconductor device manufacturing process.
  • the present invention has been made in view of the above points, and in the manufacturing process of a semiconductor device, an insulating film is appropriately formed on the inner surface of a through hole that penetrates the substrate in the thickness direction, and the manufacturing process of the semiconductor device is performed.
  • the purpose is to improve the throughput.
  • the present invention provides a method for manufacturing a semiconductor device, wherein a conductive insulating film solution is supplied into a first through hole penetrating a substrate in the thickness direction, and the substrate is moved in the thickness direction.
  • a second step of forming an insulating film or inspecting the formation state of the insulating film on the inner side surface of the first through hole is a voltage between a first step of supplying a conductive liquid into a second through-hole penetrating into the first through-hole, and an insulating film solution in the first through-hole and a conductive liquid in the second through-hole.
  • the substrate between the insulating film solution and the conductive liquid in the second through-hole is applied.
  • the insulating film solution is a cation type (cation)
  • a voltage is applied using the insulating film solution in the first through hole as a cathode and the conductive liquid in the second through hole as an anode when a voltage is applied using the insulating film solution in the first through hole as a cathode and the conductive liquid in the second through hole as an anode, the first through A current flows in the substrate from the side surface of the hole toward the side surface of the second through hole. Then, an insulating film can be formed on the inner side surface of the first through hole by this current.
  • the step of removing the insulating film can be omitted. Therefore, according to the present invention, the throughput of the manufacturing process of the semiconductor device can be improved.
  • the formation state of the insulating film on the inner side surface of the first through hole is inspected. Can do. Specifically, for example, the current value of the current flowing between the insulating film solution in the first through hole and the conductive liquid in the second through hole is measured, and the insulating film is determined by the change in the measured current value. Inspect the formation state. In the state where current flows, the insulating film is not completely formed, and voltage application is continued to form the insulating film. When the current stops flowing (when the current value becomes zero), the insulating film is completely formed. By inspecting the formation state of the insulating film in this way, the insulating film can be more appropriately formed on the inner surface of the first through hole.
  • a substrate in which a conductive layer and an insulating layer are stacked has a first through hole and a second through hole penetrating the substrate in a thickness direction, and the first layer in the conductive layer is formed.
  • An insulating film is formed on the inner side surface of one through hole, and an insulating film is not formed on the inner side surface of the first through hole in the insulating layer, and on the inner side surface of the second through hole.
  • the present invention it is possible to improve the throughput of the manufacturing process of the semiconductor device while appropriately forming the insulating film on the inner surface of the through hole penetrating the substrate in the thickness direction in the manufacturing process of the semiconductor device.
  • a voltage is applied between the electrodeposition insulating film solution in the grounding through hole and the electrodeposition insulating film solution in the power supply through hole, and the electrodeposition insulating film on the inner surface of the power supply through hole is inspected. It is explanatory drawing. It is explanatory drawing which shows a mode that a voltage is applied between the electrodeposition insulating film solution in a pair of signal through-hole, and the electrodeposition insulating film of the inner surface of a signal through-hole is test
  • FIG. 1 shows a main processing flow of the semiconductor device manufacturing method according to the present embodiment.
  • the dimensions of each component do not necessarily correspond to the actual dimensions in order to prioritize easy understanding of the technology.
  • a device layer 12 is formed on a bulk layer 11 as a conductive layer made of, for example, silicon (step S1 in FIG. 1).
  • a front surface 11a the surface on the device layer 12 side
  • a back surface 11b the surface on the opposite side to the device layer 12
  • a front surface 12a a surface opposite to the bulk layer 11
  • a back surface 12b a surface on the bulk layer 11 side
  • a metal ground line 13, a metal power line 14, and a metal signal line 15 are formed in the device layer 12.
  • the ground line 13, the power supply line 14, and the signal line 15 are illustrated one by one, but actually, a plurality of them are formed in the device layer 12.
  • the device layer 12 is also formed with other wirings, various circuits, electrodes, and the like (not shown).
  • the ground line 13, power line 14, and signal line 15 are covered with an insulating film 16. By this insulating film 16, the device layer 12 constitutes an insulating layer as a whole.
  • the wafer 10 is formed with through holes 40 to 42 (dotted line portions in FIG. 2) penetrating the wafer 10 in the thickness direction, as will be described later.
  • the support substrate 20 is disposed on the surface 12a of the device layer 12 (step S2 in FIG. 1).
  • the support substrate 20 is disposed so as to cover the surface 12 a of the device layer 12. Further, the support substrate 20 is bonded to the device layer 12 by, for example, a peelable adhesive. Note that a silicon wafer or a glass substrate is used as the support substrate 20.
  • wafer side electrode an electrode (not shown) at a position corresponding to the through holes 40 to 42.
  • step S3 the back surface 11b of the bulk layer 11 is polished to thin the wafer 10 (step S3 in FIG. 1).
  • step S ⁇ b> 3 the front and back surfaces of the wafer 10 are reversed, and the device layer 12 is disposed below the bulk layer 11.
  • step S3 the subsequent steps are performed in a state where the wafer 10 is thinned.
  • the support substrate 20 gives the wafer 10 sufficient strength, it is possible to prevent the wafer 10 from being cracked during transportation. Can do.
  • the template 30 is disposed on the back surface 11 b side of the bulk layer 11.
  • the template 30 has a substantially disk shape, for example, and has the same shape as the shape of the wafer 10 in plan view.
  • silicon carbide (SiC) is used for the template 30.
  • the template 30 is formed with a plurality of flow passages 31 for circulating various processing liquids.
  • the plurality of flow passages 31 are formed at positions facing the formation positions of the through holes 40 to 42 in the wafer 10 when the template 30 is placed on the wafer 10.
  • Each flow passage 31 penetrates the template 30 in the thickness direction, and both ends of the flow passage 31 are open.
  • An electrode 32 is provided on the side surface of each flow passage 31.
  • an etching solution E is supplied onto the wafer 10 through the flow path 31 as shown in FIG. Then, the wafer side electrode and the etching solution E are electrically connected.
  • the etching solution E for example, a mixed solution of hydrofluoric acid and isopropyl alcohol (HF / IPA), a mixed solution of hydrofluoric acid and ethanol, or the like is used.
  • a voltage is applied to the etching solution E by using, for example, a power supply device (not shown) with the wafer side electrode as a cathode and the electrode 32 of the template 30 as an anode.
  • the electric field etching of the wafer 10 is performed by the etching liquid E, that is, the etching liquid E enters the wafer 10 while etching the wafer 10.
  • through holes 40 to 42 are formed in the wafer 10 (step S4 in FIG. 1).
  • the through holes 40 to 42 are formed, the etching solution E is removed.
  • through electrodes 70 to 72 formed in the through holes 40 to 42 are electrically connected between the front surface and the back surface of the wafer 10. This is referred to as follows. Specifically, the through holes 40 to 42 are formed through the bulk layer 11 of the wafer 10 in the thickness direction and further to a position reaching the ground line 13, the power supply line 14, and the signal line 15 in the device layer 12.
  • the through hole 40 formed at a position corresponding to the ground line 13 is referred to as a grounding through hole 40
  • the through hole 41 formed at a position corresponding to the power line 14 is referred to as a power supply through hole 41
  • a signal line a signal line.
  • the through hole 42 formed at a position corresponding to 15 is referred to as a signal through hole 42.
  • the grounding through hole 40 corresponds to the second through hole in the present invention, and the power supply through hole 41 and the signal through hole 42 correspond to the first through hole in the present invention.
  • the electrodeposition insulating film solution D is supplied onto the wafer 10 through the flow path 31 as shown in FIG.
  • the supplied electrodeposition insulating film solution D enters the through holes 40 to 42, respectively.
  • the electrodeposition insulating film solution D for example, a cation type (cation) electrodeposition polyimide solution is used as the electrodeposition insulating film solution.
  • the electrodeposition insulating film solution D in the grounding through hole 40 is used as a cathode via the electrode 32 of the template 30 as shown in FIG.
  • a voltage bias voltage
  • FIGS. 9 and 10 current flows in the bulk layer 11 from the side surface of the power supply through hole 41 toward the side surface of the grounding through hole 40.
  • current flows in the bulk layer 11 from the side surface of the signal through hole 42 toward the side surface of the grounding through hole 40.
  • the side surface in contact with the bulk layer 11 is the first inner side surface 411
  • the side surface in contact with the device layer 12 is the second inner side surface 412
  • a bottom surface in contact with the third bottom surface 413 is referred to as a third bottom surface 413.
  • a side surface in contact with the bulk layer 11 is a first inner side surface 421
  • a side surface in contact with the device layer 12 is a second inner side surface 422
  • a bottom surface in contact with the signal line 15 is a third bottom surface. 423.
  • the above-described current flows in the bulk layer 11 from the first inner side surface 411 of the power supply through hole 41 toward the side surface of the grounding through hole 40.
  • the electrodeposition insulating film 50 is formed on the first inner side surface 411 of the power supply through hole 41 in the bulk layer 11.
  • the electrodeposited insulating film 50 is formed on the first inner side surface 42a in contact with the bulk layer 11 (step S5 in FIG. 1).
  • the device layer 12 is an insulating layer, no current flows in the device layer 12. Therefore, no electrodeposition insulating film is formed on the second inner side surface 412 of the power supply through hole 41 in the device layer 12. Similarly, the electrodeposition insulating film is not formed on the second inner side surface 422 in contact with the device layer 12 also in the signal through hole 42. Thus, even if no electrodeposition insulating film is formed on the second inner side surface 412 of the power supply through hole 41 and the second inner side surface 422 of the signal through hole 42, the device layer 12 is originally an insulating layer. ,No problem.
  • the electrodeposition insulating film solution D is a cation type, no electrodeposition insulating film is formed on the inner side surface of the grounding through hole 40 in step S5.
  • the current value of the current flowing between the grounding through hole 40, the power supply through hole 41, and the signal through hole 42 is measured by the control unit 60, and the formation state of the electrodeposition insulating film is inspected. . Specifically, as the electrodeposited insulating film on the first inner side surface 411 of the power supply through hole 41 and the first inner side surface 421 of the signal through hole 42 grows, the current value measured by the control unit 60 is Change, that is, the current value becomes smaller. When the electrodeposited insulating film 50 is completely formed on the first inner side surface 411 of the power supply through hole 41 and the first inner side surface 421 of the signal through hole 42, no current flows. At this time, the control unit 60 measures the current value as zero, determines that the formation of the electrodeposition insulating film 50 is completed, and stops the application of voltage by the power supply device (not shown).
  • the electrodeposition insulating film solution D in the grounding through hole 40 is used as an anode in step S5, and the power supply through hole 41 is used.
  • a voltage may be applied using the electrodeposition insulating film solution D in the electrode and the electrodeposition insulating film solution D in the signal through hole 42 as cathodes.
  • the electrodeposition insulating film 50 is formed on the first inner side surface 411 of the power supply through hole 41 in the bulk layer 11 and the first inner side surface 421 of the signal through hole 42 in the bulk layer 11.
  • step S5 After the formation of the electrodeposition insulating film 50 in step S5, it may be inspected whether or not the electrodeposition insulating film 50 is appropriately formed. If the electrodeposition insulating film 50 is not properly formed in step S5 as a result of the inspection, the electrodeposition insulating film 50 is repaired and the electrodeposition insulating film 50 is appropriately formed (FIG. 1). Step S6).
  • step S6 for example, as shown in FIG. 12, the voltage (bias voltage) is applied using the electrodeposition insulating film solution D in the grounding through hole 40 as a cathode and the electrodeposition insulating film solution D in the power supply through hole 41 as an anode. Apply. Subsequently, the current value of the current flowing between the grounding through hole 40 and the power supply through hole 41 is measured by the control unit 60. And when the electric current value measured by the control part 60 is zero, ie, when an electric current does not flow, the electrodeposition insulating film 50 was formed appropriately in process S5.
  • the electrodeposition insulating film 50 has not been properly formed in step S5. In such a case, a voltage is further applied to the electrodeposition insulating film solution D in the grounding through hole 40 and the power supply through hole 41 until the current value measured by the control unit 60 becomes zero. Then, when the electrodeposition insulating film 50 on the first inner surface 411 of the power supply through hole 41 is repaired and no current flows, the electrodeposition insulating film 50 is appropriately formed.
  • the electrodeposition insulating film 50 is formed only on the first inner side surface 411 of the power supply through hole 41 in the bulk layer 11, as in the step S5, and the second inner side surface. No electrodeposition insulating film is formed on 412 and the third bottom surface 413. Therefore, the electrodeposition insulating film 50 can be repaired appropriately and efficiently.
  • step S 6 a voltage is applied between the electrodeposition insulating film solution D in the grounding through hole 40 and the electrodeposition insulating film solution D in the signal through hole 42, and the signal through hole 42.
  • the inner electrodeposition insulating film 50 may be inspected and repaired.
  • step S6 for example, a voltage may be applied between the electrodeposition insulating film solution D in the pair of signal through holes 42 and 42 as shown in FIG.
  • the controller 60 measures the current value of the current flowing between the pair of signal through holes 42 and 42. And when the electric current value measured by the control part 60 is zero, ie, when an electric current does not flow, the electrodeposition insulating film 50 was formed appropriately in process S5.
  • the electrodeposition insulating film 50 has not been properly formed in step S5. In such a case, a voltage is further applied between the electrodeposition insulating film solution D in the pair of signal through holes 42 and 42 until the current value measured by the control unit 60 becomes zero. Then, when the electrodeposition insulating film 50 on the first inner side surface 421 of one signal through hole 42 is repaired and no current flows, the electrodeposition insulating film 50 is appropriately formed.
  • step S5 and step S6 are completed and the electrodeposition insulating film 50 is appropriately formed on the first inner side surface 411 of the power supply through hole 41 and the first inner side surface 421 of the signal through hole 42, respectively.
  • the electrodeposition insulating film solution D is removed.
  • This barrier film is formed, for example, by the same method as the etching process in step S4 described above and the plating process in step S7 described later.
  • the plating solution M is supplied onto the wafer 10 through the flow passage 31.
  • the supplied plating solution M enters the through holes 40 to 42, respectively.
  • the wafer side electrode and the plating solution M are electrically connected.
  • an electrolytic copper plating solution is used as the plating solution M.
  • a voltage is applied to the plating solution M by using, for example, a power supply device (not shown) with the wafer side electrode as a cathode and the electrode 32 of the template 30 as an anode. Then, electroplating is performed on the plating solution M in the through holes 40 to 42 to form through electrodes 70 to 72 in the through holes 40 to 42 as shown in FIG. 15 (step S7 in FIG. 1). ).
  • the through electrode 70 formed in the grounding through hole 40 and connected to the ground line 13 is referred to as a grounding through electrode 70, and is formed in the power supply through hole 41 and connected to the power supply line 14.
  • 71 is referred to as a power supply through electrode 71
  • the through electrode 72 formed in the signal through hole 42 and connected to the signal line 15 is referred to as a signal through electrode 72.
  • electroplating is further performed on the plating solution M on the through electrodes 70 to 72, and bumps 73 are formed on the through electrodes 70 to 72, respectively (step S8 in FIG. 1). .
  • the plating solution M is removed.
  • the wafer-side electrode and the through electrodes 70 to 72 are electrically disconnected, and the through electrodes 70 to 72 are electrically independent.
  • the electrode 32 of the template 30 as an electrode for an electrical test, the electrical characteristics of the through electrodes 70 to 72 of the wafer 10 and the electronic circuit of the device layer 12 are inspected. When this inspection is completed, the template 30 is retracted from above the wafer 10.
  • the ground line 13, the power supply line 14 and the signal line 15 of the wafer 10 stacked as shown in FIG. 17 and the bumps 73 on the through electrodes 70 to 72 are respectively formed.
  • a plurality of wafers 10 are bonded so as to be conductive.
  • the wafer 10 and the support substrate 20 are also peeled off.
  • the semiconductor device 100 in which the wafers 10 are three-dimensionally stacked is manufactured (step S9 in FIG. 1).
  • step S5 the electrodeposition insulating film solution D in the grounding through hole 40 is used as a cathode, and the electrodeposition insulating film solution D in the power supply through hole 41 and the signal through hole 42 are within.
  • a voltage is applied using each of the electrodeposition insulating film solutions D as anodes, a current flows in the bulk layer 11 from the side surface of the power supply through hole 41 toward the side surface of the grounding through hole 40.
  • the electrodeposition insulating film 50 can be formed on the first inner side surface 411 of the power supply through hole 41 in the bulk layer 11 by this current.
  • a current flows in the bulk layer 11 from the side surface of the signal through hole 42 toward the side surface of the grounding through hole 40, and electrodeposition is performed on the first inner side surface 421 of the signal through hole 42 in the bulk layer 11.
  • the insulating film 50 can be formed.
  • step S5 the electrodeposition insulating film solution D in all the grounding through holes 40 is used as a cathode, and the electrodeposition insulating film solution D in all the power supply through holes 41 and all the signal through holes 42 is used.
  • the electrodeposition insulating film 50 can be selectively formed on the first inner side surface 411 of the power supply through hole 41 and the first inner side surface 421 of the signal through hole 42, respectively.
  • step S5 the electrodeposition insulating film 50 is formed on the first inner side surface 411 of the power supply through hole 41 and the first inner side surface 421 of the signal through hole 42 in this way, thereby allowing subsequent step S6.
  • the power supply through electrode 71 and the signal through electrode 72 can be appropriately functioned.
  • step S5 an electrodeposition insulating film is not formed on the inner side surface of the grounding through hole 40, but the grounding through electrode 70 formed in the grounding through hole 40 is connected to the ground line 13.
  • the grounding through electrode 70 can also function properly.
  • step S5 since the insulating film is not formed on the third bottom surfaces 413 and 423 of the power supply through hole 41 and the signal through hole 42 and the back surface of the wafer 10 as in the conventional vapor deposition polymerization, the insulating film is removed.
  • the step of performing can be omitted. Therefore, according to the present embodiment, the throughput of the manufacturing process of the semiconductor device 100 can be improved.
  • step S5 since the electrodeposition insulating film is not formed on the third bottom surfaces 413 and 423 of the power supply through hole 41 and the signal through hole 42 in this way, the power supply through hole 41 and the signal through hole are subsequently formed in step S7.
  • the plating solution can be appropriately supplied onto the power supply line 14 and the signal line 15. Therefore, the power supply through electrode 71 and the signal through electrode 72 can be appropriately formed, and the power supply through electrode 71 and the signal through electrode 72 can be efficiently connected to the power supply line 14 and the signal line 15, respectively. Can do.
  • step S5 the current value of the current flowing between the grounding through hole 40, the power supply through hole 41, and the signal through hole 42 is measured by the control unit 60 to inspect the formation state of the electrodeposited insulating film. can do.
  • the controller 60 determines that the current value is zero, it is determined that the formation of the electrodeposition insulating film 50 has been completed, so the first inner side surface 411 of the power supply through hole 41 and the signal through hole are determined.
  • the electrodeposition insulating film 50 can be appropriately formed on each of the first inner side surfaces 421 of 42.
  • step S6 a voltage is applied between the grounding through hole 40 and the power supply through hole 41, between the grounding through hole 40 and the signal through hole 42, or between the pair of signal through holes 42 and 42.
  • a voltage is applied between the grounding through hole 40 and the power supply through hole 41, between the grounding through hole 40 and the signal through hole 42, or between the pair of signal through holes 42 and 42.
  • step S5 of the above embodiment the same electrodeposition insulating film solution D is supplied into the grounding through hole 40, the power supply through hole 41, and the signal through hole 42.
  • the liquid supplied in 40 is a liquid which has electroconductivity, it will not be limited to the electrodeposition insulating film solution D.
  • the first inner side surface 411 of the power supply through hole 41 and The electrodeposition insulating film 50 can be appropriately formed on the first inner side surface 421 of the signal through hole 42.
  • one through electrode 70 to 72 is formed and connected to the ground line 13, the power supply line 14, and the signal line 15, respectively.
  • two through electrodes may be connected. Good.
  • the wafer 10 has a pair of grounding through holes 40a and 40b, a pair of power supply through holes 41a and 41b, and a pair of signal through holes 42a and 42b (see FIG. 18). 18 dotted line portions) are formed.
  • a plurality of flow passages 31 are formed at positions facing the formation positions of the through holes 40a to 42b, and electrodes 32 are provided on the side surfaces of the respective flow passages 31.
  • step S4 electric field etching is performed to form the above-described through holes 40a to 42b.
  • step S5 as shown in FIG. 19, the first inner side surface 411 of the power supply through holes 41a and 41b in the bulk layer 11
  • the electrodeposition insulating films 50 are formed on the first inner side surfaces 421 of the signal through holes 42a and 42b in the bulk layer 11, respectively.
  • step S6 the presence or absence of leakage current from the power supply through holes 41a and 41b and the presence or absence of leakage current from the signal through holes 42a and 42b are inspected to determine whether the electrodeposition insulating film 50 formed in step S5 is appropriate. If it is determined that the electrodeposition insulating film 50 is not properly formed, the electrodeposition insulating film 50 is repaired.
  • the method of these process S5 and S6 is the same as the method of process S5 and S6 in the said embodiment, description is abbreviate
  • step S7 electroplating is performed, and grounding through electrodes 70a and 70b, power supply through electrodes 71a and 71b, and signal through electrodes 72a and 72b are provided in the through holes 40a to 42b as shown in FIG. Form.
  • step S8 further electroplating is performed to form bumps 73 on the respective through electrodes 70a to 72b.
  • the method of these process S7, S8 is the same as the method of process S7, S8 in the said embodiment, description is abbreviate
  • step S9 the plurality of wafers 10 are stacked and bonded, and the semiconductor device 100 is manufactured as shown in FIG.
  • a chip stacking method in which a wafer on which devices are formed is cut out after being cut into semiconductor chips, and before cutting into semiconductor chips as in the present embodiment.
  • a wafer lamination method in which lamination is performed at the wafer level. If the chip stacking method is used, it is only necessary to stack non-defective chips, so that a high yield can be obtained, but productivity is deteriorated. If a certain percentage of good chips can be expected, it is desirable to perform a wafer lamination method that provides high productivity.
  • the non-defective chip rate is 100%
  • a semiconductor device in which non-defective chips and defective chips are mixed is completed.
  • the defective chips are present in this way, a plurality of stacked semiconductor chips are electrically connected by through electrodes, and thus the defective chips may be affected by the defective chips.
  • the non-defective chip becomes a defective product, and the semiconductor device itself becomes a defective product. Therefore, the yield of the semiconductor device is reduced.
  • step S8 when there is a defective chip on the wafer 10, for example, in step S8, the bump 73 is formed on one signal line through electrode 70a connected to the signal line 15 of the defective chip. Should not be formed. Then, the defective chip is electrically separated from the non-defective chip, and the influence of the defective chip does not affect other non-defective chips. On the other hand, if the bumps 73 are formed on the other signal through-electrodes 70b in step S8, the non-defective chips stacked above and below the defective chip can be electrically connected. Therefore, even if defective chips exist, the semiconductor device 100 can be made non-defective and the yield of the semiconductor device 100 can be improved.
  • the through holes 40 to 42 are formed in the wafer 10.
  • through holes may be formed in a region that becomes a scribe line of the wafer 10.
  • the scribe line is a line when the wafer 10 is cut and divided into a plurality of semiconductor chips.
  • the device layer 12 of the wafer 10 is formed with a plurality of devices 200 including the ground line 13, the power supply line 14, and the signal line 15.
  • a plurality of devices 200 are formed uniformly in the wafer surface.
  • a scribe line 201 is formed between the plurality of devices 200.
  • a sacrificial through hole 210 is formed in the scribe line 201 as shown in FIG. 22 (dotted line portion in FIG. 22).
  • the template 30 is disposed on the back surface 11b side of the bulk layer 11.
  • a plurality of flow passages 31 are formed in the template 30 at positions opposite to the formation positions of the through holes 40 to 42 and 210, and electrodes 32 are provided on the side surfaces of the respective flow passages 31.
  • step S4 an etching solution E is supplied onto the wafer 10 through the flow path 31 as shown in FIG. Then, the wafer side electrode and the etching solution E are electrically connected. Thereafter, a voltage is applied to the etching solution E by using, for example, a power supply device (not shown) with the wafer side electrode as a cathode and the electrode 32 of the template 30 as an anode. Then, the electric field etching of the wafer 10 is performed by the etching solution E, and the through holes 40 to 42 and 210 are formed in the wafer 10.
  • the through hole 210 is referred to as a sacrificial through hole 210.
  • the sacrificial through hole 210 penetrates the bulk layer 11 and the device layer 12 of the wafer 10 in the thickness direction.
  • the sacrificial through hole 210 corresponds to the second through hole in the present invention.
  • the grounding through hole 40 corresponds to the first through hole in the present invention.
  • step S5 the electrodeposition insulating film solution D is supplied onto the wafer 10 through the flow path 31 as shown in FIG.
  • the supplied electrodeposition insulating film solution D enters the through holes 40 to 42 and 210, respectively.
  • the electrodeposition insulating film solution D in the sacrificial through-hole 210 is used as a cathode as shown in FIG. 27, and the electrodeposition insulating film solution D in the grounding through-hole 40 is used for power supply.
  • a voltage is applied using the electrodeposition insulating film solution D in the through hole 41 and the electrodeposition insulating film solution D in the signal through hole 42 as anodes.
  • current flows in the bulk layer 11 from the side surface of the grounding through hole 40, the side surface of the power supply through hole 41, and the side surface of the signal through hole 42 toward the side surface of the sacrificial through hole 210.
  • Electrodeposited insulating films 50 are formed on the side surfaces 421, respectively. On the other hand, the electrodeposition insulating film 50 is not formed on the inner side surface of the sacrificial through-hole 210.
  • the electrodeposited insulating film 50 is formed also on the inner surface of the grounding through hole 40 in the bulk layer 11, but even in such a case, it is formed in the installation through hole 40.
  • the grounding through electrode 70 can be appropriately functioned.
  • step S6 the presence or absence of a leakage current from the power supply through hole 41 and the presence or absence of a leakage current from the signal through hole 42 are inspected, and the suitability of the electrodeposition insulating film 50 formed in step S5 is inspected. . Further, when it is determined that the electrodeposition insulating film 50 is not properly formed, the electrodeposition insulating film 50 is repaired. Since the method of step S6 is the same as the method of step S6 in the above embodiment, the description thereof is omitted. In step S6, the electrodeposition insulating film 50 formed on the inner side surface of the grounding through hole 40 may be inspected and further repaired. However, since the grounding through electrode 70 functions appropriately regardless of the presence or absence of the electrodeposited insulating film 50, the step S6 for the grounding through hole 40 need not be performed.
  • step S7 the plating solution M is supplied onto the wafer 10 through the flow path 31 as shown in FIG.
  • the supplied plating solution M enters the through holes 40 to 42 and 210, respectively.
  • the wafer side electrode and the plating solution M are electrically connected.
  • a voltage is applied to the plating solution M by using, for example, a power supply device (not shown) with the wafer side electrode as a cathode and the electrode 32 of the template 30 as an anode.
  • electroplating is performed on the plating solution M in the through holes 40 to 42 and 210, and the through electrodes 70 to 72 and 220 are formed in the through holes 40 to 42 and 210 on the wafer 10.
  • the through electrode 220 is referred to as a sacrificial through electrode 220.
  • step S8 as shown in FIG. 29, the plating solution M on the through electrodes 70 to 72 is further subjected to electroplating, and bumps 73 are formed on the through electrodes 70 to 72, respectively.
  • the sacrificial through electrode 220 is not subjected to electroplating, and no bump is formed on the sacrificial through electrode 220.
  • step S9 the plurality of wafers 10 are connected so that the ground lines 13, the power supply lines 14, and the signal lines 15 of the wafers 10 stacked as shown in FIG. Are joined.
  • the semiconductor device 100 is manufactured.
  • the sacrificial through electrode 220 is not electrically connected to the laminated wafer 10. Since the sacrificial through electrode 220 is formed on a scribe line, the sacrificial through electrode 220 is removed when the wafer 10 is cut and divided into a plurality of semiconductor chips. In order to prevent the through electrodes in the scribe line 201 from being electrically connected in this way, the sacrificial through electrode may not be formed in the sacrificial through hole 210 in step S7.
  • the throughput of the manufacturing process of the semiconductor device 100 can be improved while the electrodeposition insulating film 50 is appropriately formed in the grounding through hole 40, the power supply through hole 41, and the signal through hole 42.
  • the electrodeposited insulating film 50 is formed on the inner surface of the grounding through hole 40 in step S5.
  • the electrodeposited insulating film 50 may not be formed.
  • the electrodeposition insulating film solution D in the grounding through hole 40 and the electrodeposition insulating film solution D in the sacrificial through hole 210 are used as cathodes, respectively, and the electrodeposition insulation in the power supply through hole 41 is used.
  • a voltage is applied using the membrane solution D and the electrodeposition insulating film solution D in the signal through hole 42 as anodes.
  • the electrodeposition insulating film 50 is formed on the first inner side surface 411 of the power supply through hole 41 in the bulk layer 11 and the first inner side surface 421 of the signal through hole 42 in the bulk layer 11.
  • no electrodeposition insulating film is formed on the inner side surface of the grounding through hole 40 and the inner side surface of the sacrificial through hole 210.
  • the inspection and repair of the electrodeposition insulating film 50 performed in step S6 of the above embodiment can be performed regardless of the method of forming the electrodeposition insulating film 50. That is, the electrodeposition insulating film 50 is not limited to the case where the template 30 is used to form the electrode 30 as in step S5 of the present embodiment. On the other hand, if the step S6 is performed, the electrodeposition insulating film can be inspected and further repaired. Needless to say, the inspection and repair of the electrodeposited insulating film 50 performed in step S6 is not limited to the methods of other steps S1 to S4 and S7 to S9.
  • the formation of the through holes 40 to 42 and 210 in the step S4 and the formation of the through electrodes 70 to 72 and 220 and the bumps 73 in the steps S6 and S7 are not limited to the method of the above embodiment.
  • the through holes 40 to 42 and 210 may be formed by using, for example, a photolithography process and an etching process without using the template 30 as in step S3.
  • the through electrodes 70 to 72, 220 and the bumps 73 may be formed by immersing in, for example, a plating layer without using the template 30 as in steps S6 and S7.

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Abstract

　本発明は、基板を厚み方向に貫通する第１の貫通孔内に導電性の絶縁膜溶液を供給すると共に、基板を厚み方向に貫通する第２の貫通孔内に導電性液を供給する第１の工程と、第１の貫通孔内の絶縁膜溶液と第２の貫通孔内の導電性液との間に電圧を印加し、第１の貫通孔の内側面において、絶縁膜を形成する、又は絶縁膜の形成状態を検査する第２の工程と、を有し、半導体装置の製造工程のスループットを向上させる。

Description

半導体装置の製造方法及び半導体装置
　本発明は、半導体装置の製造方法及びその製造方法で製造される半導体装置に関する。
　本願は、２０１２年１０月１６日に日本国に出願された特願２０１２－２２８５７３号に基づき、優先権を主張し、その内容をここに援用する。
　近年、半導体装置の高性能化が要求され、半導体デバイスの高集積化が進んでいる。かかる状況下で、高集積化された半導体デバイスを水平面内に複数配置し、これら半導体デバイスを配線で接続して半導体装置を製造する場合、配線長が増大し、それにより配線の抵抗が大きくなること、また配線遅延が大きくなることが懸念される。
　そこで、半導体デバイスを３次元に積層する３次元集積技術が提案されている。この３次元集積技術においては、裏面を研磨することで薄化され、表面に複数の電子回路が形成された半導体ウェハ（以下、「ウェハ」という）を貫通するように、例えば１００μｍ以下の微細な径を有する電極、いわゆる貫通電極（ＴＳＶ：Ｔｈｒｏｕｇｈ　Ｓｉｌｉｃｏｎ　Ｖｉａ）が複数形成される。そして、この貫通電極を介して、上下に積層されたウェハが電気的に接続される。
　上述した貫通電極を形成する際には、例えば貫通孔内にスパッタリングやめっきなどにより金属を埋め込んで貫通電極を形成する前に、当該貫通孔の内側面に絶縁膜が形成される。この絶縁膜は例えば蒸着重合によって形成される（特許文献１）。
特開２００９－２３１７８３号公報
　しかしながら、特許文献１に記載されたように蒸着重合によって絶縁膜を形成すると、貫通孔内や基板の裏面で膜が均一に成長するため、貫通孔の内側面だけでなく貫通孔の底部や基板の裏面上にも絶縁膜が形成されてしまう。このため、例えばレーザ加工やドライエッチングなどを用いて、貫通孔の底部や基板の裏面上の絶縁膜を選択的に除去する必要があった。したがって、半導体装置の製造工程のスループットに改善の余地があった。
　本発明は、かかる点に鑑みてなされたものであり、半導体装置の製造工程において基板を厚み方向に貫通する貫通孔の内側面に絶縁膜を適切に形成しつつ、当該半導体装置の製造工程のスループットを向上させることを目的とする。
　前記の目的を達成するため、本発明は、半導体装置の製造方法であって、基板を厚み方向に貫通する第１の貫通孔内に導電性の絶縁膜溶液を供給すると共に、基板を厚み方向に貫通する第２の貫通孔内に導電性液を供給する第１の工程と、前記第１の貫通孔内の絶縁膜溶液と前記第２の貫通孔内の導電性液との間に電圧を印加し、前記第１の貫通孔の内側面において、絶縁膜を形成する又は絶縁膜の形成状態を検査する第２の工程と、を有している。
　本発明によれば、第１の貫通孔内の絶縁膜溶液と第２の貫通孔内の導電性液との間に電圧を印加すると、当該絶縁膜溶液と導電性液との間の基板に電流が流れる。例えば絶縁膜溶液がカチオン型（陽イオン）の場合、第１の貫通孔内の絶縁膜溶液を陰極とし、第２の貫通孔内の導電性液を陽極として電圧を印加すると、第１の貫通孔の側面から第２の貫通孔の側面に向かって基板内を電流が流れる。そうすると、この電流によって第１の貫通孔の内側面に絶縁膜を形成することができる。しかも、従来の蒸着重合のように第１の貫通孔の底部や基板の裏面上に絶縁膜が形成されないので、この絶縁膜を除去する工程を省略することができる。したがって、本発明によれば、半導体装置の製造工程のスループットを向上させることができる。
　また、第１の貫通孔内の絶縁膜溶液と第２の貫通孔内の導電性液との間に電圧を印加すると、第１の貫通孔の内側面の絶縁膜の形成状態を検査することができる。具体的には、例えば第１の貫通孔内の絶縁膜溶液と第２の貫通孔内の導電性液との間を流れる電流の電流値を測定し、測定された電流値の変化により絶縁膜の形成状態を検査する。電流が流れている状態では絶縁膜が完全に形成されておらず、電圧の印加を継続して、絶縁膜を形成する。そして、電流が流れなくなる際（電流値がゼロになる際）に、絶縁膜が完全に形成される。このように絶縁膜の形成状態を検査することで、第１の貫通孔の内側面に絶縁膜をより適切に形成することができる。
　別な観点による本発明は、導電層と絶縁層が積層された基板には、当該基板を厚み方向に貫通する第１の貫通孔と第２の貫通孔が形成され、前記導電層における前記第１の貫通孔の内側面に絶縁膜が形成され、且つ前記絶縁層における前記第１の貫通孔の内側面には絶縁膜が形成されておらず、前記第２の貫通孔の内側面には絶縁膜が形成されていない半導体装置である。
　本発明によれば、半導体装置の製造工程において基板を厚み方向に貫通する貫通孔の内側面に絶縁膜を適切に形成しつつ、当該半導体装置の製造工程のスループットを向上させることができる。
本実施の形態にかかる半導体装置の製造方法の主な工程を示すフローチャートである。 ウェハの構成の概略を示す縦断面図である。 ウェハに支持基板を配設した様子を示す説明図である。 ウェハを薄化した様子を示す説明図である。 ウェハにテンプレートを配設した様子を示す説明図である。 ウェハ上にエッチング液を供給した様子を示す説明図である。 ウェハに貫通孔を形成した様子を示す説明図である。 貫通孔内に電着絶縁膜溶液を供給した様子を示す説明図である。 電源用貫通孔の内側面と信号用貫通孔の内側面に電着絶縁膜を形成する様子を示す説明図である。 電源用貫通孔（信号用貫通孔）内の電着絶縁膜溶液から接地用貫通孔内の電着絶縁膜溶液に電流が流れる様子を示す平面視における説明図である。 電源用貫通孔（信号用貫通孔）の内側面と底面を分割して示した説明図である。 接地用貫通孔内の電着絶縁膜溶液と電源用貫通孔内の電着絶縁膜溶液との間に電圧を印加し、電源用貫通孔の内側面の電着絶縁膜を検査する様子を示す説明図である。 一対の信号用貫通孔内の電着絶縁膜溶液間に電圧を印加し、信号用貫通孔の内側面の電着絶縁膜を検査する様子を示す説明図である。 貫通孔内にめっき液を供給した様子を示す説明図である。 貫通孔内に貫通電極を形成した様子を示す説明図である。 貫通電極上にバンプを形成した様子を示す説明図である。 半導体装置が製造された様子を示す説明図である。 他の実施の形態にかかるウェハとテンプレートの構成の概略を示す縦断面図である。 他の実施の形態において、電源用貫通孔の内側面と信号用貫通孔の内側面に電着絶縁膜を形成する様子を示す説明図である。 他の実施の形態において貫通孔内に貫通電極を形成し、さらに貫通電極上にバンプを形成した様子を示す説明図である。 他の実施の形態において、半導体装置が製造された様子を示す説明図である。 他の実施の形態にかかるウェハの構成の概略を示す縦断面図である。 他の実施の形態にかかるウェハの構成の概略を示す平面図である。 他の実施の形態において、ウェハにテンプレートを配設した様子を示す説明図である。 他の実施の形態において、ウェハに貫通孔を形成した様子を示す説明図である。 他の実施の形態において、貫通孔内に電着絶縁膜溶液を供給した様子を示す説明図である。 他の実施の形態において、接地用貫通孔の内側面、電源用貫通孔の内側面及び信号用貫通孔の内側面に電着絶縁膜を形成する様子を示す説明図である。 他の実施の形態において、貫通孔内に貫通電極を形成した様子を示す説明図である。 他の実施の形態において、接地用貫通電極、電源用貫通電極及び信号用貫通電極上にバンプを形成した様子を示す説明図である。 他の実施の形態において、半導体装置が製造された様子を示す説明図である。 他の実施の形態において、電源用貫通孔の内側面と信号用貫通孔の内側面に電着絶縁膜を形成する様子を示す説明図である。
　以下、本発明の実施の形態について説明する。本実施の形態では、本発明にかかる半導体装置の製造方法と、当該製造方法によって製造される半導体装置について説明する。図１は、本実施の形態にかかる半導体装置の製造方法の主な処理フローを示している。なお、以下の説明で用いる図面において、各構成要素の寸法は、技術の理解の容易さを優先させるため、必ずしも実際の寸法に対応していない。
　先ず、図２に示すように基板としてのウェハ１０において、例えばシリコンからなる導電層としてのバルク層１１上にデバイス層１２を形成する（図１の工程Ｓ１）。以下、バルク層１１において、デバイス層１２側の面を表面１１ａといい、デバイス層１２と反対側の面を裏面１１ｂという。また、デバイス層１２において、バルク層１１と反対側の面を表面１２ａといい、バルク層１１側の面を裏面１２ｂという。
　デバイス層１２には、金属の接地線１３、金属の電源線１４、金属の信号線１５が形成されている。図２では接地線１３、電源線１４、信号線１５はそれぞれ１つずつ図示されているが、実際にはデバイス層１２内に複数形成されている。またデバイス層１２には、図示はしないが、その他の配線や、種々の回路、電極等も形成されている。上記接地線１３、電源線１４、信号線１５は、絶縁膜１６に覆われている。この絶縁膜１６によって、デバイス層１２は全体として絶縁層を構成している。
　なおウェハ１０には、後述するようにウェハ１０を厚み方向に貫通する貫通孔４０～４２（図２の点線部）が形成される。
　その後、図３に示すようにデバイス層１２の表面１２ａに支持基板２０を配設する（図１の工程Ｓ２）。支持基板２０はデバイス層１２の表面１２ａを覆うように配置される。また、支持基板２０は例えば剥離可能な接着剤によってデバイス層１２と接着される。なお、支持基板２０にはシリコンウェハやガラス基板が用いられる。
　なお、ウェハ１０又は支持基板２０のいずれか一方には、貫通孔４０～４２と対応する位置に、図示しない電極（以下、「ウェハ側電極」という。）が設けられている。
　その後、図４に示すようにバルク層１１の裏面１１ｂを研磨し、ウェハ１０を薄化する（図１の工程Ｓ３）。この工程Ｓ３において、ウェハ１０の表裏面を反転させ、バルク層１１の下方にデバイス層１２を配置する。また工程Ｓ３の後は、ウェハ１０が薄化された状態で後続の工程が行われるが、支持基板２０がウェハ１０に十分な強度を与えるので、搬送時のウェハ１０の割れなどを防止することができる。
　その後、図５に示すようにバルク層１１の裏面１１ｂ側にテンプレート３０を配設する。テンプレート３０は、例えば略円盤形状を有し、ウェハ１０の平面視における形状と同一の形状を有している。なお、テンプレート３０には例えば炭化珪素（ＳｉＣ）などが用いられる。
　テンプレート３０には、種々の処理液を流通させるための流通路３１が複数形成されている。複数の流通路３１は、テンプレート３０がウェハ１０に配置された際に、当該ウェハ１０における貫通孔４０～４２の形成位置に対向する位置に形成されている。各流通路３１はテンプレート３０を厚み方向に貫通し、流通路３１の両端部は開口している。また、各流通路３１の側面には、電極３２が設けられている。
　その後、図６に示すように流通路３１を介してウェハ１０上にエッチング液Ｅを供給する。そして、ウェハ側電極とエッチング液Ｅが電気的に接続される。なお、エッチング液Ｅとしては、例えばフッ酸とイソプロピルアルコールの混合液（ＨＦ／ＩＰＡ）やフッ酸とエタノールの混合液などが用いられる。
　その後、例えば電源装置（図示せず）により、ウェハ側電極を陰極とし、テンプレート３０の電極３２を陽極として、エッチング液Ｅに電圧を印加する。そうすると、エッチング液Ｅによってウェハ１０の電界エッチングが行われ、すなわちエッチング液Ｅがウェハ１０をエッチングしながら当該ウェハ１０の内部に進入する。そして、図７に示すようにウェハ１０に貫通孔４０～４２が形成される（図１の工程Ｓ４）。なお貫通孔４０～４２が形成されると、エッチング液Ｅは除去される。
　これら貫通孔４０～４２は、ウェハ１０を完全に貫通していないが、後述するように貫通孔４０～４２内に形成される貫通電極７０～７２がウェハ１０の表面と裏面との間を電気的に接続することから、このように称する。そして具体的には、貫通孔４０～４２は、ウェハ１０のバルク層１１を厚み方向に貫通し、さらにデバイス層１２において接地線１３、電源線１４、信号線１５に達する位置まで形成される。以下、接地線１３に対応する位置に形成される貫通孔４０を接地用貫通孔４０といい、電源線１４に対応する位置に形成される貫通孔４１を電源用貫通孔４１といい、信号線１５に対応する位置に形成される貫通孔４２を信号用貫通孔４２という。なお、接地用貫通孔４０が本発明における第２の貫通孔に対応し、電源用貫通孔４１と信号用貫通孔４２がそれぞれ本発明における第１の貫通孔に対応している。
　その後、図８に示すように流通路３１を介してウェハ１０上に電着絶縁膜溶液Ｄを供給する。供給された電着絶縁膜溶液Ｄは、貫通孔４０～４２内にそれぞれ進入する。なお電着絶縁膜溶液Ｄには、導電性を有し、且つ後述するように貫通孔４０～４２内に電着絶縁膜５０を形成するための液が用いられる。本実施の形態では、電着絶縁膜溶液Ｄとして、例えばカチオン型（陽イオン）の電着ポリイミド溶液が用いられる。
　その後、例えば電源装置（図示せず）により、図９に示すようにテンプレート３０の電極３２を介して、接地用貫通孔４０内の電着絶縁膜溶液Ｄを陰極とし、電源用貫通孔４１内の電着絶縁膜溶液Ｄと信号用貫通孔４２内の電着絶縁膜溶液Ｄをそれぞれ陽極として電圧（バイアス電圧）を印加する。そうすると、図９及び図１０に示すように電源用貫通孔４１の側面から接地用貫通孔４０の側面に向かってバルク層１１内を電流が流れる。同様に信号用貫通孔４２の側面から接地用貫通孔４０の側面に向かってバルク層１１内を電流が流れる。
　ここで、図１１に示すように電源用貫通孔４１において、バルク層１１に接する側面を第１の内側面４１１とし、デバイス層１２に接する側面を第２の内側面４１２とし、電源線１４に接する底面を第３の底面４１３とする。同様に信号用貫通孔４２において、バルク層１１に接する側面を第１の内側面４２１とし、デバイス層１２に接する側面を第２の内側面４２２とし、信号線１５に接する底面を第３の底面４２３とする。
　バルク層１１は導電層であるため、電源用貫通孔４１の第１の内側面４１１から接地用貫通孔４０の側面に向かってバルク層１１内を上述した電流が流れる。この電流によって、バルク層１１における電源用貫通孔４１の第１の内側面４１１に電着絶縁膜５０が形成される。同様に、信号用貫通孔４２においてもバルク層１１に接する第１の内側面４２ａに電着絶縁膜５０が形成される（図１の工程Ｓ５）。
　一方、デバイス層１２は絶縁層であるため、当該デバイス層１２内に電流が流れない。したがって、デバイス層１２における電源用貫通孔４１の第２の内側面４１２には電着絶縁膜が形成されない。同様に、信号用貫通孔４２においてもデバイス層１２に接する第２の内側面４２２に電着絶縁膜が形成されない。このように電源用貫通孔４１の第２の内側面４１２と信号用貫通孔４２の第２の内側面４２２に電着絶縁膜が形成されなくても、もともとデバイス層１２が絶縁層であるため、問題はない。
　また、電源線１４側にも電流が流れないので、電源用貫通孔４１の第３の底面４１３にも電着絶縁膜が形成されない。同様に、信号用貫通孔４２の第３の底面４２３にも電着絶縁膜が形成されない。従来の蒸着重合であれば、電源用貫通孔４１と信号用貫通孔４２内に絶縁膜を形成する際、第３の底面４１３、４２３にも絶縁膜が形成されていた為、当該絶縁膜を別途除去する必要があった。この点、本実施の形態によれば、第３の底面４１３、４２３に電着絶縁膜が形成されないので、従来の絶縁膜を除去する工程を省略することができる。
　なお、電着絶縁膜溶液Ｄはカチオン型であるため、工程Ｓ５において接地用貫通孔４０の内側面に電着絶縁膜は形成されない。
　この工程Ｓ５において、接地用貫通孔４０と、電源用貫通孔４１及び信号用貫通孔４２との間を流れる電流の電流値を制御部６０で測定し、電着絶縁膜の形成状態を検査する。具体的には、電源用貫通孔４１の第１の内側面４１１と信号用貫通孔４２の第１の内側面４２１の電着絶縁膜が成長するにつれ、制御部６０で測定される電流値は変化し、すなわち電流値が小さくなる。そして、電源用貫通孔４１の第１の内側面４１１と信号用貫通孔４２の第１の内側面４２１に電着絶縁膜５０が完全に形成されると、電流が流れなくなる。このとき制御部６０では、電流値がゼロと測定され、電着絶縁膜５０の形成が終了したと判定されて、電源装置（図示せず）による電圧の印加が停止される。
　なお、例えば電着絶縁膜溶液Ｄとしてアニオン型（陰イオン）の溶液が用いられる場合には、工程Ｓ５において接地用貫通孔４０内の電着絶縁膜溶液Ｄを陽極とし、電源用貫通孔４１内の電着絶縁膜溶液Ｄと信号用貫通孔４２内の電着絶縁膜溶液Ｄをそれぞれ陰極として電圧を印加すればよい。そうすると、バルク層１１における電源用貫通孔４１の第１の内側面４１１と、バルク層１１における信号用貫通孔４２の第１の内側面４２１に、それぞれ電着絶縁膜５０が形成される。
　工程Ｓ５における電着絶縁膜５０の形成が終了すると、当該電着絶縁膜５０が適切に形成されているか否かを検査してもよい。そして検査の結果、工程Ｓ５において電着絶縁膜５０が適切に形成されていなかった場合には、電着絶縁膜５０が修復されて当該電着絶縁膜５０が適切に形成される（図１の工程Ｓ６）。
　工程Ｓ６では、例えば図１２に示すように接地用貫通孔４０内の電着絶縁膜溶液Ｄを陰極とし、電源用貫通孔４１内の電着絶縁膜溶液Ｄを陽極として電圧（バイアス電圧）を印加する。続いて、制御部６０によって接地用貫通孔４０と電源用貫通孔４１との間を流れる電流の電流値を測定する。そして、制御部６０で測定される電流値がゼロであった場合、すなわち電流が流れなかった場合、工程Ｓ５において電着絶縁膜５０が適切に形成されていたことになる。
　一方、制御部６０で測定される電流値がゼロより大きい場合、すなわちリーク電流が存在する場合、工程Ｓ５において電着絶縁膜５０が適切に形成されてなかったことになる。かかる場合、制御部６０で測定される電流値がゼロになるまで、接地用貫通孔４０と電源用貫通孔４１内の電着絶縁膜溶液Ｄにさらに電圧を印加する。そうすると、電源用貫通孔４１の第１の内側面４１１の電着絶縁膜５０が修復され、電流が流れなくなった際に、当該電着絶縁膜５０が適切に形成される。この電着絶縁膜５０の修復においても、上記工程Ｓ５と同様に、バルク層１１における電源用貫通孔４１の第１の内側面４１１にのみ電着絶縁膜５０が形成され、第２の内側面４１２と第３の底面４１３には電着絶縁膜が形成されない。したがって、電着絶縁膜５０の修復を適切且つ効率よく行うことができる。
　同様の方法で工程Ｓ６において、接地用貫通孔４０内の電着絶縁膜溶液Ｄと、信号用貫通孔４２内の電着絶縁膜溶液Ｄとの間に電圧を印加し、信号用貫通孔４２内の電着絶縁膜５０の検査と修復が行われてもよい。
　また工程Ｓ６では、例えば図１３に示すように一対の信号用貫通孔４２、４２内の電着絶縁膜溶液Ｄ間に電圧を印加してもよい。制御部６０によって一対の信号用貫通孔４２、４２間を流れる電流の電流値を測定する。そして、制御部６０で測定される電流値がゼロであった場合、すなわち電流が流れなかった場合、工程Ｓ５において電着絶縁膜５０が適切に形成されていたことになる。
　一方、制御部６０で測定される電流値がゼロより大きい場合、すなわちリーク電流が存在する場合、工程Ｓ５において電着絶縁膜５０が適切に形成されてなかったことになる。かかる場合、制御部６０で測定される電流値がゼロになるまで、一対の信号用貫通孔４２、４２内の電着絶縁膜溶液Ｄ間にさらに電圧を印加する。そうすると、一の信号用貫通孔４２の第１の内側面４２１の電着絶縁膜５０が修復され、電流が流れなくなった際に、当該電着絶縁膜５０が適切に形成される。
　なお工程Ｓ５と工程Ｓ６が終了し、電源用貫通孔４１の第１の内側面４１１と信号用貫通孔４２の第１の内側面４２１にそれぞれ電着絶縁膜５０が適切に形成されると、電着絶縁膜溶液Ｄが除去される。
　その後、貫通孔４０～４２に形成される後述の貫通電極７０～７２が銅からなる場合には、必要に応じて、貫通孔４０～４２の内部に例えばニッケルからなるバリア膜が形成される。このバリア膜は、例えば上述した工程Ｓ４のエッチング処理や後述する工程Ｓ７のめっき処理と同様の方法で形成される。
　その後、図１４に示すように流通路３１を介してウェハ１０上にめっき液Ｍを供給する。供給されためっき液Ｍは、貫通孔４０～４２内にそれぞれ進入する。そして、ウェハ側電極とめっき液Ｍが電気的に接続される。なお、めっき液Ｍとしては、例えば電解銅めっき液などが用いられる。
　その後、例えば電源装置（図示せず）により、ウェハ側電極を陰極とし、テンプレート３０の電極３２を陽極として、めっき液Ｍに電圧を印加する。そして、貫通孔４０～４２内のめっき液Ｍに対して電界めっきが行われ、図１５に示すように貫通孔４０～４２内にそれぞれ貫通電極７０～７２が形成される（図１の工程Ｓ７）。
　以下、接地用貫通孔４０内に形成され、接地線１３に接続される貫通電極７０を接地用貫通電極７０といい、電源用貫通孔４１内に形成され、電源線１４に接続される貫通電極７１を電源用貫通電極７１といい、信号用貫通孔４２内に形成され、信号線１５に接続される貫通電極７２を信号用貫通電極７２という。
　その後、図１６に示すように貫通電極７０～７２上のめっき液Ｍに対してさらに電界めっきが行われ、当該貫通電極７０～７２上にバンプ７３がそれぞれ形成される（図１の工程Ｓ８）。なおバンプ７３が形成されると、めっき液Ｍが除去される。
　その後、ウェハ側電極と貫通電極７０～７２を電気的に非接続の状態にして、貫通電極７０～７２を電気的に独立させる。そして、テンプレート３０の電極３２を電気的試験の電極として用いて、ウェハ１０の貫通電極７０～７２やデバイス層１２の電子回路等の電気的特性の検査を行う。この検査が終了すると、テンプレート３０をウェハ１０の上方から退避させる。
　その後、例えばウェハ接合装置（図示せず）において、図１７に示すように積層されるウェハ１０の接地線１３、電源線１４及び信号線１５と、貫通電極７０～７２上のバンプ７３とがそれぞれ導通するように複数のウェハ１０が接合される。このとき、ウェハ１０と支持基板２０の剥離も行われる。こうしてウェハ１０が３次元的に積層された半導体装置１００が製造される（図１の工程Ｓ９）。
　以上の実施の形態によれば、工程Ｓ５において、接地用貫通孔４０内の電着絶縁膜溶液Ｄを陰極とし、電源用貫通孔４１内の電着絶縁膜溶液Ｄと信号用貫通孔４２内の電着絶縁膜溶液Ｄをそれぞれ陽極として電圧を印加すると、電源用貫通孔４１の側面から接地用貫通孔４０の側面に向かってバルク層１１内を電流が流れる。そうすると、この電流によってバルク層１１における電源用貫通孔４１の第１の内側面４１１に電着絶縁膜５０を形成することができる。同様に、信号用貫通孔４２の側面から接地用貫通孔４０の側面に向かってバルク層１１内を電流が流れ、バルク層１１における信号用貫通孔４２の第１の内側面４２１にも電着絶縁膜５０を形成することができる。
　またウェハ１０には接地用貫通孔４０、電源用貫通孔４１、信号用貫通孔４２がそれぞれ複数形成される。かかる場合でも工程Ｓ５において、すべての接地用貫通孔４０内の電着絶縁膜溶液Ｄを陰極とし、すべての電源用貫通孔４１とすべての信号用貫通孔４２内の電着絶縁膜溶液Ｄをそれぞれ陽極として電圧を印加すると、電源用貫通孔４１の第１の内側面４１１と信号用貫通孔４２の第１の内側面４２１にそれぞれ電着絶縁膜５０を選択的に形成することができる。
　また工程Ｓ５において、このように電源用貫通孔４１の第１の内側面４１１と信号用貫通孔４２の第１の内側面４２１に電着絶縁膜５０がそれぞれ形成されることにより、その後工程Ｓ６において形成される電源用貫通電極７１と信号用貫通電極７２をそれぞれ適切に機能させることができる。
　なお工程Ｓ５において、接地用貫通孔４０の内側面には電着絶縁膜が形成されないが、当該接地用貫通孔４０内に形成される接地用貫通電極７０は接地線１３に接続されるので、接地用貫通電極７０も適切に機能させることができる。
　また工程Ｓ５では、従来の蒸着重合のように電源用貫通孔４１と信号用貫通孔４２の第３の底面４１３、４２３やウェハ１０の裏面上に絶縁膜が形成されないので、この絶縁膜を除去する工程を省略することができる。したがって、本実施の形態によれば、半導体装置１００の製造工程のスループットを向上させることができる。
　また工程Ｓ５において、このように電源用貫通孔４１と信号用貫通孔４２の第３の底面４１３、４２３には電着絶縁膜が形成されないので、その後工程Ｓ７において電源用貫通孔４１と信号用貫通孔４２内にめっき液を供給する際、当該めっき液を電源線１４と信号線１５上にそれぞれ適切に供給できる。このため、電源用貫通電極７１と信号用貫通電極７２を適切に形成することができ、これら電源用貫通電極７１と信号用貫通電極７２をそれぞれ電源線１４と信号線１５に効率よく接続させることができる。
　また工程Ｓ５において、接地用貫通孔４０と、電源用貫通孔４１及び信号用貫通孔４２との間を流れる電流の電流値を制御部６０で測定して、電着絶縁膜の形成状態を検査することができる。そして、制御部６０において電流値がゼロと測定された際に、電着絶縁膜５０の形成が終了したと判定されるので、電源用貫通孔４１の第１の内側面４１１と信号用貫通孔４２の第１の内側面４２１にそれぞれ電着絶縁膜５０を適切に形成することができる。
　さらに工程Ｓ６において、接地用貫通孔４０と電源用貫通孔４１との間、接地用貫通孔４０と信号用貫通孔４２との間、或いは一対の信号用貫通孔４２、４２間に電圧を印加することにより、電源用貫通孔４１からのリーク電流の有無と信号用貫通孔４２からのリーク電流の有無を検査することができ、工程Ｓ５において電着絶縁膜５０が適切に形成されているかを検査することができる。そして検査の結果、電着絶縁膜５０が適切に形成されていなかった場合には、上記電圧をさらに印加することにより、電着絶縁膜５０が修復される。したがって、電源用貫通孔４１の第１の内側面４１１と信号用貫通孔４２の第１の内側面４２１にそれぞれ電着絶縁膜５０をより適切に形成することができる。
　以上の実施の形態の工程Ｓ５では、接地用貫通孔４０、電源用貫通孔４１及び信号用貫通孔４２内に、それぞれ同一の電着絶縁膜溶液Ｄを供給していたが、接地用貫通孔４０内に供給される液は導電性を有する液であれば、電着絶縁膜溶液Ｄに限定されない。但し、テンプレート３０を用いて液を供給する場合、すべての貫通孔４０～４２に同一の電着絶縁膜溶液Ｄを供給した方が効率がよい。また、電源用貫通孔４１と信号用貫通孔４２に供給される電着絶縁膜溶液Ｄに、異なる液が混合されるおそれがないので、当該電源用貫通孔４１の第１の内側面４１１と信号用貫通孔４２の第１の内側面４２１にそれぞれ電着絶縁膜５０を適切に形成することができる。
　以上の実施の形態では、接地線１３、電源線１４、信号線１５に対して、それぞれ１つの貫通電極７０～７２を形成して接続していたが、例えば２つの貫通電極を接続してもよい。
　かかる場合、図１８に示すようにウェハ１０には、厚み方向に貫通する一対の接地用貫通孔４０ａ、４０ｂ、一対の電源用貫通孔４１ａ、４１ｂ、一対の信号用貫通孔４２ａ、４２ｂ（図１８の点線部）が形成される。またテンプレート３０には、これら貫通孔４０ａ～４２ｂの形成位置に対向する位置に複数の流通路３１が形成され、さらに各流通路３１の側面には電極３２が設けられている。
　そして、工程Ｓ４において電界エッチングを行い上述した貫通孔４０ａ～４２ｂを形成した後、工程Ｓ５において、図１９に示すようにバルク層１１における電源用貫通孔４１ａ、４１ｂの第１の内側面４１１と、バルク層１１における信号用貫通孔４２ａ、４２ｂの第１の内側面４２１に、それぞれ電着絶縁膜５０を形成する。また工程Ｓ６において、電源用貫通孔４１ａ、４１ｂからのリーク電流の有無と信号用貫通孔４２ａ、４２ｂからのリーク電流の有無を検査して、工程Ｓ５において形成された電着絶縁膜５０の適否を検査し、さらに電着絶縁膜５０が適切に形成されていないと判断された場合には、当該電着絶縁膜５０を修復する。なお、これら工程Ｓ５、Ｓ６の方法は、上記実施の形態における工程Ｓ５、Ｓ６の方法と同様であるので説明を省略する。
　その後、工程Ｓ７において電界めっきを行い、図２０に示すように各貫通孔４０ａ～４２ｂ内に、それぞれ接地用貫通電極７０ａ、７０ｂ、電源用貫通電極７１ａ、７１ｂ、信号用貫通電極７２ａ、７２ｂを形成する。その後、工程Ｓ８においてさらに電界めっきを行い、各貫通電極７０ａ～７２ｂ上にバンプ７３を形成する。なお、これら工程Ｓ７、Ｓ８の方法は、上記実施の形態における工程Ｓ７、Ｓ８の方法と同様であるので説明を省略する。
　その後、工程Ｓ９において複数のウェハ１０を積層して接合し、図２１に示すように半導体装置１００が製造される。
　ここで、半導体チップ（半導体デバイス）の３次元集積方法としては、デバイスの形成されたウェハを半導体チップに切り出した後に積層するチップ積層方式と、本実施の形態のように半導体チップに切り出す前にウェハレベルで積層していくウェハ積層方式とがある。チップ積層方式であれば良品チップのみを積層すればよいので高い歩留まりを得ることができるが、生産性が悪くなってしまう。ある程度の良品チップ率が期待できるのであれば、高い生産性を得られるウェハ積層方式を行うことが望ましい。しかしながら、ウェハ積層方式においては、良品チップ率が１００％でない限り、良品チップと不良品チップの混載された半導体装置が出来あがってしまうのである。このように不良品チップが存在していると、積層された複数の半導体チップは貫通電極で電気的に接続されているため、当該不良品チップの影響が良品チップにも及ぶ場合がある。かかる場合、良品チップも不良品となり、半導体装置自体も不良品となってしまう。したがって、半導体装置の歩留まり低下が生じることになる。
　この点、本実施の形態によれば、ウェハ１０に不良品チップがある場合、例えば工程Ｓ８において、当該不良品チップの信号線１５に接続される一の信号線用貫通電極７０ａ上にバンプ７３を形成しないようにすればよい。そうすると、当該不良品チップが良品チップと電気的に分離され、且つ不良品チップの影響が他の良品チップに及ばない。一方、工程Ｓ８において、他の信号用貫通電極７０ｂ上にバンプ７３を形成すれば、不良品チップの上下に積層された良品チップを電気的に接続することができる。したがって、不良品チップが存在しても半導体装置１００を良品にすることができ、半導体装置１００の歩留まりを向上させることができる。
　以上の実施の形態では、ウェハ１０に貫通孔４０～４２を形成していたが、さらにウェハ１０のスクライブラインとなる領域に貫通孔を形成してもよい。なお、スクライブラインとは、ウェハ１０が切断され複数の半導体チップに分割される際のラインのことである。
　かかる場合、図２２及び図２３に示すようにウェハ１０のデバイス層１２には、接地線１３、電源線１４及び信号線１５を備えたデバイス２００が複数形成されている。デバイス２００は、ウェハ面内均一に複数形成されている。また複数のデバイス２００間には、スクライブライン２０１が形成されている。このスクライブライン２０１に、図２２に示すように犠牲貫通孔２１０が形成される（図２２の点線部）。
　そして図２４に示すように、工程Ｓ３においてウェハ１０を薄化した後、バルク層１１の裏面１１ｂ側にテンプレート３０を配設する。テンプレート３０には、これら貫通孔４０～４２、２１０の形成位置に対向する位置に複数の流通路３１が形成され、さらに各流通路３１の側面には電極３２が設けられている。
　その後、工程Ｓ４において、図２５に示すように流通路３１を介してウェハ１０上にエッチング液Ｅを供給する。そして、ウェハ側電極とエッチング液Ｅが電気的に接続される。その後、例えば電源装置（図示せず）により、ウェハ側電極を陰極とし、テンプレート３０の電極３２を陽極として、エッチング液Ｅに電圧を印加する。そうすると、エッチング液Ｅによってウェハ１０の電界エッチングが行われ、ウェハ１０に貫通孔４０～４２、２１０が形成される。以下、貫通孔２１０を犠牲貫通孔２１０という。犠牲貫通孔２１０は、ウェハ１０のバルク層１１とデバイス層１２を厚み方向に貫通する。なお犠牲貫通孔２１０は、本発明における第２の貫通孔に対応している。また本実施の形態においては、接地用貫通孔４０は本発明における第１の貫通孔に対応している。
　その後、工程Ｓ５において、図２６に示すように流通路３１を介してウェハ１０上に電着絶縁膜溶液Ｄを供給する。供給された電着絶縁膜溶液Ｄは、貫通孔４０～４２、２１０内にそれぞれ進入する。
　その後、例えば電源装置（図示せず）により、図２７に示すように犠牲貫通孔２１０内の電着絶縁膜溶液Ｄを陰極とし、接地用貫通孔４０内の電着絶縁膜溶液Ｄ、電源用貫通孔４１内の電着絶縁膜溶液Ｄ、及び信号用貫通孔４２内の電着絶縁膜溶液Ｄをそれぞれ陽極として電圧を印加する。そうすると、接地用貫通孔４０の側面、電源用貫通孔４１の側面及び信号用貫通孔４２の側面から犠牲貫通孔２１０の側面に向かってバルク層１１内を電流が流れる。この電流によって、バルク層１１における接地用貫通孔４０の内側面と、バルク層１１における電源用貫通孔４１の第１の内側面４１１と、バルク層１１における信号用貫通孔４２の第１の内側面４２１に、それぞれ電着絶縁膜５０が形成される。一方、犠牲貫通孔２１０の内側面には電着絶縁膜５０は形成されない。
　なお本実施の形態では、上記実施の形態と異なり、バルク層１１における接地用貫通孔４０の内側面にも電着絶縁膜５０を形成したが、かかる場合でも当該設置用貫通孔４０内に形成される接地用貫通電極７０を適切に機能させることができる。
　その後、工程Ｓ６において、電源用貫通孔４１からのリーク電流の有無と信号用貫通孔４２からのリーク電流の有無を検査して、工程Ｓ５において形成された電着絶縁膜５０の適否を検査する。さらに電着絶縁膜５０が適切に形成されていないと判断された場合には、当該電着絶縁膜５０を修復する。この工程Ｓ６の方法は、上記実施の形態における工程Ｓ６の方法と同様であるので説明を省略する。なお工程Ｓ６において、接地用貫通孔４０の内側面に形成された電着絶縁膜５０を検査し、さらに修復してもよい。しかしながら、当該電着絶縁膜５０の有無によらず、接地用貫通電極７０は適切に機能するので、接地用貫通孔４０に対する工程Ｓ６を行わなくてもよい。
　その後、工程Ｓ７において、図２８に示すように流通路３１を介してウェハ１０上にめっき液Ｍを供給する。供給されためっき液Ｍは、貫通孔４０～４２、２１０内にそれぞれ進入する。そして、ウェハ側電極とめっき液Ｍが電気的に接続される。その後、例えば電源装置（図示せず）により、ウェハ側電極を陰極とし、テンプレート３０の電極３２を陽極として、めっき液Ｍに電圧を印加する。そうすると、貫通孔４０～４２、２１０内のめっき液Ｍに対して電界めっきが行われ、ウェハ１０に貫通孔４０～４２、２１０内に貫通電極７０～７２、２２０が形成される。以下、貫通電極２２０を犠牲貫通電極２２０という。
　その後、工程Ｓ８において、図２９に示すように貫通電極７０～７２上のめっき液Ｍに対してさらに電界めっきが行われ、当該貫通電極７０～７２上にバンプ７３がそれぞれ形成される。このとき、犠牲貫通電極２２０には電界めっきが行われず、当該犠牲貫通電極２２０上にバンプが形成されない。
　その後、工程Ｓ９において、図３０に示すように積層されるウェハ１０の接地線１３、電源線１４及び信号線１５と、貫通電極７０～７２上のバンプ７３がそれぞれ導通するように複数のウェハ１０が接合される。こうして半導体装置１００が製造される。
　このとき、犠牲貫通電極２２０上にはバンプが形成されていないので、積層されるウェハ１０において犠牲貫通電極２２０は電気的に接続されない。犠牲貫通電極２２０はスクライブラインに形成されるので、ウェハ１０が切断され複数の半導体チップに分割される際に犠牲貫通電極２２０は除去される。なお、このようにスクライブライン２０１における貫通電極を電気的に接続しないようにするため、工程Ｓ７において犠牲貫通孔２１０内に犠牲貫通電極を形成しないようにしてもよい。
　本実施の形態においても、上記実施の形態と同様の効果を享受することができる。すなわち、接地用貫通孔４０、電源用貫通孔４１及び信号用貫通孔４２に電着絶縁膜５０を適切に成膜しつつ、半導体装置１００の製造工程のスループットを向上させることができる。
　なお、以上の実施の形態では、工程Ｓ５において接地用貫通孔４０の内側面に電着絶縁膜５０を形成していたが、この電着絶縁膜５０を形成しないようにしてもよい。かかる場合、図３１に示すように接地用貫通孔４０内の電着絶縁膜溶液Ｄ及び犠牲貫通孔２１０内の電着絶縁膜溶液Ｄをそれぞれ陰極とし、電源用貫通孔４１内の電着絶縁膜溶液Ｄ及び信号用貫通孔４２内の電着絶縁膜溶液Ｄをそれぞれ陽極として電圧を印加する。そうすると、電源用貫通孔４１の側面及び信号用貫通孔４２の側面から、接地用貫通孔４０の側面及び犠牲貫通孔２１０の側面に向かって、バルク層１１内を電流が流れる。この電流によって、バルク層１１における電源用貫通孔４１の第１の内側面４１１とバルク層１１における信号用貫通孔４２の第１の内側面４２１に、それぞれ電着絶縁膜５０が形成される。一方、接地用貫通孔４０の内側面と犠牲貫通孔２１０の内側面には、電着絶縁膜は形成されない。
　以上の実施の形態の工程Ｓ６で行われる電着絶縁膜５０の検査と修復は、当該電着絶縁膜５０の形成方法によらずに行うことができる。すなわち、本実施の形態の工程Ｓ５のようにテンプレート３０を用いて電着絶縁膜５０を形成する場合に限らず、例えば従来のように蒸着重合によって貫通孔内に形成された電着絶縁膜に対しても、上記工程Ｓ６を行えば、電着絶縁膜を検査でき、さらに修復することができる。なお、この工程Ｓ６で行われる電着絶縁膜５０の検査と修復が、他の工程Ｓ１～Ｓ４、Ｓ７～Ｓ９の方法にも限定されないのはいうまでもない。
　また工程Ｓ４における貫通孔４０～４２、２１０の形成や工程Ｓ６、Ｓ７における貫通電極７０～７２、２２０とバンプ７３の形成は、上記実施の形態の方法に限定されない。例えば貫通孔４０～４２、２１０の形成は、工程Ｓ３のようにテンプレート３０を用いず、例えばフォトリソグラフィー処理及びエッチング処理によって行ってもよい。また例えば貫通電極７０～７２、２２０とバンプ７３の形成も、工程Ｓ６、Ｓ７のようにテンプレート３０を用いず、例えばめっき層に浸漬することで行ってもよい。
　以上、添付図面を参照しながら本発明の好適な実施の形態について説明したが、本発明はかかる例に限定されない。当業者であれば、請求の範囲に記載された思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。本発明はこの例に限らず種々の態様を採りうるものである。
　　１０　ウェハ
　　１１　バルク層
　　１２　デバイス層
　　１３　接地線
　　１４　電源線
　　１５　信号線
　　１６　絶縁膜
　　２０　支持基板
　　３０　テンプレート
　　３１　流通路
　　３２　電極
　　４０　接地用貫通孔
　　４１　電源用貫通孔
　　４２　信号用貫通孔
　　５０　電着絶縁膜
　　６０　制御部
　　７０　接地用貫通電極
　　７１　電源用貫通電極
　　７２　信号用貫通電極
　　１００　半導体装置
　　２００　デバイス
　　２０１　スクライブライン
　　２１０　犠牲貫通孔
　　２２０　犠牲貫通電極
　　Ｄ　　電着絶縁膜溶液
　　Ｅ　　エッチング液
　　Ｍ　　めっき液

Claims (16)

  1. 半導体装置の製造方法であって、
    基板を厚み方向に貫通する第１の貫通孔内に導電性の絶縁膜溶液を供給すると共に、基板を厚み方向に貫通する第２の貫通孔内に導電性液を供給する第１の工程と、
    前記第１の貫通孔内の絶縁膜溶液と前記第２の貫通孔内の導電性液との間に電圧を印加し、前記第１の貫通孔の内側面において、絶縁膜を形成する又は絶縁膜の形成状態を検査する第２の工程と、を有する。
  2. 請求項１に記載の半導体装置の製造方法において、
    前記基板は導電層と絶縁層が積層されて構成され、
    前記第２の工程において、前記導電層における前記第１の貫通孔の内側面において、前記絶縁膜を形成する又は前記絶縁膜の形成状態を検査する。
  3. 請求項１に記載の半導体装置の製造方法において、
    前記第１の貫通孔と前記第２の貫通孔は、それぞれ基板に複数形成され、
    前記第２の工程において、複数の前記第１の貫通孔内の絶縁膜溶液を一の極とし、複数の前記第２の貫通孔内の導電性液を他の極として電圧を印加し、前記第１の貫通孔の内側面において、前記絶縁膜を選択的に形成する又は前記絶縁膜の形成状態を検査する。
  4. 請求項１に記載の半導体装置の製造方法において、
    前記第２の工程において、前記第１の貫通孔内の絶縁膜溶液と前記第２の貫通孔内の導電性液との間を流れる電流の電流値を測定し、前記測定された電流値の変化により前記絶縁膜の形成状態を検査する。
  5. 請求項１に記載の半導体装置の製造方法において、
    前記第２の工程において、前記第１の貫通孔内の絶縁膜溶液と前記第２の貫通孔内の導電性液との間に電圧を印加して、当該絶縁膜溶液と導電性液との間を流れる電流の電流値を測定し、前記測定された電流値に基づいて前記絶縁膜の形成の適否を検査し、
    前記検査の結果、前記絶縁膜が適切に形成されず前記電流が確認された場合には、前記第１の貫通孔内の絶縁膜溶液と前記第２の貫通孔内の導電性液との間に電圧をさらに印加して、前記第１の貫通孔の内側面に前記絶縁膜を形成する。
  6. 請求項１に記載の半導体装置の製造方法において、
    前記第１の貫通孔は基板に複数形成され、
    前記第２の工程において、対の前記第１の貫通孔内の絶縁膜溶液間に電圧を印加して、当該絶縁膜溶液間を流れる電流の電流値を測定し、前記測定された電流値に基づいて前記絶縁膜の形成の適否を検査し、
    前記検査の結果、前記絶縁膜が適切に形成されず前記電流が確認された場合には、前記対の第１の貫通孔内の絶縁膜溶液間に電圧をさらに印加して、当該第１の貫通孔の内側面に前記絶縁膜を形成する。
  7. 請求項１に記載の半導体装置の製造方法において、
    前記第２の貫通孔は、接地線に接続される貫通電極用の貫通孔である。
  8. 請求項１に記載の半導体装置の製造方法において、
    前記第２の貫通孔は、基板においてスクライブラインとなる領域に形成されている。
  9. 請求項１に記載の半導体装置の製造方法において、
    前記第１の工程の前に、前記第１の貫通孔と前記第２の貫通孔に対応する位置にそれぞれ絶縁膜溶液と導電性液を供給する流通路を備え、且つ前記流通路に電極を備えたテンプレートを基板に対向して配置し、
    前記第１の工程において、前記テンプレートの流通路から前記第１の貫通孔と前記第２の貫通孔にそれぞれ絶縁膜溶液と導電性液を供給し、
    前記第２の工程において、前記テンプレートの電極を介して、前記第１の貫通孔内の絶縁膜溶液と前記第２の貫通孔内の導電性液との間に電圧を印加する。
  10. 請求項１に記載の半導体装置の製造方法において、
    前記第２の貫通孔内に供給される導電性液は、前記第１の貫通孔内に供給される絶縁膜溶液と同一である。
  11. 半導体装置であって、
    導電層と絶縁層が積層された基板には、当該基板を厚み方向に貫通する第１の貫通孔と第２の貫通孔が形成され、
    前記導電層における前記第１の貫通孔の内側面に絶縁膜が形成され、且つ前記絶縁層における前記第１の貫通孔の内側面には絶縁膜が形成されておらず、
    前記第２の貫通孔の内側面には絶縁膜が形成されていない。
  12. 請求項１１に記載の半導体装置において、
    前記第１の貫通孔内に導電性の絶縁膜溶液を供給すると共に、前記第２の貫通孔内に導電性液を供給し、前記第１の貫通孔内の絶縁膜溶液と前記第２の貫通孔内の導電性液との間に電圧を印加して、前記第１の貫通孔の内側面において、絶縁膜が形成される又は絶縁膜の形成状態が検査される。
  13. 請求項１２に記載の半導体装置において、
    前記第２の貫通孔内に供給される導電性液は、前記第１の貫通孔内に供給される絶縁膜溶液と同一である。
  14. 請求項１１に記載の半導体装置において、
    前記第１の貫通孔と前記第２の貫通孔は、それぞれ基板に複数形成されている。
  15. 請求項１１に記載の半導体装置において、
    前記第２の貫通孔は、接地線に接続される貫通電極用の貫通孔である。
  16. 請求項１１に記載の半導体装置において、
    前記第２の貫通孔は、基板においてスクライブラインとなる領域に形成されている。
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