JP2020126705A - 積層型半導体装置及びその製造方法 - Google Patents

積層型半導体装置及びその製造方法 Download PDF

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Abstract

【課題】製造歩留まり率の向上を図ることができる積層型半導体装置を提供し、また、当該積層型半導体装置の製造方法を提供することを目的とする。【解決手段】複数の半導体チップと、前記半導体チップの予備として用いるための予備半導体チップと、前記複数の半導体チップの稼働状態と、前記予備半導体チップの稼働状態と、を制御する制御チップと、が積層された積層型半導体装置である。このような構成において、前記半導体チップ及び前記予備半導体チップは、非接触通信部と稼働スイッチと、を含み、前記半導体チップ及び前記予備半導体チップは、前記非接触通信部を介して他の前記半導体チップと非接触に通信可能であり、前記制御チップは、前記半導体チップの前記稼働スイッチを切り替えることによって前記半導体チップの稼働状態を制御し、前記予備半導体チップの前記稼働スイッチを切り替えることによって前記予備半導体チップの稼働状態を制御する。【選択図】図１

Description

本発明は、半導体装置に関する。特に複数の半導体チップを積層してなる積層型半導体装置及びその製造方法に関する。
ＤＲＡＭ（Dynamic Random Access Memory）大容量化の進展は著しい。特に、近年、複数のメモリチップを積層した積層型ＤＲＡＭが提案され、さらに大容量化が進展している。
ところで、ＤＲＡＭの回路構成部分に不良が生じた場合に、その不良を救済するために、メモリチップ内には所定の救済回路（代替回路）が設けられている。例えば、メモリチップのワード線（行）に不良が発見された場合は、不良ワード線の代わりに他の代替ワード線が用いられる。また例えば、メモリチップのビット線（列）に不良が発見された場合は、不良ビット線の代わりに他の代替ビット線が用いられる。これらの代わりに用いられるワード線等が救済回路の一例である。このようなメモリチップに救済回路を設けることによる不良への対処手法は、積層型ＤＲＡＭにおいても同様に採用されている。
図８、図９は、従来の積層型ＤＲＡＭ５０において、ワード線やビット線の不良への対処手法を模式的に説明する説明図である。なお、本文において、積層型ＤＲＡＭとは、メモリチップ等の複数の半導体チップを積層した積層チップ、又は、この積層チップを備えたＤＲＡＭとしての電子デバイスを意味するものとする。
図８には、複数の半導体チップが積層して、従来の積層型ＤＲＡＭ５０（半導体チップ）が形成されている様子が示されている。同図に示されているように、従来の積層型ＤＲＡＭ５０は、複数枚のメモリチップＣＣ０、ＣＣ１、ＣＣ２、ＣＣ３と、１枚のインターフェースチップＩ／Ｆと、を重畳して構成されている。この図においては、説明を容易にするために、メモリチップＣＣが４枚の場合を描いているが、他の枚数でもよい。メモリチップＣＣは、マトリクス上に配置されたメモリセルと、メモリセルに対するワード線、ビット線等を制御する回路とを備えた半導体チップである。４枚のメモリチップＣＣ０、ＣＣ１、ＣＣ２、ＣＣ３は、機能的には同一の半導体チップである。また、インターフェースチップＩ／Ｆは、外部の回路と、メモリチップＣＣとの間で各種信号の制御を行うロジック回路とを備える半導体チップである。なお、本文では、半導体チップを単に「チップ」と呼ぶ場合もある。図８に示すように、積層型ＤＲＡＭ５０を構成するメモリチップ（例えばＣＣ０）は、メモリセルが配置されている回路ブロックＢＫ０〜ＢＫ１５と、回路ブロックＢＫ０〜ＢＫ１５中のワード線やビット線と信号を送受信する周辺回路群５２（図中、ハッチングで示されている）とを備えている。
図９は、１枚のメモリチップＣＣ０の模式的な平面図である。同図において、回路ブロックＢＫ０中のワード線ＷＬが不良であると検出された場合は、同図に示すように、救済回路であるワード線ＲＷＬが代わりに使用される。このように、ワード線ＷＬをワード線ＲＷＬへ代替する処理は、周辺回路群５２におけるアドレッシングの割り当ての変更等をすることによって実現される。図９においては、また回路ブロックＢＫ９中のビット線ＹＳが不良であると検出された場合は、救済回路であるビット線ＲＹＳが代わりに使用される様子が示されている。ビット線ＹＳをビット線ＲＹＳへ代替する処理も、ワード線の場合と同様に周辺回路群５２が実行する。
従来の積層型ＤＲＡＭ５０においては、このように各メモリチップＣＣ０〜ＣＣ３において、救済回路が設けられ、不良が発見された場合は、対応する救済回路が代わりに使用される。このようにして、積層型ＤＲＡＭにおいても、製品の製造の歩留まり率の向上が図られている。
先行特許文献
例えば、下記特許文献１には、少なくとも一つのアンチヒューズを組み込むスイッチング・マトリクスを備えた半導体ダイが開示されている。この構成によれば、半導体ダイの上の信号経路を選択的にルート指定することができ、チップのピン割り当てを再構成することができるとされている。
また、下記特許文献２には、貫通電極を用いた積層型の半導体装置において、不良のある信号経路を救済する仕組みが開示されている。すなわち、各半導体チップには、複数の第１の貫通電極と、１つの第２の貫通電極が設けられている。制御のための半導体チップには、複数の第１の貫通電極と、１つの第２の貫通電極とを切り替え接続する手段が備えられており、不良の貫通電極を切り替えることができるとされている。
また、下記特許文献３には、Ｗ２Ｗ法を用いて積層型の半導体装置を製造する場合に製品歩留まりを向上させる方法が開示されている。ここで開示する方法は、まず、ｍ枚のウエハを積層してダイシングをし、第１の積層チップを形成する。次に、ｎ枚のウエハを積層してダイシングをし、第２の積層チップを形成する。第１の積層チップ、第２の積層チップを不良チップ数に基づき分類し、分類した後で、第１の積層チップと第２の積層チップとを組み合わせる。このような方法によって、組み合わせ後のチップの不良率を低減することができるとされている。
特表２００４−５３５６６１号公報 特開２０１３−００４６０１号公報 特表２０１３−０７７７６７号公報
このように、従来の積層型ＤＲＡＭ５０においては、ワード線単位、ビット線単位であれば救済回路を用いて不良を除去することができたが、回路ブロックＢＫ単位で不良が発生した場合は、救済は困難であった。これは、回路ブロックの他、メモリバンク単位、ＭＡＴ回路単位で不良が発生した場合も同様である。ここで、ＭＡＴ回路とは、メモリセルが配置されており、ワード線及びビット線が配置されている回路ブロックと、その回路ブロックに対するワード線の駆動回路やビット線の両端に配置されているセンス回路等と、を合わせた回路の総称である。具体的には、図８等における回路ブロックＢＫと、その周囲の周辺回路群５２とを合わせた総称である。
このような事情の結果、複数枚のメモリチップＣＣ０〜ＣＣ４等を積層した積層型ＤＲＡＭ５０においては、構成するメモリチップの数の増加に対して指数関数的に不良品率が上昇すると考えられる。特に、いわゆるＷＯＷ（WaferOnWafer）積層を実施する場合は、電流不良チップが存在する場合もこれも含めて積層することになるため、製造する積層チップとしての歩留まりが大きく低下する事態も想定される。
本願発明は、係る課題に鑑みなされたものであり、その目的は、製造歩留まり率の向上を図ることができる積層型半導体装置を提供し、また、当該積層型半導体装置の製造方法を提供することである。
（１）本発明は、上記課題を解決するために、複数の半導体チップと、前記半導体チップの予備として用いるための予備半導体チップと、前記複数の半導体チップの稼働状態と、前記予備半導体チップの稼働状態と、を制御する制御チップと、が積層された積層型半導体装置であって、前記半導体チップ及び前記予備半導体チップは、非接触通信部と、稼働スイッチと、を含み、前記半導体チップ及び前記予備半導体チップは、前記非接触通信部を介して他の前記半導体チップと非接触に通信可能であり、前記制御チップは、前記半導体チップの前記稼働スイッチを切り替えることによって前記半導体チップの稼働状態を制御し、前記予備半導体チップの前記稼働スイッチを切り替えることによって前記予備半導体チップの稼働状態を制御する積層型半導体装置である。
（２）また、本発明は、（１）記載の積層型半導体装置において、前記制御チップは、前記複数の半導体チップのうち不良チップが発見された場合、前記不良チップ上の前記稼働スイッチを切り替えて前記不良チップを非稼働状態におき、前記予備半導体チップ上の前記稼働スイッチを切り替えて前記予備半導体チップを稼働状態におく積層型半導体装置である。
（３）また、本発明は、（２）記載の積層型半導体装置において、前記制御チップは、いずれの半導体チップが不良チップであるかを表す情報を記憶する記憶部と、前記記憶部が記憶する前記情報に基づき、前記不良チップ上の前記稼働スイッチを切り替え、前記予備半導体チップ上の前記稼働スイッチを切り替える制御部と、を含む積層型半導体装置である。
（４）本発明は、上記課題を解決するために、複数の半導体チップと、前記半導体チップの予備として用いるための予備半導体チップと、前記複数の半導体チップの回路ブロックの稼働状態と、前記予備半導体チップの回路ブロックの稼働状態と、を制御する制御チップと、が積層された積層型半導体装置であって、前記半導体チップ及び前記予備半導体チップは、非接触通信部と、複数の前記回路ブロックと、複数の前記回路ブロック毎に設けられ、それぞれの前記回路ブロックの稼働状態を切り替える稼働スイッチと、を含み、前記半導体チップ及び前記予備半導体チップは、前記非接触通信部を介して他の前記半導体チップと非接触に通信可能であり、前記制御チップは、前記半導体チップの前記稼働スイッチを切り替えることによって前記半導体チップのそれぞれの前記回路ブロックの稼働状態を制御し、前記予備半導体チップの前記稼働スイッチを切り替えることによって前記予備半導体チップのそれぞれの前記回路ブロックの稼働状態を制御する積層型半導体装置である。
（５）また、本発明は、（４）記載の積層型半導体装置において、前記制御チップは、前記複数の回路ブロックのうち不良ブロックが発見された場合、前記不良ブロックに設けられた前記稼働スイッチを切り替えて前記不良ブロックを非稼働状態におき、前記不良ブロックに対応する前記予備半導体チップ上の前記回路ブロックに設けられた前記稼働スイッチを切り替えて当該切り替えた前記稼働スイッチが設けられている前記回路ブロックを前記不良ブロックに替えて稼働状態におく積層型半導体装置である。
（６）また、本発明は、（５）記載の積層型半導体装置において、前記制御チップは、いずれの回路ブロックが不良ブロックであるかを表す情報を記憶する記憶部と、前記記憶部が記憶する前記情報に基づき、前記不良ブロック上の前記稼働スイッチを切り替え、前記不良ブロックに対応する前記予備半導体チップ上の前記回路ブロックに設けられた稼働スイッチを切り替える制御部と、を含む積層型半導体装置である。
（７）本発明は、上記課題を解決するために、複数の半導体チップと、前記半導体チップの予備として用いるための予備半導体チップと、前記複数の半導体チップの制御線に対するアクセス状態と、前記予備半導体チップの制御線に対するアクセス状態と、を制御する制御チップと、が積層された積層型半導体装置であって、前記半導体チップ及び前記予備半導体チップは、非接触通信部を備え、前記非接触通信部を介して他の前記半導体チップと非接触に通信可能であり、前記制御チップは、外部からの制御信号に基づく前記半導体チップの前記制御線に対するアクセスと、前記予備半導体チップの前記制御線に対するアクセスとを切り替えることができる積層型半導体装置である。
（８）また、本発明は、（７）記載の積層型半導体装置において、前記制御チップは、複数の前記制御線のうちいずれかの制御線に不良が検知された場合、前記不良が検知された制御線に対するアクセスを、前記予備半導体チップの前記制御線に対するアクセスに切り替えることができる積層型半導体装置である。
（９）また、本発明は、（７）記載の積層型半導体装置において、前記制御チップは、前記複数の半導体チップの中から不良チップが発見された場合、前記不良チップの前記制御線に対するアクセスを、前記予備半導体チップの前記制御線に対するアクセスに切り替えることができるか、又は、前記半導体チップの複数の中から不良ブロックが発見された場合、前記不良ブロックの前記制御線に対するアクセスを、前記予備半導体チップの前記制御線に対するアクセスに切り替えることができるか、又は、前記半導体チップ上でビット不良又はワード線不良が発見された場合、ビット不良又はワード不良が発見された前記半導体チップの前記制御線に対するアクセスを、前記予備半導体チップの前記制御線に対するアクセスに切り替えることができる積層型半導体装置である。
（１０）また、本発明は、（８）記載の積層型半導体装置において、前記制御チップは、いずれの制御線が不良であるかを表す情報を記憶する記憶部と、前記記憶部が記憶する前記情報に基づき、前記不良である制御線に対するアクセスが発生したか否かを判定する判定部と、前記判定部が、不良である制御線に対するアクセスが発生したと判断した場合に、前記不良である制御線に対するアクセスを、前記予備半導体チップの前記制御線に対するアクセスに切り替える制御部と、を含む積層型半導体装置である。
（１１）また、本発明は、（９）記載の積層型半導体装置において、前記制御チップは、いずれの半導体チップが不良であるか、又は、いずれの回路ブロックが不良ブロックであるか、又は、いずれのビット線がビット不良であるか、又は、いずれのワード線がワード線不良であるか、を表す情報を記憶する記憶部と、前記記憶部が記憶する前記情報に基づき、前記いずれかの不良が発見された前記半導体チップの前記制御線に対するアクセスが発生したか否かを判定する判定部と、前記判定部が、前記いずれかの不良が発見された前記半導体チップの前記制御線に対するアクセスが発生したと判断した場合に、前記いずれかの不良が発見された前記半導体チップの制御線に対するアクセスを、前記予備半導体チップの前記制御線に対するアクセスに切り替える制御部と、を含む積層型半導体装置である。
（１２）また、本発明は、（１）〜（１１）のいずれか１項に記載の積層型半導体装置において、前記半導体チップは、情報を記憶できる半導体記憶チップであり、前記制御チップは、前記半導体記憶チップと、外部の回路とを接続するためのインターポーザーチップである積層型半導体装置である。
（１３）また、本発明は、（３）記載の積層型半導体装置を製造する方法において、複数の前記半導体チップを含む半導体ウエハ、及び、前記予備半導体チップを含む半導体ウエハを検査し、不良がある半導体チップに関する情報を検出するウエハ検査ステップと、
前記検査をした複数の前記半導体チップを含む半導体ウエハ、及び、前記予備半導体チップを含む半導体ウエハを積層する第１積層ステップと、前記積層した半導体ウエハ群をダイシングし、前記半導体チップ及び前記予備半導体チップが積層された積層半導体チップを形成するダイシングステップと、前記積層半導体チップと、前記制御チップとを積層する第２積層ステップと、前記制御チップの前記記憶部に、前記不良がある半導体チップに関する情報を記憶させる記憶ステップと、を含む積層型半導体装置の製造方法である。
（１４）また、本発明は、（３）記載の積層型半導体装置を製造する方法において、複数の前記半導体チップを含む半導体ウエハ、及び、前記予備半導体チップを含む半導体ウエハを検査し、不良がある半導体チップに関する情報を検出するウエハ検査ステップと、前記検査をした複数の前記半導体チップを含む半導体ウエハ、前記予備半導体チップを含む半導体ウエハ及び前記制御チップを含む半導体ウエハを積層する第３積層ステップと、前記制御チップの前記記憶部に、前記不良がある半導体チップに関する情報を記憶させる記憶ステップと、前記積層した半導体ウエハ群をダイシングし、前記半導体チップ、前記予備半導体チップ及び制御チップが積層された積層半導体チップを形成するダイシングステップと、を含む積層型半導体装置の製造方法である。
（１５）また、本発明は、（６）記載の積層型半導体装置を製造する方法において、複数の前記半導体チップを含む半導体ウエハ、及び、前記予備半導体チップを含む半導体ウエハを検査し、前記半導体ウエハが含む半導体チップ内の不良がある回路ブロックに関する情報を検出するウエハ上ブロック検査ステップと、前記検査をした回路ブロックを有する前記半導体チップを含む複数の半導体ウエハ、及び、前記予備半導体チップを含む半導体ウエハ、を積層する第１積層ステップと、前記積層した半導体ウエハ群をダイシングし、前記半導体チップ及び前記予備半導体チップが積層された積層半導体チップを形成するダイシングステップと、前記積層半導体チップと、前記制御チップとを積層する第２積層ステップと、前記制御チップの前記記憶部に、前記不良がある回路ブロックに関する情報を記憶させる記憶ステップと、を含む積層型半導体装置の製造方法である。
（１６）また、本発明は、（６）記載の積層型半導体装置を製造する方法において、複数の前記半導体チップを含む半導体ウエハ、及び、前記予備半導体チップを含む半導体ウエハを検査し、前記半導体ウエハが含む半導体チップ内の不良がある回路ブロックに関する情報を検出するウエハ上ブロック検査ステップと、前記検査をした回路ブロックを有する前記半導体チップを含む複数の半導体ウエハ、前記予備半導体チップを含む半導体ウエハ及び前記制御チップを含む半導体ウエハ、を積層する第３積層ステップと、前記制御チップの前記記憶部に、前記不良がある回路ブロックに関する情報を記憶させる記憶ステップと、前記積層した半導体ウエハ群をダイシングし、前記半導体チップ、前記予備半導体チップ及び制御チップが積層された積層半導体チップを形成するダイシングステップと、を含む積層型半導体装置の製造方法である。
（１７）また、本発明は、（１０）又は（１１）記載の積層型半導体装置を製造する方法において、前記複数の前記半導体チップを含む半導体ウエハ、及び、前記予備半導体チップを含む半導体ウエハを積層する第１積層ステップと、前記積層した半導体ウエハ群を検査し、前記半導体ウエハが含む半導体チップ内の不良である制御線に関する情報を検出するウエハ上制御線検査ステップと、前記積層した半導体ウエハ群をダイシングし、前記半導体チップ及び前記予備半導体チップが積層された積層半導体チップを形成するダイシングステップと、前記積層半導体チップと、前記制御チップとを積層する第２積層ステップと、前記制御チップの前記記憶部に、前記不良である制御線に関する情報を記憶させる記憶ステップと、を含む積層型半導体装置の製造方法である。
（１８）また、本発明は、（１０）又は（１１）記載の積層型半導体装置を製造する方法において、前記複数の前記半導体チップを含む半導体ウエハ、前記予備半導体チップを含む半導体ウエハ及び前記制御チップを含む半導体ウエハ、を積層する第３積層ステップと、前記積層した半導体ウエハ群を検査し、前記半導体ウエハが含む半導体チップ内の不良である制御線に関する情報を検出するウエハ上制御線検査ステップと、前記制御チップの前記記憶部に、前記不良である制御線に関する情報を記憶させる記憶ステップと、前記積層した半導体ウエハ群をダイシングし、前記半導体チップ、前記予備半導体チップ及び前記制御チップが積層された積層半導体チップを形成するダイシングステップと、を含む積層型半導体装置の製造方法である。
（１９）また、本発明は、（１０）又は（１１）記載の積層型半導体装置を製造する方法において、前記半導体チップ及び前記予備半導体チップが積層された積層半導体チップを検査し、前記半導体チップ内の不良である制御線に関する情報を検出する制御線検査ステップと、前記制御チップの前記記憶部に、前記不良である制御線に関する情報を記憶させる記憶ステップと、を含む積層型半導体装置の製造方法である。
（２０）また、本発明は、（１３）又は（１４）に記載の積層型半導体装置の製造方法において、前記半導体チップは、情報を記憶できる半導体記憶チップであり、前記制御チップは、前記半導体記憶チップと、外部の回路とを接続するためのインターポーザーチップである積層型半導体装置の製造方法である。
このように、本発明によれば、予備半導体チップを備えることによって、不良を回避することができるので、製造歩留まり率を改善することができる積層型半導体装置及びその製造方法を提供することができる。
実施形態１に係る積層型ＤＲＡＭ８のチップ構成図である。 実施形態１に係る積層型ＤＲＡＭ８のチップ間の接続構成を示す説明図である。 実施形態２に係る積層型ＤＲＡＭ１８のチップ構成図である。 実施形態３に係る積層型ＤＲＡＭ２８のチップ構成図である。 実施形態３に係る積層型ＤＲＡＭ２８のチップ間の接続構成を示す説明図である。 積層型ＤＲＡＭ８、１８、２８の製造プロセスの一部を示すフローチャートである。 積層型ＤＲＡＭ８、１８、２８の製造プロセスの一部を示すフローチャートである。 複数枚の半導体チップが積層して従来の積層型ＤＲＡＭ５０を構成している様子を示す模式図である。 図８中の１枚のメモリチップＣＣ０の平面図である。
以下、本発明の好適な実施形態に係る積層型ＤＲＡＭ（半導体記憶装置）を、図面に基づき詳細に説明する。なお、以下に説明する実施の形態は、本発明の実現手段としての一例であり、本発明が適用される装置の構成や各種条件によって適宜修正又は変更されるべきものであり、本発明は以下の実施の形態に限定されるものではない。
第１．実施形態１
構成
図１は、本実施形態の積層型ＤＲＡＭ８の半導体チップの構成を模式的に示すチップ構成図である。
同図に示すように、積層型ＤＲＡＭ８は、複数のメモリチップＣＣ０、ＣＣ１、ＣＣ２、ＣＣ３が、例えばフュージョンボンディング（Fusion Bonding）によって重畳して接合されている。接合は、接着剤を使用した手法や、表面活性化常温接合等の他の手法を利用してもよい。さらに、同図に示すように、複数のメモリチップＣＣ０〜ＣＣ３（ＣＣ０〜ＣＣ３を、以下ＣＣと略称する）に重畳して一方面にインターポーザーチップＩ／Ｐが接合され、他方面側には、上記メモリチップＣＣの予備とするための予備メモリチップＲＣ０が接合されている。
メモリチップ、予備メモリチップ
メモリチップＣＣは、従来のメモリチップと同様に、メモリセルが配置されている回路ブロックＢＫ０〜ＢＫ１５と、回路ブロックＢＫ中のワード線やビット線との信号の送受信を行う周辺回路群９とを備えている半導体チップである。予備メモリチップＲＣ０も、メモリチップＣＣと同様な構成を備えた半導体チップであり、正規のメモリチップＣＣの予備として用いるための半導体チップである。
さらに、本実施の形態におけるメモリチップＣＣ及び予備メモリチップＲＣには、電源であるＶＤＤ（正電源）ラインに、クランプＭＯＳＦＥＴ１０ａ、１０ｂ、１０ｃ、１０ｄ、１０ｅがそれぞれ設けられている。また、各クランプＭＯＳＦＥＴ１０ａ〜１０ｅには、それぞれ制御信号（ゲート信号）ＰＶＤＤＴ＿ＣＣ０、ＰＶＤＤＴ＿ＣＣ１、ＰＶＤＤＴ＿ＣＣ２、ＰＶＤＤＴ＿ＣＣ３、ＰＶＤＤＴ＿ＲＣ０が外部から印加されている。したがって、これらの制御信号によって、クランプＭＯＳＦＥＴ１０をＯＮ作動させると、メモリチップＣＣ及び予備メモリチップＲＣに電源を供給することができる。換言すれば、制御信号（ゲート信号）をＯＮにすれば、そのクランプＭＯＳＦＥＴ１０はＯＮ作動する。
他方、これら制御信号によって、クランプＭＯＳＦＥＴ１０をＯＦＦ作動させると、メモリチップＣＣ及び予備メモリチップＲＣへの電源供給を断つことができる。つまり、制御信号（ゲート信号）をＯＦＦにすれば、そのクランプＭＯＳＦＥＴ１０はＯＦＦ作動する。本実施形態において特徴的なことは、このような構成によって、外部からのこれら制御信号によって、メモリチップＣＣ及び予備メモリチップＲＣに対する電源供給を制御し、メモリチップＣＣ及び予備メモリチップＲＣの稼働／非稼働を制御することができることである。
インターポーザーチップＩ／Ｐ
インターポーザーチップＩ／Ｐは、メモリチップＣＣ及び予備メモリチップＲＣ０と、外部のＣＰＵ等の別デバイスとを接続するための半導体チップである。また、インターポーザーチップＩ／Ｐは、メモリチップＣＣ及び予備メモリチップＲＣ０とを制御するロジック回路を備えており、上述したインターフェースＩ／Ｆの機能をも備えている。
また、本実施の形態におけるインターポーザーチップＩ／Ｐは、上記メモリチップＣＣ及び予備メモリチップＲＣ０への電源供給を行っている。すなわち、メモリチップＣＣ及び予備メモリチップＲＣ０の電源ＶＤＤの供給は、インターポーザーチップＩ／Ｐ上からいわゆるＴＳＶ（Through-silicon via）によって行われている（図１参照）。同様に、メモリチップＣＣ及び予備メモリチップＲＣ０に対するＶＳＳ（接地）の供給も、インターポーザーチップＩ／Ｐ上からＴＳＶによって行われている（図１参照）。また、各メモリチップＣＣ及び予備メモリチップＲＣ０において、ＶＤＤラインは、一旦クランプＭＯＳＦＥＴ１０に接続されている。すなわち、このクランプＭＯＳＦＥＴ１０を介して各メモリチップＣＣ及び予備メモリチップＲＣ０に電力が供給されている。
また、インターポーザーチップＩ／Ｐは、各クランプＭＯＳＦＥＴ１０に対する制御信号も出力している。この制御信号は、いわゆるＴＣＩ（ThruChip Interface）と呼ばれる非接触通信技術を用いて、各チップ間で伝送されている。本実施形態では、ＴＣＩとして、各半導体チップ上に設けられているコイルを用いた磁界結合によって、信号を伝送する技術を採用しているが、他の技術を用いてもよい。このコイル及びコイルを駆動するアンプ回路、コイル信号を受信する回路は、ＴＣＩを実現し、非接触通信を実行する手段である。
本実施形態では、電源ライン（ＶＤＤライン（正電源）、ＶＳＳライン（接地））は、ＴＳＶを用いて各半導体チップに供給しているが、データ信号、アドレス信号、その他の制御信号等は、ＴＣＩ技術を用いて半導体チップ間で非接触で通信が行われている。例えば、インターポーザーチップＩ／Ｐが出力する上記制御信号ＰＶＤＤＴ＿ＣＣ０、ＰＶＤＤＴ＿ＣＣ１、ＰＶＤＤＴ＿ＣＣ２、ＰＶＤＤＴ＿ＣＣ３、ＰＶＤＤＴ＿ＲＣ０は、ＴＣＩ技術を用いて、インターポーザーチップＩ／Ｐから、メモリチップＣＣ及び予備メモリチップＲＣ０に対して供給されている。
積層型ＤＲＡＭ８の動作
インターポーザーチップＩ／Ｐの機能ブロックと、メモリチップＣＣ及び予備メモリチップＲＣとの信号接続の様子が図２に示されている。この図に示すように、積層型ＤＲＡＭ８に対する電源ラインＶＤＤ（正電源）は、まずインターポーザーチップＩ／Ｐに供給され、インターポーザーチップＩ／ＰからＴＳＶを介して、各メモリチップＣＣ及び予備メモリチップＲＣ０に供給される。各メモリチップＣＣ及び予備メモリチップＲＣ０においては、電力はクランプＭＯＳＦＥＴ１０を介してそれぞれの内部回路に供給されている。
インターポーザーチップＩ／Ｐは、図２に示すように、電源であるＶＤＤに接続する電源回路１２と、第１のＣｈｉｐ判定回路１４と、第１のＦｕｓｅ回路１６とを備えている。電源回路１２は、インターポーザーチップＩ／Ｐが利用する電力を調整している。第１のＣｈｉｐ判定回路１４は、電源回路１２からの電源供給を監視しており、電源供給があった場合は（すなわち、電源投入時に）、第１のＦｕｓｅ回路１６に記憶されている内容に基づいて、メモリチップＣＣ及び予備メモリチップＲＣ０に対する上記制御信号ＰＶＤＤＴ＿ＣＣ０等を出力することができる。ここで、第１のＦｕｓｅ回路１６は、記憶部であり、不良チップを記憶しておく手段である。第１のＦｕｓｅ回路１６は、メモリチップＣＣ０〜ＣＣ３のうち、いずれかに不良がある場合、その不良のメモリチップＣＣを記憶しておく。
例えば、Ｗａｆｅｒ試験の結果等を、この第１のＦｕｓｅ回路１６に格納しておくことが好適である。このＷａｆｅｒ試験等において、メモリチップＣＣ０が不良であった場合、その情報が第１のＦｕｓｅ回路１６に記憶される。第１のＦｕｓｅ回路は複数のＦｕｓｅから構成され、外部からの高電圧の印加等によって、所定のＦｕｓｅを切断することができる。このＦｕｓｅの切断状況によって、第１のＦｕｓｅ回路１６は、どのメモリチップＣＣが不良であるかを記憶することができる。第１のＣｈｉｐ判定回路１４は、上述のように、電源投入時に第１のＦｕｓｅ回路１６を参照することによって、どのメモリチップＣＣが不良であるかを知ることができる。そして、第１のＣｈｉｐ判定回路１４は、不良であるメモリチップＣＣ（例えばＣＣ０）への制御信号（例えばＰＣＤＤＴ＿ＣＣ０）を所定の電位に調整して、クランプＭＯＳＦＥＴ１０ａをＯＦＦ動作させる。
この結果、メモリチップＣＣ０は電力が供給されずに非稼働状態となる。さらに、第１のＣｈｉｐ判定回路１４は、非稼働状態にしたメモリチップＣＣ０に替えて、予備メモリチップＲＣ０を稼働状態に置くために、制御信号ＰＶＤＤＴ＿ＲＣ０を所定の電位に調整する。この結果、予備メモリチップＲＣ０は電力が供給されて稼働状態となる。
このような処理の結果、不良であるメモリチップＣＣ（例えばＣＣ０）に替えて予備メモリチップＲＣ０をメモリチップとして利用することができるので、積層型ＤＲＡＭ８が不良品となる恐れを軽減することができ、積層型ＤＲＡＭ８の製造における歩留まりを向上させることができる。
なお、本実施形態におけるメモリチップＣＣの不良とは、例えば電流不良や、大規模ブロック不良等が該当するが、それに限られず、種々の不良が該当する。また、メモリチップＣＣに不良が検知されなければ、予備メモリチップＲＣ０を非稼働状態におき、（正規の）メモリチップＣＣはいずれも稼働状態におかれる。
実施形態１：まとめ
本実施形態１に係る積層型ＤＲＡＭ８において特徴的なことは、メモリチップＣＣに関して、その予備となる予備メモリチップＲＣ０が設けられていることである。これによって、いずれかのメモリチップＣＣが不良である場合でも、その不良メモリチップＣＣに替えて予備メモリチップを利用することができる。このように、本実施形態１によれば、積層型ＤＲＡＭの不良率を低減させることが可能であり、以て、積層型ＤＲＡＭの製造において歩留まり率の向上を図ることができる。特に、ＷＯＷ（WaferOnWafer）積層時に、電流不良チップが存在しても、積層型チップ全体を救済することができるので、積層型ＤＲＡＭの製造における歩留まりの低下を抑制することができる。
なお、本実施形態１においては、積層型ＤＲＡＭ８を例として説明したが、複数の半導体チップを積層する積層チップ、又は、積層チップを含む積層型半導体装置であれば、どのような積層型半導体装置にも適用することが可能である。すなわち、本実施形態における積層型ＤＲＡＭ８は、請求の範囲における積層型半導体装置の好適な一例に相当する。つまり、請求の範囲における積層型半導体装置には、積層型ＤＲＡＭ８のような積層チップ、及び、この積層チップを含む半導体装置が含まれる。
また、メモリチップＣＣは、請求の範囲における半導体チップの好適な一例に相当し、予備メモリチップＲＣ０は、請求の範囲における予備半導体チップの好適な一例に相当する。さらに、クランプＭＯＳＦＥＴ１０は、請求の範囲における稼働スイッチの好適な一例に相当し、インターポーザーチップＩ／Ｐは、請求の範囲の制御チップの好適な一例に相当する。また、各チップ上において、非接触通信を行うための上記コイル及びコイルを駆動するアンプ回路、コイル信号を受信する回路は、請求の範囲の非接触通信部の好適な一例に相当する。さらに、本文において、積層チップは、請求の範囲の積層半導体チップの好適な一例に相当する。
第２．実施形態２
上記実施形態１においては、検知する不良の単位として、重畳して接合するメモリチップ（ＣＣ０〜ＣＣ３）を採用した。本実施形態２においては、検知する不良の単位としてチャネルを採用している。すなわち、各メモリチップＣＣ上に複数のチャネルが配置されている場合、そのチャネル毎に不良を検知し、不良であると判断したチャネルを非稼働状態に置いた例が本実施形態２である。以下、図面に基づき、本実施形態２を詳細に説明する。
構成
図３は、実施形態１における図１と同様の、実施形態２に係る積層型ＤＲＡＭ１８の構成を模式的に示すチップ構成図である。実施形態１と同様に、本実施形態２に係る積層型ＤＲＡＭ１８は、複数のメモリチップＣＣ０、ＣＣ１、ＣＣ２、ＣＣ３が重畳して接合されている。また実施形態１と同様に、複数のメモリチップＣＣに重畳して一方面にインターポーザーチップＩ／Ｐが接合され、他方面側には、上記メモリチップＣＣの予備とするための予備メモリチップＲＣ０が接合されている。
メモリチップＣＣ、予備メモリチップＲＣ０
本実施形態２に係るメモリチップＣＣは、実施形態１と異なり、複数のチャネルを備えており、全体でチャネル構成タイプの積層チップ（積層型ＤＲＡＭ２８）を構成している。図３に示すように、各メモリチップＣＣは、４個のチャネルＣＨ０、ＣＨ１、ＣＨ２、ＣＨ３を備えている。また、本実施形態２に係る予備メモリチップＲＣ０も、図３に示すように、メモリチップＣＣと同様に４チャネルを備えている。このようなチャネル構成タイプの積層チップの構成においては、各チャネル単位でアドレスやコマンド回路が設けられている。
さらに、本実施の形態２におけるメモリチップＣＣ及び予備メモリチップＲＣは、各チャネル単位で電源幹線を分離しており、それぞれにクランプＭＯＳＦＥＴ２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅ、２０ｆ、２０ｇ、２０ｈ、２０ｉ、２０ｊ、２０ｋ、２０ｌ、２０ｍ、２０ｎを設けている。また、各クランプＭＯＳＦＥＴ２０ａ〜２０ｎは、それぞれ制御信号（ゲート信号）が印加されている。例えば、メモリチップＣＣ０の４チャネルに対して、４種の制御信号ＰＶＤＤＴ＿ＣＣ０＿ＣＨ０、ＰＶＤＤＴ＿ＣＣ０＿ＣＨ１、ＰＶＤＤＴ＿ＣＣ０＿ＣＨ２、ＰＶＤＤＴ＿ＣＣ０＿ＣＨ３が印加される。他のメモリチップＣＣ１〜ＣＣ３も同様に４チャンネル毎にクランプＭＯＳＦＥＴ２０が備えられており、それぞれ制御信号ＰＶＤＤＴ＿ＣＣＸ＿ＣＨＹが印加されている。ここで、ＣＣＸのＸはチップの番号を表す０〜３であり、ＣＨＹのＹはチャネル番号を表す０〜３である。
本実施形態２においては、メモリチップＣＣにおいて、局所的な不良やチャネル内での電源ショート等の不良が検知された場合、チャネル単位で予備メモリチップＲＣ０へ代替をしている。このように、本実施形態２において特徴的なことは、実施形態１では救済する単位がメモリチップ単位であるのに対して、より小さなチャネル単位となっていることである。このように救済の単位が小さくなっているため、実施形態１と比べて、積層チップの製造における歩留まり率の改善が期待できる。
インターポーザーチップＩ／Ｐ
本実施形態２に係るインターポーザーチップＩ／Ｐは、実施形態１と同様に、メモリチップＣＣ及び予備メモリチップＲＣ０と、外部のＣＰＵ等の別デバイスとを接続するための半導体チップである。また、同様に、インターフェースＩ／Ｆの機能をも備えている。本実施の形態２におけるインターポーザーチップＩ／Ｐは、上記メモリチップＣＣ及び予備メモリチップＲＣ０の各チャネルのクランプＭＯＳＦＥＴ２０に対する制御信号（ゲート信号）を供給しており、各メモリチップＣＣ上のチャネル毎の稼働／非稼働を制御している。
なお、この制御信号は、実施形態１と同様のＴＣＩ（ThruChip Interface）技術を用いて伝送されている。このために、メモリチップＣＣ及び予備メモリチップＲＣ０、さらにインターポーザーチップＩ／Ｐの構成各半導体チップ上には、ＴＣＩに用いるコイルが設けられており、磁界結合によって制御信号が伝送されている。また、データ信号、アドレス信号、その他の制御信号等も、ＴＣＩ技術を用いて通信が行われている。例えば、インターポーザーチップＩ／Ｐが出力する上記制御信号ＰＶＤＤＴ＿ＣＣ０＿ＣＨ０等は、ＴＣＩ技術を用いて、インターポーザーチップＩ／Ｐから、メモリチップＣＣ及び予備メモリチップＲＣ０に対して供給されている。
積層型ＤＲＡＭ１８の動作
本実施形態２における積層型ＤＲＡＭ１８の動作は、実施形態１における積層型ＤＲＡＭ８とほぼ同様である。インターポーザーチップＩ／Ｐの機能ブロックと、メモリチップＣＣ及び予備メモリチップＲＣとの信号接続の様子も、実施形態１における図２と同様である。
本実施形態２における積層型ＤＲＡＭ２８の動作が、上記実施形態１における積層型ＤＲＡＭ８と異なる点は、稼働/非稼働を制御する単位が異なるが、その基本的動作は同様である。すなわち、例えば、Ｗａｆｅｒ試験の結果、メモリチップＣＣ０上のチャネルＣＨ０が不良であった場合、その情報が、図２の第１のＦｕｓｅ回路１６に記憶される。そして、第１のＣｈｉｐ判定回路１４は、電源回路１２からの電源供給を監視しており、電源供給があった場合は（すなわち、電源投入時に）、第１のＦｕｓｅ回路１６に記憶されている内容に基づいて、メモリチップＣＣ及び予備メモリチップＲＣ０上のチャネルのクランプＭＯＳＦＥＴ２０に対する上記制御信号ＰＶＤＤＴ＿ＣＣ０＿ＣＨ０等を出力することができる。第１のＦｕｓｅ回路１６は、メモリチップＣＣ上のチャネルのうち、いずれかに不良がある場合、その不良のチャネルを記憶しておく。
第１のＣｈｉｐ判定回路１４は、上述のように、電源投入時に第１のＦｕｓｅ回路１６を参照することによって、どのチャネルが不良であるかを知ることができる。そして、第１のＣｈｉｐ判定回路１４は、不良であるチャネル（例えばメモリチップＣＣ０のチャネル０）への制御信号（例えばＰＣＤＤＴ＿ＣＣ０＿ＣＨ０）を所定の電位（例えばＯＦＦ）に調整して、クランプＭＯＳＦＥＴ２０ｅをＯＦＦ動作させる。この結果、メモリチップＣＣ０のチャネルＣＨ０は電力が供給されずに非稼働状態となる。さらに、第１のＣｈｉｐ判定回路１４は、非稼働状態にしたメモリチップＣＣ０のチャネルＣＨ０に替えて、予備メモリチップＲＣ０上のチャネルＣＨ０を稼働状態に置くために、制御信号ＰＶＤＤＴ＿ＲＣ０＿ＣＨ０を所定の電位に調整する。この結果、予備メモリチップＲＣ０上のチャネルＣＨ０は電力が供給されて稼働状態となる。
複数チャネルの救済
また、第１のＣｈｉｐ判定回路１４は、複数のメモリチップＣＣの複数のチャネルで不良が検知された場合でも、それらを救済することできる場合がある。本実施形態２の例においては、予備メモリチップＲＣ０（及びメモリチップＣＣ）は４個のチャネルを備えているので、いずれかのメモリチップＣＣの４個のチャネルにおいて不良が検知された場合でも、それらを救済できる場合がある。
例えば、メモリチップＣＣ０のチャネルＣＨ０の不良が検知された場合、それを予備メモリチップＲＣ０のチャネルＣＨ０で代替することは上で述べた通りである。本実施形態２においては、これに加えて、メモリチップＣＣ１のチャネルＣＨ１の不良が検知された場合、それを予備メモリチップＲＣ０のチャネルＣＨ１で代替することが可能である。それぞれのチャネルに備えられているクランプＭＯＳＦＥＴ２０を制御し、各チャネルの稼働／非稼働状態を切り替えることによって、チャネルＣＨ１の代替を行うことが可能である。同様にして、いずれかのメモリチップＣＣ上のチャネルＣＨ３又はＣＨ４に不良が検知された場合、これを予備メモリチップＲＣ０のチャネルＣＨ３又はＣＨ４に代替することができる。この結果、本実施形態２によれば、複数のチャネルで不良が検知された場合でも、不良チャネルを、予備メモリチップ上のチャネルと代替することによって救済を図ることが可能である。
このように、複数のチャネルにおける不良が検知された場合も、その検知結果は第１のＦｕｓｅ回路１６に記憶される。第１のＣｈｉｐ判定回路１４は、電源投入時に、この第１のＦｕｓｅ回路１６の記憶内容を参照して、それに基づき、クランプＭＯＳＦＥＴ２０に対する制御信号を生成することができる。
実施形態２：まとめ
このような処理の結果、不良である例えばメモリチップＣＣ０のチャネルＣＨ０に替えて例えば予備メモリチップＲＣ０のチャネルＣＨ０を利用することができるので、積層型ＤＲＡＭ２８が不良品となる恐れを軽減することができ、積層型ＤＲＡＭ２８の製造における歩留まりを向上させることができる。このように、本実施形態２における積層型ＤＲＡＭ２８において特徴的なことは、不良を検知する単位が、メモリチップＣＣ内のチャネルとしたことである。また、稼働／非稼働を制御するための単位もチャネルとしたことも、同様に特徴的な事項である。
本実施形態２では、このようにチャネルを単位とした検知や制御を行っているが、チャネルに限定されない。例えば、メモリのＢａｎｋ単位にすることも好適であり、またさらに小さな回路を単位として実行することも好適である。
第３．実施形態３
上記実施形態１においては、メモリチップＣＣごとに不良を検知して、不良が検知されたメモリチップＣＣを、予備メモリチップＲＣ０と代替し、不良メモリチップＣＣの救済を実現している。この場合、電力幹線を制御し、電力の供給を切り替えることによって、不良メモリチップＣＣを、予備メモリチップＲＣ０に置き換えている。
本実施形態３においては、所定の制御線単位（例えばワード線）で不良を検知（又は発見）し、その制御線（例えばワード線）を、予備メモリチップＲＣ０の制御線（ワード線）と代替する例を説明する。この場合は、実施形態１とことなり、電力の供給を切り替えることは回路構成が複雑になり現実的ではないので、対象となるメモリチップＣＣに対する制御線の切り替えを行って、機能的に回路の代替を行う。このようにして不良である回路（制御線）の救済を図る例を、本実施形態３では説明する。なお、本実施形態３における制御線は、ワード線、ビット線の他、種々の制御線を対象とすることができ、メモリの読み出しや書き込みのコマンド等の線も含めることができる。以下、図面に基づき、本実施形態３を詳細に説明する。
構成
図４は、実施形態１における図１と同様の、積層型ＤＲＡＭ２８の構成を模式的に示すチップ構成図である。実施形態１と同様に、本実施形態３に係る積層型ＤＲＡＭ２８は、複数のメモリチップＣＣ０、ＣＣ１、ＣＣ２、ＣＣ３が重畳して接合されている。また実施形態１と同様に、複数のメモリチップＣＣに重畳して一方面にインターポーザーチップＩ／Ｐが接合され、他方面側には、上記メモリチップＣＣの予備とするための予備メモリチップＲＣ０が接合されている。
メモリチップＣＣ、予備メモリチップＲＣ０
本実施形態３に係るメモリチップＣＣも予備メモリチップＲＣ０も、実施形態１と同様の構成である。
インターポーザーチップＩ／Ｐ
本実施形態３に係るインターポーザーチップＩ／Ｐは、実施形態１で説明したインターポーザーチップと同様の機能を備えている。本実施形態３において、インターポーザーチップＩ／Ｐは、実施形態１におけるインターポーザーチップＩ／Ｐの構成及び機能に加えて、各メモリチップ及び予備メモリチップＲＣ０に対するワード線のアドレスを検査し、アクセスするべきチップを切り替えて選択する機能を備えている。このような機能を備えていることによって、いずれかのワード線に不良が検知（発見）された場合は、その不良ワード線ＷＬ（を備えたメモリチップＣＣ）へのアクセスを、予備メモリチップＲＣ０のワード線ＲＷＬへのアクセスに切り替えることができる（図４参照）。
このようなアクセスの切り替えを実行することによって、いずれかのワード線の不良が検知された場合に、不良ワード線に替えて、予備メモリチップＲＣ０上のワード線を利用することができる。その結果、積層型ＤＲＡＭ２８（積層チップ）の製造において、歩留まりの低下を抑制することができる。
特に、本実施形態３においては、メモリチップＣＣ上で不良が検知されたワード線ＷＬを、予備メモリチップＲＣ０上のワード線ＲＷＬに替えているので、正規のメモリチップＣＣ上のメモリセルの救済能力を削減することが可能である。メモリチップＣＣのメモリセルは、ワード線の不良に備えて救済用のワード線を設けておく場合が多いが、この救済用に設けておくワード線の数を削減することができるので、正規のメモリチップＣＣの面積を削減することが可能である。
なお、メモリチップＣＣに備えられた救済用ワード線は、同じメモリチップＣＣ上の不良ワード線へのアクセスを切り替えるための救済用ワード線としても使用可能である。すなわち、図８に示したような従来技術の併用も可能である。この救済用ワード線へのアクセスに切り替える図８に示したような従来技術を併用する際にも、不良情報はインターポーザーチップＩ／Ｐ内のＦｕｓｅに記憶され得る。不良ビット線を救済用ビット線に切り替える制御も同様に行われ得る。また、予備メモリチップＲＣ０でも同様に同じチップ内で不良ワード線、不良ビット線を救済用ワード線、救済用ビット線に切り替える制御を併用してもよい。この様にすることで、製品の製造歩留率を更にあげることができる。また、インターポーザーチップＩ／ＰにＦｕｓｅを配置する余裕がある場合には、インターポーザーチップＩ／Ｐにこの制御のためのＦｕｓｅを配置することで、メモリチップＣＣと予備メモリチップＲＣ０の面積を削減することが可能である。
このように、本実施形態３によれば、例えばＷＯＷ積層時点において、電流不良チップ等の大規模な不良が検知されない場合でも、個別の制御線に対して不良を検知しているので、予備メモリチップＲＣ０を有効に利用することができ、製造歩留まりの向上を図ることができる。なお、アクセスするメモリチップを切り替えるための制御線は、実施形態１と同様のＴＣＩ（ThruChip Interface）技術を用いて伝送されている。
積層型ＤＲＡＭ２８の動作
本実施形態３における積層型ＤＲＡＭ２８の動作は、実施形態１における積層型ＤＲＡＭ８の機能・動作を包含している。本実施形態３におけるインターポーザーチップＩ／Ｐの機能ブロックと、メモリチップＣＣ及び予備メモリチップＲＣとの信号接続の様子が、図５に示されている。この図５は、実施形態１における図２に対応する図である。
本実施形態３における積層型ＤＲＡＭ２８は、図５に示すように、上記実施形態１における積層型ＤＲＡＭ８と同様に、電源回路１２、第１のＣｈｉｐ判定回路１４、第１のＦｕｓｅ回路１６を備えている。これらの手段の動作は実施形態１と同様であり、例えば、Ｗａｆｅｒ試験の結果の情報が、第１のＦｕｓｅ回路１６に記憶され、第１のＣｈｉｐ判定回路１４は、電源投入時に第１のＦｕｓｅ回路１６に記憶されている内容に基づいて、メモリチップＣＣ及び予備メモリチップＲＣ０上のチャネルのクランプＭＯＳＦＥＴ２０に対する制御信号を出力する。これによって、不良となるメモリチップＣＣに替えて、予備メモリチップＲＣ０を稼働させることができる。さらに、積層型ＤＲＡＭ２８のインターポーザーチップＩ／Ｐは、図５に示すように、第１の入力初段回路３２と、第２のＦｕｓｅ回路３６と、救済判定回路３４と、デコード回路３８と、第２の入力初段回路４０と、第２のＣｈｉｐ判定回路４２と、を備えている。
以下、外部からの制御信号の例として、アドレス、コマンドの例を説明する。
アドレス
第１の入力初段回路３２は、制御信号であるＡＤＤ（アドレス）信号等を入力する初段回路である。制御信号としては、ＢＡやＣＨ（チャネル）等の信号を用いてもよいし、他の種々の制御信号を用いてもよい。これらは、請求の範囲の「外部からの制御信号」の好適な例に相当する。
デコード回路３８は、第１の入力初段回路が入力した各種の制御信号をデコードし、メモリチップＣＣ内の制御線（例えばワード線）を制御する信号を出力する。デコード回路３８がデコードして出力した信号は、ＴＣＩ技術を用いた非接触通信によってメモリチップＣＣ又は予備メモリチップＲＣ０に供給される。
第２のＦｕｓｅ回路３６は、第１のＦｕｓｅ回路１６と同様に、回路の不良の情報を記憶する記憶手段であって、特にメモリチップＣＣ内の制御線に関する不良の情報を記憶する手段である。
救済判定回路３４は、第２のＦｕｓｅ回路３６が記憶する情報に基づき、救済すべき制御線を知ることができる。そして、第１の入力手段回路を介して供給される制御信号が、救済すべき制御線へのアクセスを生じさせるか否かを判定する。判定の結果、救済すべき制御線（不良が検知された制御線）へのアクセスを生じさせると判定した場合は、救済信号を出力する。
デコード回路３８は、この救済信号に基づき、デコードしている制御線が救済するべき対象であるか否かを知ることができる。そして、デコードしている制御線が救済対象である場合は、デコードした信号の出力先を、メモリチップＣＣから、予備メモリチップＲＣ０に切り替える。これによって、メモリチップＣＣ上で不良が検知された制御線に替えて、アクセスの対象を予備メモリチップＲＣ０側にすることができる。
図５においては、デコード回路３８は、ワード線ＷＬを制御する信号線ＲＡ＿ＣＣ０〜ＣＣ３（メモリチップＣＣ向け）、ＲＡ＿ＲＣ０（予備メモリチップＲＣ０向け）を出力する例が描かれている。例えば、ワード線ＷＬに不良がない場合には、外部からのＡＤＤ（アドレス信号）によって、信号線ＲＡ＿ＣＣ０がメモリチップＣＣ０に対して出力されるのに対して、不良が発見されている場合は上記救済信号によって、信号線が切り替えられ、信号線ＲＡ＿ＲＣ０が予備メモリチップＲＣ０に対して出力される。このようにして制御線（例えばワード線ＷＬ）に対するアクセスを切り替えることによって、救済すべき制御線に替えて、予備メモリチップＲＣ０上の制御線（例えばワード線ＲＷＬ）を利用することができる。その結果、積層型ＤＲＡＭ２８の製造歩留まりの向上を図ることが可能である。
コマンド
さらに、図５に示すように、第２の入力初段回路４０は、他の種類の制御信号であるＣＭＤ（コマンド）信号等を入力する初段回路である。コマンド信号のような制御信号でもメモリチップＣＣへのアクセスが生じるので、上述したアドレス（ＡＤＤ）の場合と同様に扱うことが好ましい。このＣＭＤ（コマンド）信号も、請求の範囲の「外部からの制御信号」の好適な一例に相当する。「外部からの制御信号」としては、さまざまな種類のコマンド信号、例えば、リード、ライト、ベリファイ等の種々の信号を利用することができる。
第２のＣｈｉｐ判定回路４２は、第２の入力初段回路４０が入力したコマンド信号に基づき、コマンド信号を出力すべきメモリチップＣＣを選択し、選択されたメモリチップＣＣに対するコマンド信号、又は、そのコマンド信号を制御する制御線の信号を出力する。第２のＣｈｉｐ判定回路４２が出力する信号も、ＴＣＩ技術を用いた非接触通信によってメモリチップＣＣ又は予備メモリチップＲＣ０に供給される。
第２のＣｈｉｐ判定回路４２は、上述した救済信号に基づき、出力する信号が救済するべき対象であるか否かを知ることができる。そして、出力するコマンド信号（又はコマンド信号を制御する信号）が救済対象となる信号に関するものである場合は、信号の出力先を、メモリチップＣＣから、予備メモリチップＲＣ０に切り替える。これによって、第２のＣｈｉｐ判定回路４２は、メモリチップＣＣ上で不良が検知されたコマンド信号の制御線に替えて、予備メモリチップＲＣ０のコマンド信号の制御線に対して信号を出力することができる。このようにして、本実施形態３においては、いわばアクセス先を切り替えているのである。図５においては、第２のＣｈｉｐ判定回路４２は、コマンド信号（ＣＭＤ）に基づき、信号線ＣＭＤ＿ＣＣ０〜ＣＣ３（メモリチップＣＣ向け）、ＣＭＤ＿ＲＣ０（予備メモリチップＲＣ０向け）をそれぞれ出力する様子が描かれている。
例えば、コマンド信号の制御線に不良が検知されていない場合には、第２のＣｈｉｐ判定回路４２は、例えば信号線ＣＭＤ＿ＣＣ０がメモリチップＣＣ０に対して出力されるのに対して、不良が発見されている場合は上記救済信号によって、信号線が切り替えられ、信号線ＣＭＤ＿ＲＣ０が予備メモリチップＲＣ０に対して出力される。このような動作の結果、本実施形態３に係る積層型ＤＲＡＭ２８（積層チップ）の製造歩留まりを向上させることができる。
実施形態３：まとめ
このような処理の結果、不良である例えばメモリチップＣＣ０の制御線に替えて例えば予備メモリチップＲＣ０の制御線を利用することができるので、積層型ＤＲＡＭ２８が不良品となる恐れを軽減することができ、積層型ＤＲＡＭ２８の製造における歩留まりを向上させることができる。本実施形態３において特徴的なことは、不良が検知された制御線に対してアクセスが行われる場合に、その制御線に対して出力される信号の送信先を変更するように構成したことである。このように、アクセスを切り替えた結果、メモリチップＣＣにおいて複数の不良が検知された場合でも、制御線毎に予備メモリチップＲＣ０に置き換えることができる。
なお、本実施形態３では、このように制御線について不良の検知を行っているが、ワード線やビット線等、種々の制御線を対象とすることができる。また、これら制御線に対して出力される制御信号等は、ＴＣＩを用いた非接触通信を用いて通信される。また、第１のＦｕｓｅ回路１６と同様に、第２のＦｕｓｅ回路３６も、請求の範囲の記憶部の好適な一例に相当する。また、救済判定回路３４は、請求の範囲の判定部の好適な一例に相当する。さらに、デコード回路３８や、第２のＣｈｉｐ判定回路４２は、請求の範囲の制御部の好適な一例に相当する。
第３その２．実施形態３その２
上記実施形態３においては、不良が検知された制御線に対してアクセスが行われる場合に、その制御線に対して出力される信号の送信先を変更（アクセス先を変更）、すなわち、アクセスを切り替えるように構成している。このような構成によって、アクセスを切り替えた結果、メモリチップＣＣにおいて複数の不良が検知された場合でも、制御線毎に予備メモリチップＲＣ０に置き換えることができたものである。
しかし、このような制御線に対するアクセスを、予備メモリチップＲＣ０への切り替える動作は、実施形態１、２で述べたような不良チップが発見された場合、又は、不良ブロックの発見が成された場合でも実行される。また、メモリチップＣＣ上で、ビット線の不良であるビット不良や、ワード線の不良であるワード線不良が発見された場合にも実行される。
すなわち、インターポーザーチップＩ／Ｐは、複数のメモリチップＣＣの中から不良チップが発見された場合、不良チップの制御線に対するアクセスを、予備メモリチップＲＣ０の制御線に対するアクセスに切り替えることができるか、又は、メモリチップＣＣの複数の中から不良ブロックが発見された場合、不良ブロックの制御線に対するアクセスを、予備メモリチップＲＣ０の制御線に対するアクセスに切り替えることができるか、又は、メモリチップ上でビット不良又はワード線不良が発見された場合、ビット不良又はワード不良が発見されたメモリチップの制御線に対するアクセスを、予備メモリチップの制御線に対するアクセスに切り替えることができる。
このような動作を実現するためには、基本的には上記実施形態３で説明した構成を採用しつつ、下記のような動作を実行させる。
例えば、上述した第２のＦｕｓｅ回路３６は、メモリチップＣＣのいずれかの不良の情報を記憶する手段であればよい。例えば、上記実施形態３のように制御線の不良に加えて、メモリチップＣＣの中から不良チップが発見された場合は、その不良チップの情報を記憶することが好ましい。また、メモリチップＣＣにおいて回路ブロックの不良である不良ブロックが発見された場合は、その不良ブロックの情報を記憶することが好ましい。また、メモリチップＣＣ上でビット線の不良であるビット不良や、ワード線の不良であるワード不良が発見された場合は、それらビット不良やワード不良の情報を記憶することが好適である。また、第２のＦｕｓｅ回路は、メモリチップＣＣで発見された不良であって、予備メモリチップＲＣ０に代替するような不良であれば、どのような不良でも記憶することが好適である。
また、上述した救済判定回路３４は、上記第２のＦｕｓｅ回路３６が記憶する情報に基づき、救済すべき対象を知ることができる。そして、第１の入力手段回路を介して供給される制御信号が、救済すべき対象に対する制御線へのアクセスを生じさせるか否かを判定する。判定の結果、救済すべき対象へのアクセスを生じさせると判定した場合は、救済信号を出力する。
ここで、救済すべき対象とは、メモリチップＣＣの中で発見された不良チップ、又は、回路ブロックの中から発見された不良ブロック、又は、メモリチップＣＣ上で発見されたビット不良や、ワード不良であるが、その他、予備メモリチップＲＣ０へ代替するような不良であればどの部分の不良でもよい。
また、上述したデコード回路３８は、この救済信号に基づき、デコードしている制御線が救済するべき対象に対する制御線であるか否かを知ることができる。デコードしている制御線が救済対象に対する制御線である場合は、デコードした信号の出力先を、メモリチップＣＣから、予備メモリチップＲＣ０に切り替えることは、上記実施形態３と同様である。
また、上述した第２のＣｈｉｐ判定回路４２は、上述した救済信号に基づき、出力する信号が救済するべき対象に対する信号であるか否かを知ることができる。そして、出力するコマンド信号（又はコマンド信号を制御する信号）が救済対象に対する信号に関するものである場合は、信号の出力先を、メモリチップＣＣから、予備メモリチップＲＣ０に切り替える。これによって、実施形態３と同様に、第２のＣｈｉｐ判定回路４２は、メモリチップＣＣ上で不良が検知された対象に対する制御線に替えて、予備メモリチップＲＣ０上の対応する対象に対する制御線に対して信号を出力することができる。対応する対象とは、例えば、メモリチップＣＣ上で不良ブロックが発見された場合は、その不良ブロックに対応する予備メモリチップＲＣ上の回路ブロックである。また例えば、メモリチップＣＣ上でビット不良が発見された場合は、そのビット不良に対応する予備メモリチップＲＣ上のビット線である。
実施形態３その２：まとめ
このような処理の結果、いずれかの不良が発見されたメモリチップＣＣ０に対するアクセスを、予備メモリチップＲＣ０に対するアクセスに切り替えることができる。従って、積層型ＤＲＡＭ２８が不良品となる恐れを軽減することができ、積層型ＤＲＡＭ２８の製造における歩留まりを向上させることができる。
本実施形態３その２において特徴的なことは、いずれかの不良が検知されたメモリチップＣＣに対してアクセスが行われる場合に、そのアクセス先を予備メモリチップＲＣ０向けに変更するように構成したことである。このように、アクセスを切り替えた結果、メモリチップＣＣにおいていずれかの複数の不良が検知された場合に、予備メモリチップＲＣ０を置き換えて利用することができる。
第４．実施形態４
次に、上述した実施形態１〜３で説明した積層型ＤＲＡＭ８、１８、２８の積層チップの製造プロセスの一部をフローチャートに基づき説明する。図６は、上記実施形態１〜３で説明したま予備メモリチップＲＣ０を備えた積層型ＤＲＡＭ８、１８、２８（チップ積層体）の製造プロセスの一部を示すフローチャートである。
まず、ステップＳ１００においては、メモリチップＣＣ及び予備メモリチップＲＣ０となる半導体ウエハであるＤＲＡＭウエハを単体で検査する。この検査は簡易検査であり、低い歩留まりの原因となる恐れのあるウエハを予め取り除くことを目的として行われ、電源Ｔｒｉｍも行われる。この検査において、電流異常チップ（不良のチップ）が検知された場合は、そのチップの情報を検査者側（テスター）が記憶しておく。実施形態１で説明したように、ここで検知された不良は第１のＦｕｓｅ回路１６に記憶され、デバイスの電源投入時に利用される。なお、ステップＳ１００は、請求の範囲のウエハ検査ステップの好適な一例に相当する。
また、ステップＳ１００におけるこの検査において、回路ブロックＢＫにも異常が検知された場合も、同様にそのブロックＢＫの情報も検査者側（テスター）が記憶しておく。実施形態２で説明したように、ここで検知された不良回路ブロックの情報は、後に第１のＦｕｓｅ回路１６に記憶される。ステップＳ１００は、請求の範囲のウエハ上ブロック検査ステップの好適な一例にも相当する。
ステップＳ１０１においては、インターポーザーチップＩ／Ｐとなる半導体ウエハであるＩ／Ｐウエハを単体で検査する。この検査も、ステップＳ１００と同様の簡易検査である。この検査において、電流異常等の不良が見いだされた場合は、インターポーザーチップＩ／Ｐは廃棄される。なお、インターポーザーチップＩ／Ｐは、ロジックプロセスで製造されるため、メモリプロセスで製造されるメモリチップＣＣと比較すると、製造起因の不良は少ない。よって、ステップＳ１０１において、インターポーザーチップＩ／Ｐが廃棄される場合があるとしても、積層型ＤＲＡＭの製造歩留まり率への影響は、無視できるほどに軽微である。
ステップＳ１０２においては、フュージョンボンディングを用いて複数枚のＤＲＡＭウエハを接続する（WOW：WaferOnWafer)。これによって、予備メモリチップＲＣ０と、複数枚のメモリチップＣＣとが重畳して積層されることになる。この状態でメモリ検査を実行し、ビット線、ワード線の不良情報を検査者側（テスター側）が記憶しておく。実施形態３で説明したように、ここで検知されたワード線等の制御線の不良の情報は、後に第２のＦｕｓｅ回路３６に記憶される。ステップＳ１０２は、請求の範囲の第１積層ステップの好適な一例に相当する。さらに、ステップＳ１０２は、請求の範囲のウエハ上制御線検査ステップの好適な一例にも相当する。本実施形態４においては、ダイシング前のウエハを積層した段階（本ステップＳ１０２）と、ダイシングを行った後の積層チップの段階と、において検査をしている。このような検査によって、より精密な不良の検知を行おうとしている。なお、不良の発生率が低い場合等においては、ダイシング前又はダイシング後のいずれか一方のみの検査でもよい。
ステップＳ１０３においては、ステップ１０２において重畳したＤＲＡＭウエハを、１個のデバイス毎に切り分ける（ダイシング：Dicing）。このようにして、半導体チップが積層された積層チップが形成される。本実施形態４においては、このメモリチップＣＣと予備メモリチップＲＣ０とが積層された積層チップをＤＲＡＭチップと呼ぶ。なお、この積層チップ（ＤＲＡＭチップ）は、請求の範囲の積層半導体チップの好適な一例に相当する。また、ステップＳ１０３は、請求の範囲のダイシングステップの好適な一例に相当する。
ステップＳ１０４においては、Ｉ／Ｐウエハに対して、ＤＲＡＭチップを積層する（COW：ChipOnWafer)。ここで、ステップＳ１００において検知し、テスタ側が記憶しておいた電流異常チップ等の不良チップの情報及び不良回路ブロックＢＫの情報を、Ｉ／Ｐチップ上の第１のＦｕｓｅ回路１６に書き込む。この書き込みは、所定の高電圧を第１のＦｕｓｅ回路１６に印加することによって所定のＦｕｓｅを切ることによって実行される。ここで書き込まれた情報は、実施形態１及び２で説明したように、電源投入時に第１のＣｈｉｐ判定回路１４で参照され、メモリチップＣＣ等を予備メモリチップに置きかえる処理等に利用される。ステップＳ１０４は、請求の範囲の第２積層ステップの好適な一例に相当する。すなわち、請求の範囲における制御チップとの積層の処理は、制御チップであるインターポーザーチップが含まれるＩ／Ｐウエハ（半導体ウエハ）を積層する場合も含まれる。さらに、ステップＳ１０４は、請求の範囲の記憶ステップの好適な一例にも相当する。
ステップＳ１０５においては、ＤＲＡＭチップと、Ｉ／Ｐウエハとを積層した状態で、メモリ検査を実行する。このメモリ検査は、いわゆる半導体試験装置等が備えるプローブカードを用いて実行される。この検査で新たに検知されたワード線やビット線の不良も、ステップＳ１０２で検知された不良と同様に、一旦、テスタ側が記憶しておく。ステップＳ１０５は、請求の範囲の制御線検査ステップの好適な一例に相当する。
次に、これまでテスタ側が記憶しておいたワード線等の制御線の不良の情報を、第２のＦｕｓｅ回路３６に書き込む。書き込みはステップＳ１０４で説明した手法で行う。ここで書き込まれた情報は、実施形態３で説明したように、電源投入時に第２のＣｈｉｐ判定回路４２で参照され、ワード線ＷＬに対するアクセスを、予備メモリチップＲＣ０上のワード線ＲＷＬに対するアクセスに変更する等の処理に利用される。ステップＳ１０５は、請求の範囲の記憶ステップの好適な一例にも相当する。
ステップＳ１０６においては、Ｉ／Ｐウエハをダイシングする。この結果、予備メモリチップＲＣ０と、複数のメモリチップＣＣと、インターポーザーチップＩ／Ｐと、が積層された積層チップである積層型ＤＲＡＭ８（１８、２８）が形成される。
ステップＳ１０７においては、積層型ＤＲＡＭ８は基板に実装され、ＣＰＵ等と接続されてコンピュータシステムを形成する。
第４．実施形態４その２
上述した実施形態４においては、積層型ＤＲＡＭ８（１８，２８）は図６に示すフローチャートに従って製造されたが、図７に示すフローチャートに従って製造されてもよい。図７は、上記実施形態１〜３で説明した予備メモリチップＲＣ０を備えた積層型ＤＲＡＭ８、１８、２８の製造プロセスの一部を示すフローチャートである。
図７に示すステップＳ２００及びステップＳ２０１は、それぞれ図６に示すステップＳ１００及びステップＳ１０１と同じである。図７に示すフローチャートは、Ｓ１０２及びＳ１０３に対応するステップが存在しない点で、図６に示すフローチャートと大きく異なる。
図６に示すフローチャートでは、複数のＤＲＡＭウエハは、フュージョンボンディングを用いて接続され（Ｓ１０２)、ダイシングされた（Ｓ１０３）後、Ｉ／Ｐウエハに積層されている（Ｓ１０４）。一方、図７のフローチャートでは、複数のＤＲＡＭウエハは、ステップＳ２００を経た後、ステップＳ２０４において、ステップＳ２０１を経たＩ／Ｐウエハと一緒に積層される（WOW：WaferOnWafer)。ステップＳ２０４は、請求の範囲の第３積層ステップの好適な一例に相当する。
ここで、ステップＳ２００において検知し、テスタ側が記憶しておいた電流異常チップ等の不良チップの情報及び不良回路ブロックＢＫの情報を、Ｉ／Ｐチップ上の第１のＦｕｓｅ回路１６に書き込む。この書き込みは、所定の高電圧を第１のＦｕｓｅ回路１６に印加することによって所定のＦｕｓｅを切ることによって実行される。ここで書き込まれた情報は、実施形態１及び２で説明したように、電源投入時に第１のＣｈｉｐ判定回路１４で参照され、メモリチップＣＣ等を予備メモリチップに置きかえる処理等に利用される。ステップＳ２０４は、請求の範囲の記憶ステップの好適な一例にも相当する。
ステップＳ２０５において、ＷＯＷ積層された状態で、複数のＤＲＭＡウエハに対してメモリ検査が実行される。メモリ検査で判明した不良情報は、Ｉ／Ｐウエハ内の第２のＦｕｓｅ３６に書き込まれる。なお、ステップＳ２０１の簡易検査で取得された不良情報は、第１のＦｕｓｅ１６に書き込まれる。ステップＳ２０５は、請求の範囲の記憶ステップの好適な一例にも相当する。
ステップＳ２０６において、複数のＤＲＡＭウエハ及びＩ／Ｐウエハは、積層された状態でダイシングされる。この結果、予備メモリチップＲＣ０と、複数のメモリチップＣＣと、インターポーザーチップＩ／Ｐと、が積層された積層チップである積層型ＤＲＡＭ８（１８、２８）が形成される。ステップＳ２０６は、請求の範囲のダイシングステップの好適な一例にも相当する。
ステップＳ２０７においては、ステップＳ１０７と同様に、積層型ＤＲＡＭ８は基板に実装され、ＣＰＵ等と接続されてコンピュータシステムが形成される。
以上のようにして、実施形態１〜３で説明した積層型ＤＲＡＭ８、１８、２８を製造することができる。特に、製造プロセス中の検査で検知された不良に関して、第１のＦｕｓｅ回路１６や、第２のＦｕｓｅ回路３６に記憶させたので、電源投入時に不良箇所の代替を行うことが可能である。具体的な代替の動作については、実施形態１〜３で既に述べた通りである。
第５．他の変形例
（Ａ）Ｆｕｓｅ回路について
実施形態１〜４において、不良に関する情報を記憶する手段として、第１のＦｕｓｅ回路１６や、第２のＦｕｓｅ回路３６を説明したが、これらは、請求の範囲の記憶部の好適な一例に相当する。実施形態では説明の便宜上２個の別体で説明したが、単一のＦｕｓｅ回路を共用することも好適である。
（１）しかし、これらＦｕｓｅ回路の代わりに、種々の不揮発性のメモリを記憶部として利用することも好ましい。また、インターポーザーチップＩ／Ｐ上にレーザートリミングで情報を書き込むように構成し、これを記憶部として利用することも好ましい。
（２）また、これらＦｕｓｅ回路をインターポーザーＩ／Ｐチップに内蔵する代わりに、不良に関する情報を記憶させた記憶手段を外部に接続してもよい。すなわち、図２や図５等に示された第１のＦｕｓｅ回路１６や第２のＦｕｓｅ回路３６に相当する記憶手段を、外部に接続するように構成してもよい。この場合、その外部に接続する記憶手段に替えて、所定の制御信号をインターポーザーＩ／Ｐチップに供給するような回路を用いてもよい。
（３）さらに、実施形態４においては、製造プロセス中で検査を行い、その検査結果を外部の検査者側（テスター側）が記憶しておく構成を説明した。そして、記憶しておいた不良に関する情報を、別途、第１のＦｕｓｅ回路１６や第２のＦｕｓｅ回路３６に書き込むように構成している。しかし、インターポーザーチップＩ／Ｐに自律的に自己検査を実行する自己検査回路を組み込んでおくことも好適である。自己検査回路が自律的に検査を実行し、その結果を自律的に第１のＦｕｓｅ回路１６や第２のＦｕｓｅ回路３６に書き込むことも好適である。この場合、その書き込んだ内容を、別途外部から読み出せるように構成することも好適である。
（Ｂ−１）非接触通信について
上述した実施形態１〜４においては、積層した半導体チップ間の信号の送受信は、非接触通信（ＴＣＩ）で実行され、特にコイル間の磁界結合（誘導結合）を利用しているが、他の種類の非接触通信を利用してもよい。
ここでいう非接触通信とは、通信を行う一方の通信部と、通信を行う他方の通信部とが、互いに接触せず、且つ、導電性部材（半田、導電性接着剤、ワイヤ等のいずれか１以上）を介さずに通信を行うことを意味する。また、「接触して通信を行う」とは、通信を行う一方の通信部と、通信を行う他方の通信部とが、互いに接触して通信を行うか、又は導電性部材（半田、導電性接着剤、ワイヤ等のいずれか１以上）を介して通信を行うことを意味する。また、通信部とは、送信及び受信を行う部分、送信のみを行う部分、及び、受信のみを行う部分を含む概念である。非接触な通信は、コイル間の磁界結合（誘導結合）を利用するがこれに限定されない。非接触な通信は、コイル間の磁気共鳴が利用されていてもよい。また、非接触な通信は、コイルが利用されないものであってもよく、例えば、光信号や音波信号が利用されていてもよい。これらの構成も、請求の範囲の非接触通信部を構成する好適な例となる。
（Ｂ−２）積層した半導体チップ間の信号の送受信について
積層した半導体チップ間の信号の送受信は、導体を介した通信（接触通信）であってもよい。例えば、積層した半導体チップ間の信号の送受信は、ＴＳＶ（Through-silicon via）を介して行われてもよい。
また、積層した半導体チップ間の信号の送受信の一部を非接触通信とし、積層した半導体チップ間の信号の送受信の一部以外の送受信を接触通信としてもよい。例えば、インターポーザーチップＩ／Ｐが出力する制御信号（ＰＶＤＤＴ＿ＣＣ０、ＰＶＤＤＴ＿ＣＣ１、ＰＶＤＤＴ＿ＣＣ２、ＰＶＤＤＴ＿ＣＣ３、ＰＶＤＤＴ＿ＲＣ０）は、電源ラインと同様にＴＳＶを用いて各半導体チップに供給され、電源ライン及び制御信号以外の信号（データ信号やアドレス信号等）は非接触通信で供給されてもよい。或いは、インターポーザーチップＩ／Ｐが出力する制御信号（ＰＶＤＤＴ＿ＣＣ０、ＰＶＤＤＴ＿ＣＣ１、ＰＶＤＤＴ＿ＣＣ２、ＰＶＤＤＴ＿ＣＣ３、ＰＶＤＤＴ＿ＲＣ０）は非接触通信で供給され、電源ライン及び制御信号以外の信号（データ信号やアドレス信号等）はＴＳＶを用いて各半導体チップに供給されてもよい。
（Ｃ）積層について
上述した実施形態１〜４においては、予備メモリチップＲＣ０、複数のメモリチップＣＣ、インターポーザーチップＩ／Ｐの順番で積層する例を説明したが、この順番に限定されるものではなく、どのような順番でもよい。
（Ｄ）インターポーザーチップＩ／Ｐについて
上述した実施形態１〜４においては、インターポーザーチップＩ／Ｐが、不良が検出されたメモリチップ等を代替する機能を備えていたが、インターポーザーチップＩ／Ｐに限定されるものではなく、単なるＬｏｇｉｃＤｉｅの半導体チップを利用してこのＬｏｇｉｃＤｉｅ上にメモリチップＣＣ等を代替する機能を備えさせてもよい。すなわち、図２や図５等に記載の手段が備えられていれば、インターポーザーチップＩ／Ｐ以外の半導体チップを利用してもよい。これらの半導体チップも、インターポーザーチップＩ／Ｐと同様に、請求の範囲における制御チップの好適な一例に相当する。
以上、本発明の実施形態について詳細に説明したが、前述した実施形態は、本発明を実施するにあたっての具体例を示したに過ぎない。本発明の技術的範囲は、前記実施形態に限定されるものではない。本発明は、その趣旨を逸脱しない範囲において種々の変更が可能であり、それらも本発明の技術的範囲に含まれる。
８、１８、２８、５０ 積層型ＤＲＡＭ
９、５２ 周辺回路群
１０ａ、１０ｂ、１０ｃ、１０ｄ、１０ｅ クランプＭＯＳＦＥＴ
１２ 電源回路
１４ 第１のＣｈｉｐ判定回路
１６ 第１のＦｕｓｅ回路
２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅ、２０ｆ、２０ｇ、２０ｈ、２０ｉ、２０ｊ、２０ｋ、２０ｌ、２０ｍ、２０ｎ２０ クランプＭＯＳＦＥＴ
３２ 第１の入力初段回路
３４ 救済判定回路
３６ 第２のＦｕｓｅ回路
３８ デコード回路
４０ 第２の入力初段回路
４２ 第２のＣｈｉｐ判定回路
ＢＫ０、ＢＫ１、ＢＫ２、ＢＫ３ 回路ブロック
ＣＣ０、ＣＣ１、ＣＣ２、ＣＣ３ メモリチップ
Ｉ／Ｆ インターフェースチップ
Ｉ／Ｐ インターポーザーチップ
ＲＣ０ 予備メモリチップ

Claims (20)

  1. 複数の半導体チップと、
    前記半導体チップの予備として用いるための予備半導体チップと、
    前記複数の半導体チップの稼働状態と、前記予備半導体チップの稼働状態と、を制御する制御チップと、が積層された積層型半導体装置であって、
    前記半導体チップ及び前記予備半導体チップは、非接触通信部と、稼働スイッチと、を含み、
    前記半導体チップ及び前記予備半導体チップは、前記非接触通信部を介して他の前記半導体チップと非接触に通信可能であり、
    前記制御チップは、前記半導体チップの前記稼働スイッチを切り替えることによって前記半導体チップの稼働状態を制御し、前記予備半導体チップの前記稼働スイッチを切り替えることによって前記予備半導体チップの稼働状態を制御する積層型半導体装置。
  2. 請求項１記載の積層型半導体装置において、
    前記制御チップは、
    前記複数の半導体チップのうち不良チップが発見された場合、前記不良チップ上の前記稼働スイッチを切り替えて前記不良チップを非稼働状態におき、前記予備半導体チップ上の前記稼働スイッチを切り替えて前記予備半導体チップを稼働状態におく積層型半導体装置。
  3. 請求項２記載の積層型半導体装置において、
    前記制御チップは、
    いずれの半導体チップが不良チップであるかを表す情報を記憶する記憶部と、
    前記記憶部が記憶する前記情報に基づき、前記不良チップ上の前記稼働スイッチを切り替え、前記予備半導体チップ上の前記稼働スイッチを切り替える制御部と、
    を含む積層型半導体装置。
  4. 複数の半導体チップと、
    前記半導体チップの予備として用いるための予備半導体チップと、
    前記複数の半導体チップの回路ブロックの稼働状態と、前記予備半導体チップの回路ブロックの稼働状態と、を制御する制御チップと、が積層された積層型半導体装置であって、
    前記半導体チップ及び前記予備半導体チップは、非接触通信部と、複数の前記回路ブロックと、複数の前記回路ブロック毎に設けられ、それぞれの前記回路ブロックの稼働状態を切り替える稼働スイッチと、を含み、
    前記半導体チップ及び前記予備半導体チップは、前記非接触通信部を介して他の前記半導体チップと非接触に通信可能であり、
    前記制御チップは、前記半導体チップの前記稼働スイッチを切り替えることによって前記半導体チップのそれぞれの前記回路ブロックの稼働状態を制御し、前記予備半導体チップの前記稼働スイッチを切り替えることによって前記予備半導体チップのそれぞれの前記回路ブロックの稼働状態を制御する積層型半導体装置。
  5. 請求項４記載の積層型半導体装置において、
    前記制御チップは、
    前記複数の回路ブロックのうち不良ブロックが発見された場合、前記不良ブロックに設けられた前記稼働スイッチを切り替えて前記不良ブロックを非稼働状態におき、前記不良ブロックに対応する前記予備半導体チップ上の前記回路ブロックに設けられた前記稼働スイッチを切り替えて当該切り替えた前記稼働スイッチが設けられている前記回路ブロックを前記不良ブロックに替えて稼働状態におく積層型半導体装置。
  6. 請求項５記載の積層型半導体装置において、
    前記制御チップは、
    いずれの回路ブロックが不良ブロックであるかを表す情報を記憶する記憶部と、
    前記記憶部が記憶する前記情報に基づき、前記不良ブロック上の前記稼働スイッチを切り替え、前記不良ブロックに対応する前記予備半導体チップ上の前記回路ブロックに設けられた稼働スイッチを切り替える制御部と、
    を含む積層型半導体装置。
  7. 複数の半導体チップと、
    前記半導体チップの予備として用いるための予備半導体チップと、
    前記複数の半導体チップの制御線に対するアクセス状態と、前記予備半導体チップの制御線に対するアクセス状態と、を制御する制御チップと、が積層された積層型半導体装置であって、
    前記半導体チップ及び前記予備半導体チップは、非接触通信部を備え、前記非接触通信部を介して他の前記半導体チップと非接触に通信可能であり、
    前記制御チップは、外部からの制御信号に基づく前記半導体チップの前記制御線に対するアクセスと、前記予備半導体チップの前記制御線に対するアクセスとを切り替えることができる積層型半導体装置。
  8. 請求項７記載の積層型半導体装置において、
    前記制御チップは、
    複数の前記制御線のうちいずれかの制御線に不良が検知された場合、前記不良が検知された制御線に対するアクセスを、前記予備半導体チップの前記制御線に対するアクセスに切り替えることができる積層型半導体装置。
  9. 請求項７記載の積層型半導体装置において、
    前記制御チップは、
    前記複数の半導体チップの中から不良チップが発見された場合、前記不良チップの前記制御線に対するアクセスを、前記予備半導体チップの前記制御線に対するアクセスに切り替えることができるか、
    又は、
    前記半導体チップの複数の中から不良ブロックが発見された場合、前記不良ブロックの前記制御線に対するアクセスを、前記予備半導体チップの前記制御線に対するアクセスに切り替えることができるか、
    又は、
    前記半導体チップ上でビット不良又はワード線不良が発見された場合、ビット不良又はワード不良が発見された前記半導体チップの前記制御線に対するアクセスを、前記予備半導体チップの前記制御線に対するアクセスに切り替えることができる積層型半導体装置。
  10. 請求項８記載の積層型半導体装置において、
    前記制御チップは、
    いずれの制御線が不良であるかを表す情報を記憶する記憶部と、
    前記記憶部が記憶する前記情報に基づき、前記不良である制御線に対するアクセスが発生したか否かを判定する判定部と、
    前記判定部が、不良である制御線に対するアクセスが発生したと判断した場合に、前記不良である制御線に対するアクセスを、前記予備半導体チップの前記制御線に対するアクセスに切り替える制御部と、
    を含む積層型半導体装置。
  11. 請求項９記載の積層型半導体装置において、
    前記制御チップは、
    いずれの半導体チップが不良であるか、又は、いずれの回路ブロックが不良ブロックであるか、又は、いずれのビット線がビット不良であるか、又は、いずれのワード線がワード線不良であるか、を表す情報を記憶する記憶部と、
    前記記憶部が記憶する前記情報に基づき、前記いずれかの不良が発見された前記半導体チップの前記制御線に対するアクセスが発生したか否かを判定する判定部と、
    前記判定部が、前記いずれかの不良が発見された前記半導体チップの前記制御線に対するアクセスが発生したと判断した場合に、前記いずれかの不良が発見された前記半導体チップの制御線に対するアクセスを、前記予備半導体チップの前記制御線に対するアクセスに切り替える制御部と、
    を含む積層型半導体装置。
  12. 請求項１から１１のいずれか１項に記載の積層型半導体装置において、
    前記半導体チップは、情報を記憶できる半導体記憶チップであり、
    前記制御チップは、前記半導体記憶チップと、外部の回路とを接続するためのインターポーザーチップである積層型半導体装置。
  13. 請求項３記載の積層型半導体装置を製造する方法において、
    複数の前記半導体チップを含む半導体ウエハ、及び、前記予備半導体チップを含む半導体ウエハを検査し、不良がある半導体チップに関する情報を検出するウエハ検査ステップと、
    前記検査をした複数の前記半導体チップを含む半導体ウエハ、及び、前記予備半導体チップを含む半導体ウエハを積層する第１積層ステップと、
    前記積層した半導体ウエハ群をダイシングし、前記半導体チップ及び前記予備半導体チップが積層された積層半導体チップを形成するダイシングステップと、
    前記積層半導体チップと、前記制御チップとを積層する第２積層ステップと、
    前記制御チップの前記記憶部に、前記不良がある半導体チップに関する情報を記憶させる記憶ステップと、
    を含む積層型半導体装置の製造方法。
  14. 請求項３記載の積層型半導体装置を製造する方法において、
    複数の前記半導体チップを含む半導体ウエハ、及び、前記予備半導体チップを含む半導体ウエハを検査し、不良がある半導体チップに関する情報を検出するウエハ検査ステップと、
    前記検査をした複数の前記半導体チップを含む半導体ウエハ、前記予備半導体チップを含む半導体ウエハ及び前記制御チップを含む半導体ウエハを積層する第３積層ステップと、
    前記制御チップの前記記憶部に、前記不良がある半導体チップに関する情報を記憶させる記憶ステップと、
    前記積層した半導体ウエハ群をダイシングし、前記半導体チップ、前記予備半導体チップ及び制御チップが積層された積層半導体チップを形成するダイシングステップと、
    を含む積層型半導体装置の製造方法。
  15. 請求項６記載の積層型半導体装置を製造する方法において、
    複数の前記半導体チップを含む半導体ウエハ、及び、前記予備半導体チップを含む半導体ウエハを検査し、前記半導体ウエハが含む半導体チップ内の不良がある回路ブロックに関する情報を検出するウエハ上ブロック検査ステップと、
    前記検査をした回路ブロックを有する前記半導体チップを含む複数の半導体ウエハ、及び、前記予備半導体チップを含む半導体ウエハ、を積層する第１積層ステップと、
    前記積層した半導体ウエハ群をダイシングし、前記半導体チップ及び前記予備半導体チップが積層された積層半導体チップを形成するダイシングステップと、
    前記積層半導体チップと、前記制御チップとを積層する第２積層ステップと、
    前記制御チップの前記記憶部に、前記不良がある回路ブロックに関する情報を記憶させる記憶ステップと、
    を含む積層型半導体装置の製造方法。
  16. 請求項６記載の積層型半導体装置を製造する方法において、
    複数の前記半導体チップを含む半導体ウエハ、及び、前記予備半導体チップを含む半導体ウエハを検査し、前記半導体ウエハが含む半導体チップ内の不良がある回路ブロックに関する情報を検出するウエハ上ブロック検査ステップと、
    前記検査をした回路ブロックを有する前記半導体チップを含む複数の半導体ウエハ、前記予備半導体チップを含む半導体ウエハ及び前記制御チップを含む半導体ウエハ、を積層する第３積層ステップと、
    前記制御チップの前記記憶部に、前記不良がある回路ブロックに関する情報を記憶させる記憶ステップと、
    前記積層した半導体ウエハ群をダイシングし、前記半導体チップ、前記予備半導体チップ及び制御チップが積層された積層半導体チップを形成するダイシングステップと、
    を含む積層型半導体装置の製造方法。
  17. 請求項１０又は１１記載の積層型半導体装置を製造する方法において、
    前記複数の前記半導体チップを含む半導体ウエハ、及び、前記予備半導体チップを含む半導体ウエハを積層する第１積層ステップと、
    前記積層した半導体ウエハ群を検査し、前記半導体ウエハが含む半導体チップ内の不良である制御線に関する情報を検出するウエハ上制御線検査ステップと、
    前記積層した半導体ウエハ群をダイシングし、前記半導体チップ及び前記予備半導体チップが積層された積層半導体チップを形成するダイシングステップと、
    前記積層半導体チップと、前記制御チップとを積層する第２積層ステップと、
    前記制御チップの前記記憶部に、前記不良である制御線に関する情報を記憶させる記憶ステップと、
    を含む積層型半導体装置の製造方法。
  18. 請求項１０又は１１記載の積層型半導体装置を製造する方法において、
    前記複数の前記半導体チップを含む半導体ウエハ、前記予備半導体チップを含む半導体ウエハ及び前記制御チップを含む半導体ウエハ、を積層する第３積層ステップと、
    前記積層した半導体ウエハ群を検査し、前記半導体ウエハが含む半導体チップ内の不良である制御線に関する情報を検出するウエハ上制御線検査ステップと、
    前記制御チップの前記記憶部に、前記不良である制御線に関する情報を記憶させる記憶ステップと、
    前記積層した半導体ウエハ群をダイシングし、前記半導体チップ、前記予備半導体チップ及び前記制御チップが積層された積層半導体チップを形成するダイシングステップと、
    を含む積層型半導体装置の製造方法。
  19. 請求項１０又は１１記載の積層型半導体装置を製造する方法において、
    前記半導体チップ及び前記予備半導体チップが積層された積層半導体チップを検査し、前記半導体チップ内の不良である制御線に関する情報を検出する制御線検査ステップと、
    前記制御チップの前記記憶部に、前記不良である制御線に関する情報を記憶させる記憶ステップと、
    を含む積層型半導体装置の製造方法。
  20. 請求項１３又は１４に記載の積層型半導体装置の製造方法において、
    前記半導体チップは、情報を記憶できる半導体記憶チップであり、
    前記制御チップは、前記半導体記憶チップと、外部の回路とを接続するためのインターポーザーチップである積層型半導体装置の製造方法。
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