TW202021047A - 堆疊元件 - Google Patents

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劉欽洲
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黃博祥
曾嘉輝
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台灣積體電路製造股份有限公司
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Abstract

提供一種用於元件的佈局設計方法，該元件包括兩個或兩個以上相同結構。每一元件可具有第一晶粒、堆疊在該第一晶粒上的第二晶粒，及堆疊在該第二晶粒上的第三晶粒。第二晶粒可包括第一穿透矽通孔(TSV)及第一電路，且第三晶粒包括第二TSV及第二電路。第一TSV及第二TSV可線性共同延伸。第一及第二電路可各自為邏輯電路，該邏輯電路具有用於產生晶粒識別符的比較器及計數器。相應元件晶粒的計數器可在晶粒之間串列連接。每一晶粒可使用相同遮罩製造，但保留唯一的邏輯識別符。晶粒堆疊中的給定晶粒可因此藉由相同晶粒佈局中的單個路徑定址。

Description

堆疊元件
本揭露係有關於一種堆疊元件。
積體電路(integrated circuit；IC)的製造需要遮罩技術，諸如使用光罩以蝕刻且處理電路設計。然而，歸因於不斷減小且更加複雜的積體電路要求，元件設計比以往任何時候都具有挑戰性。在固定積體電路空間中所需的電路元件的數目愈來愈複雜。結果，尤其隨著積體電路設計縮小，用於進階積體電路製程的光罩集的成本已大體上增加。隨著不斷上升的遮罩產生成本為積體電路晶片費用中的不斷增加的因素，節省遮罩成本為積體電路設計的重點。
同樣地，當新的積體電路設計需要工程變更命令(engineering change order；ECO)時，遮罩成本可具有很大貢獻。為了進行晶片位準的增量變化，設計可併入備用或虛設的單元，包括未使用的導線或金屬以最小化對僅金屬ECO中的新遮罩的需求。然而，在使用虛設線及類似者中所涉及的冗餘並未降低封裝位準的遮罩成本。
【發明說明】
根據本揭露的一些實施例，一種堆疊元件包含第一晶粒、第二晶粒以及第三晶粒。第二晶粒堆疊在第一晶粒上。第二晶粒包含第一穿透矽通孔(TSV)以及第一電路。第三晶粒堆疊在第二晶粒上。第三晶粒包含第二TSV以及第二電路。第一TSV及第二TSV線性共同延伸。
100‧‧‧SOIC封裝
110‧‧‧記憶體晶粒
112‧‧‧定址電路
115‧‧‧穿透矽通孔(TSV)
120‧‧‧記憶體晶粒
122‧‧‧定址電路
125‧‧‧穿透矽通孔(TSV)
130‧‧‧記憶體晶粒
132‧‧‧定址電路
135‧‧‧穿透矽通孔(TSV)
140‧‧‧記憶體晶粒
142‧‧‧定址電路
145‧‧‧穿透矽通孔(TSV)
150‧‧‧處理器晶粒
155‧‧‧穿透矽通孔(TSV)
210‧‧‧位元單元元件晶粒
211‧‧‧多工器
212‧‧‧反向器
215‧‧‧TSV
215.1‧‧‧位址信號
215.2‧‧‧位址信號
215.3‧‧‧位址信號
215.4‧‧‧位址信號
215.5‧‧‧位址信號
215.6‧‧‧位址信號
215.7‧‧‧位址信號
215.8‧‧‧位址信號
220‧‧‧位元單元元件晶粒
221‧‧‧多工器
222‧‧‧反向器
310‧‧‧位元單元元件晶粒
311‧‧‧多工器
312‧‧‧反向器
313‧‧‧非揮發性儲存結構
315‧‧‧TSV
315.1‧‧‧控制信號
315.2‧‧‧控制信號
315.3‧‧‧控制信號
315.4‧‧‧控制信號
315.5‧‧‧控制信號
315.6‧‧‧控制信號
315.7‧‧‧控制信號
315.8‧‧‧控制信號
320‧‧‧位元單元元件晶粒
321‧‧‧多工器
322‧‧‧反向器
323‧‧‧非揮發性儲存結構
400‧‧‧記憶體結構
410‧‧‧第一記憶體晶粒
411‧‧‧多工器
412‧‧‧反向器
413‧‧‧連接路徑
415‧‧‧TSV
420‧‧‧第二記憶體晶粒
422‧‧‧反向器
423‧‧‧連接路徑
430‧‧‧第三記憶體晶粒
432‧‧‧反向器
433‧‧‧連接路徑
440‧‧‧第四記憶體晶粒
441‧‧‧多工器
442‧‧‧反向器
443‧‧‧連接路徑
500‧‧‧SOIC元件單元
510‧‧‧第一元件晶粒
515‧‧‧TSV
520‧‧‧第二元件晶粒
530‧‧‧第三元件晶粒
532‧‧‧CE信號電路
540‧‧‧第四元件晶粒
542‧‧‧CE信號電路
550‧‧‧處理器晶粒
610‧‧‧記憶體元件晶粒
612‧‧‧CE佈線
615‧‧‧TSV匯流排
620‧‧‧記憶體元件晶粒
622‧‧‧CE佈線
630‧‧‧記憶體元件晶粒
633‧‧‧CE佈線
640‧‧‧記憶體元件晶粒
642‧‧‧CE佈線
650‧‧‧處理器晶粒
700‧‧‧記憶體堆疊
707‧‧‧控制邏輯信號
710‧‧‧記憶體晶粒
711‧‧‧計數器
712‧‧‧比較器
715‧‧‧CE信號線
720‧‧‧記憶體晶粒
721‧‧‧計數器
722‧‧‧比較器
730‧‧‧記憶體晶粒
731‧‧‧計數器
732‧‧‧比較器
740‧‧‧記憶體晶粒
741‧‧‧計數器
742‧‧‧比較器
750‧‧‧處理器晶粒
800‧‧‧記憶體電路
801‧‧‧記憶體位址信號
802‧‧‧經增量的記憶體位址信號
803‧‧‧記憶體操作指令
804‧‧‧記憶體輸出
805‧‧‧CE信號
810‧‧‧記憶體定址電路
811‧‧‧計數器
812‧‧‧比較器
813‧‧‧比較器輸出
814‧‧‧記憶體陣列
900‧‧‧記憶體元件
910‧‧‧第一記憶體晶粒
911‧‧‧計數器
912‧‧‧比較器
914‧‧‧記憶體陣列
920‧‧‧第二記憶體晶粒
922‧‧‧比較器
924‧‧‧記憶體陣列
930‧‧‧第三記憶體晶粒
940‧‧‧第四記憶體晶粒
941‧‧‧計數器
942‧‧‧比較器
944‧‧‧記憶體陣列
950‧‧‧處理器晶粒
951‧‧‧記憶體位址初始化信號
952‧‧‧CE信號
954‧‧‧data_out信號線
955‧‧‧data_in信號
956‧‧‧記憶體操作指令信號
957‧‧‧記憶體操作位址信號
1000‧‧‧方法
1002‧‧‧操作
1003‧‧‧操作
1004‧‧‧操作
本揭露之各態樣當與附圖一起閱讀時將從以下實施方式中最佳地理解。應注意，根據行業中的共用實踐，各個特徵並未按比例繪製。實際上，為了說明及論述清晰起見，各個特徵之尺寸可以任意地增加或減小。
第1圖為根據一些實施例的在包括記憶體元件的積體晶片結構上的系統的圖式。
第2圖為根據一些實施例的在積體晶片結構上的系統的圖式。
第3圖為根據一些實施例的在包括非揮發性位址儲存的積體晶片結構上的系統的圖式。
第4圖為根據一些實施例的在包括由穿透矽通孔提供的位址識別的積體晶片結構上的系統的圖式。
第5圖為根據一些實施例的具有共同延伸的穿透矽通孔的積體晶片結構上的矽的圖式。
第6圖為根據一些實施例的具有不同穿透矽通孔(through-silicon via；TSV)配置的元件的橫截面的圖式。
第7圖為根據一些實施例的包括邏輯電路的元件晶粒的相同設計佈局的圖式。
第8圖為根據一些實施例的在積體晶片結構上的系統的電路佈置的圖式。
第9圖為根據一些實施例的在包括元件晶粒的積體晶粒結構上的系統的佈置的圖式，元件晶粒每一者具有邏輯電路及記憶體陣列。
第10圖為根據一些實施例的用於在具有相同設計佈局的積體晶片結構上定址的方法的流程圖。
併入本揭露的實施例中並且形成本說明書一部分的附圖圖示本揭露的實施例並且，與說明書一起進一步用於解釋本揭露的實施例的原理並且使熟習相關技術者能夠進行且使用本揭露的實施例。
本揭露的實施例係針對設計方法，例如，三維積體電路(three dimensional integrated circuit；3DIC)設計的設計方法。隨著積體電路設計的光罩集的成本增加，積體電路設計的重點是降低遮罩要求。本揭露的實施例達成3DIC封裝中的各個遮罩單元之間的冗餘，從而提高3DIC設計的效率、費用及產量。在本揭露的實施例中，3DIC封裝的3DIC位元單元可經唯一地定址，儘管其具有相同的結構。因此，相同的遮罩可在其他獨立且唯一的3DIC位元單元中使用。
本揭露的實施例揭示的設計方法的益處為降低的遮罩要求，以及在不取決於特定積體電路製程技術平台的情況下達成成本。以及，當從一製程技術世代遷移至後一世代時，積體電路設計可根據本揭露的實施例保持相同的方法。本揭露的實施例所述的方法及結構概念不取決於相應元件單元的特定結構配置。因此，方法可應用於各種3DIC及積體電路上系統(systems on integrated circuit；SOIC)的封裝。
本揭露的實施例的係針對降低遮罩要求及成本，其中元件包括多個部分(例如，晶粒)，其中的一些共享共用的邏輯功能。例如，記憶體系統(例如，靜態隨機存取記憶體(static random access memory；SRAM)、動態隨機存取記憶體(dynamic random-access memory；DRAM)、磁阻隨機存取記憶體(magnetoresistive random-access memory；MRAM)等等)可包括具有相同邏輯功能的四位元單元元件晶粒及控制器(或應用處理器)晶片。位元單元元件晶粒可具有相同的設計(例如，相同的結構佈局)。
在其他設計中，位元單元元件晶粒可要求不同的功能以使位元單元得以唯一地定址。例如，各個位元單元元件晶粒之間的佈線可不同以實現相應位元單元元件晶粒的定址。在佈線不同的情況下，位元單元元件晶粒的定址可由經由不同穿透矽通孔(TSV)通道的連接執行，產生具有不同光遮罩的位元單元元件晶粒的製造。
在一些實施例中，元件可包括四位元單元元件晶粒，該四位元單元元件晶粒可為記憶體晶粒及控制器元件晶粒(本揭露的實施例中亦稱為處理器、處理器晶粒，或應用處理器)，該晶粒具有兩倍於各個位元單元元件晶粒的面積。其中例如，控制器晶粒計數兩個遮罩單元並且每一位元單元元件計數一個遮罩單元，本揭露的實施例與其他設計相比將遮罩要求降低了50%。因此，與在其他設計中的6個遮罩單元相比，對於每個單獨的位元單元元件晶粒實施相同的設計(在本揭露的實施例中亦稱為記憶體元件晶粒)將遮罩要求降低至3個遮罩單元。
本揭露的實施例包括降低製造複雜性、遮罩要求及成本的位元單元架構。本揭露的實施例包括均勻的位元單元元件晶粒，該位元單元元件晶粒保持能夠使用單個或減少的遮罩集進行製造的唯一定址識別符。本揭露所述的實施例包括但不限於積體電路晶粒，諸如SOIC、3DIC、SRAM、DRAM、MRAM、處理器等等。
在一些實施例中，SOIC結構包括一個在另一個之上堆疊並且使用TSV垂直互連的的有效(例如，具有一或多個電晶體)晶粒。SOIC結構可為三維積體電路(「3DIC」)。例如，3DIC包括類似有效晶粒的堆疊，諸如在單獨的晶粒(諸如底部晶粒)上具有處理器(控制器邏輯)的記憶體晶粒的堆疊。在替代實施例中，3DIC可包括不同晶片的堆疊。該晶粒可以是經堆疊的面對背(face to back；F2B)形式。若為經堆疊的F2B形式，則堆疊至少兩個晶粒， 一個晶粒在另一個的頂部上，其中該等晶粒的有效區域各自在相同定向(例如，在面表面)上，並且金屬化在相對表面上。此處，下部晶粒包括在基板的背表面上的金屬化及用於連接上部晶粒(例如，第一晶粒)至金屬化的電連接器(例如，混合接合連接、微凸塊等)。TSV通過下部晶粒的基板以經由背表面金屬化，將上部晶粒上的電連接器連接至下部晶粒(例如，第二晶粒)的有效區域。或者，晶粒可為面對面(face to face；F2F)堆疊的形式，其中下部晶粒及上部晶粒的有效區域以電連接器彼此面對，該電連接器在晶粒之間提供連接性。
第1圖圖示根據一些實施例的SOIC封裝100。SOIC封裝100包括堆疊在處理器晶粒150(其亦可稱為應用處理器(application processor；AP)晶粒150)上的記憶體晶粒110、120、130及140。記憶體晶粒110、120、130及140可包括一或多個SRAM元件、DRAM元件、MRAM元件、其他適當的記憶體元件，或上述元件的組合。在堆疊記憶體晶粒110至140之前，每一記憶體晶粒的接觸表面經平面化並且記憶體晶粒使用適當的接合技術在該等接觸表面處接合，該等接合技術諸如混合接合、熔融接合、陽極接合、直接接合、室溫接合、壓力接合，及/或上述技術的組合。記憶體晶粒110至140的每一者具有用於儲存記憶體資料的記憶體功能，及用於產生唯一的記憶體晶粒識別符的定址功能。資料可藉由定址相應記憶體晶粒的唯一記憶體晶粒識別符來輸入或擷取。處理器晶粒150可保潔一或多個微處理 器、中央處理單元、圖形處理單元、其他適當的處理單元，或者上述各者的組合。
如第1圖中所示，記憶體晶粒110至140及處理器晶粒150分別包括穿透矽通孔(TSV)115、125、135、145及155。記憶體晶粒110至140可分別包括定址電路112、122、132及142。記憶體晶粒110至140的結構可相同。亦即，記憶體晶粒110可與記憶體晶粒120等等結構相同。
根據一些實施例，當佈置於處理器晶粒150上時，記憶體晶粒110至140可以其結構元件線性重疊的此方式堆疊。例如，記憶體晶粒110的TSV 115可與記憶體晶粒120的TSV 125線性共同延伸。同樣地，記憶體晶粒110的邏輯電路112與記憶體晶粒120的邏輯電路122等等重疊。記憶體晶粒110至140可經堆疊以使得TSV 115線性共同延伸(例如，在y方向上)。
電連接器可通過TSV 115、125、135及145以攜帶資料及位址信號至各個相應記憶體晶粒。第1圖圖示每一對應記憶體晶粒中的單個TSV，其中TSV相對於彼此線性共同延伸。或者，每一記憶體晶粒可包括多個TSV，其中記憶體晶粒的多個TSV重疊且線性共同延伸。
其他元件架構的缺點在於某些控制信號必須唯一地傳輸至用於元件封裝各個記憶體晶粒以起作用。例如，即使當位址及資料線由各個記憶體晶粒共享時，用於選擇各個位元單元元件晶粒的晶片賦能(chip enable；CE)信號未被共享。
本揭露的實施例提供其中SOIC封裝(諸如3DIC，包括SRAM、DRAM、MRAM或其他記憶體電路)允許信號得以由每一各個位元單元元件晶粒的共用或相同結構佈置傳輸或接收，而不排除各個記憶體元件的唯一定址。例如，CE可經共同傳輸至每一位元單元元件晶粒，同時實現預期的各個位元單元元件晶粒的選擇。
第2圖至第4圖圖示使用TSV以選擇性地識別位元單元元件晶粒位址的方法。該方法包括使用多工器以定址在示例性積體電路封裝的一部分中的兩個位元單元元件晶粒。例如，如第2圖中所示，位元單元元件晶粒210及220各自包括多工器、比較器，及TSV 215。各個位元單元元件晶粒210及220可經由通過TSV 215傳輸的位址信號215.1至215.8選擇性地定址。
位元單元元件晶粒210包括多工器211、反向器212，及對應於信號215.1至215.8的TSV 215。在實施例中，每一位元單元元件晶粒可具有相同結構。例如，TSV 215可使用相同或減少數目的遮罩形成為橫跨多個位元單元元件晶粒的TSV架構。結果，位元單元元件晶粒可在不考慮特定位元單元元件佈置或組織的情況下得以定址。例如，位元單元元件晶粒210及220可如第1圖中所示垂直地堆疊(例如，在y方向上)或以任何其他適當的佈置安置。儘管有特定佈置，本設計佈局方法的實施例形成相同的位元單元元件晶粒結構。藉由提供相同的晶粒結構，本實施例的相同佈局設計方法允許在製造期間使用單個或減少的遮罩集。此外， 例如，當需要ECO時，在相同的位元單元集周圍提供積體電路設計簡化了設計或重新設計。
如第2圖中進一步示出，位元單元元件晶粒210可被指派位址「00」，在此情況下，位元單元元件晶粒210的多工器211選擇通過TSV 215的連接路徑。在此情況下，多工器211可通過信號215.8的連接路徑發送邏輯高值(例如，「1」)。同樣地，位元單元元件晶粒220包括多工器221、反向器222，及TSV 215。在此實例中，位元單元元件晶粒220可被指派位址「01」，實現通過信號215.7的連接路徑的邏輯高值。以此方式，每個位元單元元件晶粒可使用TSV 215的共用佈置連接路徑獨立地定址。
此外，如第3圖中所示，位元單元元件晶粒310及320的位址資訊可分別使用非揮發性儲存結構313及323指派在記憶體中。位元單元元件晶粒310及320分別包括多工器311及321、反向器312及322，及經由TSV 315傳輸的控制信號315.1至315.8。位元單元元件晶粒310被指派位址「00」，該位址儲存於非揮發性儲存結構313中；並且位元單元元件晶粒320被指派位址「01」，該位址儲存於非揮發性儲存結構323中。
在每一各個元件晶粒(例如，記憶體元件晶粒310及320)中嵌入非揮發性位址資訊允許對於每一位元單元的位置資訊得以保護。例如，針對歸因於諸如過電流、過電壓、短路，及其他電氣故障的電氣事件的故障，位址資訊可被保持在電熔絲或其他非揮發性儲存結構中。在一些實施 例中，位置資訊係藉由非揮發性儲存結構313及323保持在元件晶粒310及320中。嵌入的、非揮發性的儲存結構可為但不限於電熔絲、抗熔絲、浮動閘極，或其他適當的儲存結構。位元單元元件晶粒310及320具有相同的結構佈置，包括TSV及位址元件。因此，所揭示的佈局設計方法簡化了製造技術且降低了遮罩要求。
在一些實施例中，每一位元單元元件晶粒310及320共享相同的結構並且可使用橫跨多個位元單元元件晶粒的TSV架構形成。此外，儘管在第3圖中圖示為垂直堆疊的佈置，但是位元單元元件晶粒310及320可以任何其他適當的佈置堆疊。儘管有特定佈置，本設計佈局方法的實施例形成相同的位元單元元件晶粒結構，從而允許簡化的製造技術及遮罩使用。
第4圖圖示根據一些實施例的記憶體結構400。記憶體結構400包括第一記憶體晶粒410、第二記憶體晶粒420、第三記憶體晶粒430，及第四記憶體晶粒440。記憶體晶粒410至440的每一者分別包括多工器411至441及反向器412至442，上述多工器及反向器用以轉化提供至每一記憶體晶粒的記憶體位址。
在一些實施例中，記憶體晶粒410至440可共享相同的結構並且可經垂直地堆疊(例如，在y方向上)。在其他實施例中，記憶體晶粒410至440可以任何適當的佈置(諸如側對側佈置)來佈置，同時保留簡化的形成製程及降低的遮罩要求的益處。
如第4圖中所示，將各個記憶體晶粒410至440堆疊允許晶粒得以佈置，其中TSV及連接線可線性共同延伸(例如，在y方向上)。藉由如此，晶粒可經連接以提供簡化的定址。記憶體晶粒410至440可經連接以使得四個相同結構的晶粒具有不同的位址資訊。特定地，如第4圖中所示並且在下文中更詳細地描述，記憶體晶粒410至440可經由TSV個別地連接至處理器晶粒(未圖示)，以使得每一各個晶粒保留唯一的位址資訊。
例如，第一記憶體晶粒410可包括藉由電連接器(連接路徑413)連接至另一晶粒的TSV 415(例如，三位元TSV匯流排)，該另一晶粒可為控制邏輯，諸如應用處理器(本揭露的實施例中亦稱為處理器晶粒，未圖示)。連接路徑413貫穿通過每一TSV至處理器晶粒。因此，邏輯高信號(例如，「1」)可藉由處理器晶粒傳輸通過第一記憶體di3 410的每一TSV 415。通過TSV的所得邏輯產生二元信號「111」，提供了至第一記憶體晶粒410的唯一位址「7」。
在一些實施例中，第一及第四記憶體晶粒410至440的每一者藉由類似但不同的連接路徑耦接至相鄰晶粒。連接路徑413、423及433可包括由任何電導體形成的電連接，該電導體諸如一或多個金屬(例如，銅、金屬合金，或其任何組合)。連接路徑413、423及433可由任何連接器形成製程形成。在一些實施例中，連接路徑413、423及433係由混合接合(hybrid bonding；HB)製程形成。
連接路徑413、423、433及443是唯一的並且包括唯一的位址識別符。在每一記憶體晶粒410至440中，用於定址的連接路徑在TSV堆疊中不同地連接。例如，每個記憶體晶粒的TSV可經內部地下拉，從而被指派一邏輯低值(例如，「0」)；而經電連接的TSV被指派由處理器晶粒施加的邏輯高值(例如，「1」)。因此，可為每一記憶體晶粒提供不同的位址識別符。
特定言之，對應於最高有效位元(most significant bit；MSB)的TSV經內部地下拉(例如，下拉至地面或0V)，而其餘的TSV為HB連接的(藉由混合接合製程連接)。因此，MSB經可操作的提供以使得邏輯低(例如，「0」)保持在記憶體晶粒420的MSB處。通過TSV 415的所得邏輯產生二元信號「011」，提供了至第二記憶體晶粒420的唯一位址「3」。同樣地，改變連接路徑433以使得僅最低有效位元(LSB)通過TSV匯流排415電連接產生二元信號「001」，提供了至第三記憶體晶粒430的唯一位址「1」。最終，第四記憶體晶粒440的TSV匯流排(例如，連接路徑443)未連接。對應TSV的各個相應位元經內部下拉至例如地面或0V。唯一位址「0」從而被指派。
因此，可向已藉由簡化遮罩要求形成的兩個或兩個以上記憶體晶粒提供唯一位址資訊，而不要求實質的結構差異。改變在各個第一至第四記憶體晶粒410、420、430及440之間的三寬TSV匯流排(TSV 415)的連接性允許每一記憶體晶粒被唯一地定址。每一記憶體晶粒可最後藉由用於 記憶體操作的處理器晶粒，例如經由晶片賦能連接(未圖示)分別定址至反向器412、422、432及442。
如第4圖中所示，垂直堆疊的記憶體晶粒410至440在降低信號的關鍵連接路徑方面達成其他優點及效能提高。亦即，垂直堆疊允許藉由將TSV佈置在重疊或線性共同延伸的各個相應記憶體晶粒410至440中實現最短的連接路徑。以此方式堆疊且經由減少的關鍵連接路徑控制的3DIC達成了相對於更高頻寬及功耗的效能改良。藉由提供經堆疊的結構，記憶體晶粒及連接可以三維佈置，從而達成連接路徑的更大的多樣性(且更短的連接路徑)，以及可擴縮性。因此，可以實現更大的記憶體密度、更快的存取時間、降低的功耗及更快的資料傳送。
第5圖圖示根據一些實施例的具有共同延伸的TSV 515的SOIC元件單元500的佈置。SOIC元件單元500包括處理器晶粒550，該晶粒圖示為堆疊中的底部晶粒。處理器晶粒550包括用以提供處理及輸入/輸出功能的控制器。SOIC元件單元500亦包括第一元件晶粒510、第二元件晶粒520、第三元件晶粒530，及第四元件晶粒540。雖然TSV 515經垂直地佈置，各個元件晶粒的其他元件可具有不同的佈置。在此實例中，第三元件晶粒530及第四元件晶粒540的CE信號電路532及542可不同或具有相異的結構佈置，如下文關於第6圖更加詳細地描述。
第6圖圖示其中記憶體晶粒的堆疊包括不同電路的記憶體元件。在一些實施例中，記憶體元件可以是 SRAM、DRAM、MRAM，或其他記憶體元件。記憶體元件可包括例如在彼此之上堆疊的四個記憶體晶粒，該堆疊佈置在控制邏輯之上，該控制邏輯亦稱為應用處理器(AP)或處理器晶粒。如第6圖中所示，記憶體元件可包括記憶體立方體(memory cube).(特定地，記憶體元件晶粒610、620、630及640)的堆疊，該等記憶體立方體經垂直堆疊且連接至處理器晶粒650。處理器晶粒650發送控制信號、位址信號及資料信號至每一記憶體元件晶粒。可與四個記憶體元件晶粒共享位址及資料。然而，一些控制信號未被共享。例如，經提供以開啟用於記憶體操作的每一相應記憶體元件晶粒的晶片賦能信號(CE)未被共享。
為了啟動用於記憶體操作的每一相應記憶體晶粒，處理器晶粒650可向一或多個記憶體晶粒610至640提供CE信號。CE信號可由非均勻的TSV匯流排615經由連接路徑提供。TSV 615的每一相應TSV的CE信號經連接至每一相應記憶體晶粒610、620、630及640的CE佈線612、622、633及642。雖然每一記憶體晶粒610至640的其他元件(未圖示)可包括共用結構，但是第6圖中所示的佈置需要用於各CE信號的專用且不同的TSV路徑。因此，每一記憶體晶粒具有相對於TSV CE的不同配置。
在一些實施例中，藉由添加計數器及比較器，可以向每個記憶體單元提供唯一的位址識別符，而無需過量或虛設的TSV。如第7圖中所示，實施例可包括以垂直記憶體堆疊700佈置且電連接至處理器晶粒750的四個記憶體晶 粒710、720、730及740。每一記憶體晶粒710、720、730及740分別包括計數器711、721、731及741。計數器可如圖所示串聯地(例如，藉由菊鍊拓撲)電連接。位址資訊可分別藉由計數器711至741唯一地指派至每一相應的記憶體晶粒710至740。
例如，控制邏輯信號707可藉由具有兩個邏輯低位元(例如，「00」)的記憶體晶粒710接收。記憶體晶粒710被指派唯一的二元位址「00」。記憶體晶粒710的計數器711將控制邏輯信號增加1，輸出二元位址「01」至相鄰的記憶體晶粒720。因此，記憶體晶粒720被指派唯一的二元位址「01」，並且包括用以繼續對控制邏輯信號進行增量操作的計數器721。記憶體晶粒730及740包括計數器結構並且被指派唯一的二元位址(分別為計數器731及741以及位址「10」及「11」)。
每一記憶體晶粒710至740亦包括相同的比較器及TSV結構。例如，記憶體晶粒710、720、730及740分別包括比較器712、722、732及742。每一記憶體晶粒亦包括用於攜帶一或多個CE信號線715的相同形成的TSV。在一些實施例中，CE信號線715包括連接至各記憶體晶粒的兩個導線。信號可通過CE信號線715從處理器晶粒750傳輸至每個記憶體晶粒710至740。比較器712至742經電連接至CE信號線715及由相鄰晶粒指派的唯一記憶體位址，如上所述。
在此實例中，處理器晶粒750發送CE信號「10」以定址具有用於記憶體操作的唯一位址的記憶體晶粒。記憶體晶粒710的比較器712經連接至CE信號(「10」)及控制邏輯信號707，該控制邏輯信號包括經指派的記憶體位址(「00」；如上所述)。比較器712可包括但不限於邏輯閘，諸如異或非(XNOR)或其他邏輯元件。在此實例中，比較操作確定信號與唯一位址不匹配，「CE,Comp=0」。因此，不開啟記憶體晶粒710用於進行記憶體操作。比較類似地分別由記憶體晶粒720、730及740的比較器722、732及742執行。記憶體晶粒730的比較器732確定其唯一的位址(「10」)對應於CE信號，「CE,Comp=1」。結果，比較器731提供傳輸至記憶體電路(未圖示)的邏輯高(「1」)輸出。邏輯高輸出賦能或開啟用於執行一或多個操作的記憶體晶粒730。
因此，在一些實施例中，計數器的佈置可藉由菊鍊拓撲電連接，以使得唯一識別符得以產生。來自處理器的CE信號經傳輸以開啟各個記憶體晶粒，由此CE信號藉由比較器根據各唯一識別符而評估。記憶體晶粒結構上是相同的並且可包括相同記憶體陣列電路(未圖示)。因此，記憶體堆疊700可包括具有相同結構的記憶體晶粒，從而降低了製造要求，包括遮罩使用。
第8圖為根據一些實施例的記憶體電路800的實施例的圖式。記憶體電路800包括記憶體定址電路810及記憶體陣列814。記憶體定址電路810用以從相鄰晶粒接收 記憶體位址信號801，並且從處理器晶粒(未圖示)接收CE信號805。另外，記憶體電路800用以從處理器晶粒接收記憶體操作指令803。
記憶體定址電路810可包括一或多個邏輯電路。例如，記憶體定址電路810包括計數器811及比較器812。計數器811執行操作以將記憶體位址信號801增加為經增量的記憶體位址信號802。經增量的記憶體位址信號802由計數器811輸出，該信號可經提供至相鄰記憶體晶粒(未圖示)作為記憶體位址信號。
比較器812將CE信號805與記憶體位址信號801相比較，並且基於CE信號805與記憶體位址信號801是否匹配的決定來產生比較器輸出813。例如，若比較操作確定信號不匹配，則比較器可用以輸出邏輯低值(例如，「0」)作為比較器輸出813。若比較操作確定信號匹配，則比較器可輸出邏輯高值(例如，「1」)作為比較器輸出813。
記憶體陣列814可用以接收比較器輸出813以確定是否賦能記憶體操作，諸如基於記憶體操作指令803的記憶體讀取或寫入操作。記憶體陣列814的記憶體輸出804可基於記憶體操作傳輸例如至控制邏輯。例如，若CE信號805匹配記憶體位址信號801，且若記憶體操作指令803包括記憶體讀取命令，則儲存於記憶體陣列814中的記憶體值經輸出為記憶體輸出804。
第9圖圖示根據一些實施例的記憶體元件900的橫截面。記憶體元件900包括處理器晶粒950、第一記憶 體晶粒910、第二記憶體晶粒920、第三記憶體晶粒930，及第四記憶體晶粒940。在一些實施例中，第一至第四記憶體晶粒910至940經垂直地堆疊。然而，晶粒可以任何適當的方式(例如，側對側)替代地佈置。
處理器晶粒950用以輸出記憶體位址初始化信號951、CE信號952、記憶體操作位址信號957、記憶體操作指令信號956，及data_in信號955。處理器晶粒950進一步用以從第一至第四記憶體晶粒910至940的堆疊，從data_out信號線954接收信號。上述信號951、952及954至957的每一者包括一或多個信號線。此外，可包括一或多個信號線的信號951、952及954至957的每一者可由一或多個TSV而提供至第一至第四記憶體元件晶粒910至940例如，可在第一至第四記憶體晶粒910至940的每一個TSV(未圖示)中提供data_in信號955。如貫穿本揭露的實施例所描述的，一個優點在於第一至第四記憶體晶粒910至940的每一者可具有相同的結構佈置，以使得TSV可線性共同延伸(例如，在y方向上)。
第一記憶體晶粒910包括計數器911、比較器912，及記憶體陣列914。在此實例中，第一記憶體晶粒940從處理器晶粒950接收記憶體位址初始化信號951。記憶體位址初始化信號951由處理器晶粒950初始化為邏輯低值(例如，「00」)。因此，第一記憶體晶粒940被指派第一記憶體晶粒位址「00」。計數器911將此記憶體位址初始化 信號增加，並且輸出經增量的結果(例如，「01」)至第二記憶體晶粒920。
比較器912將記憶體位址初始化信號951與從處理器晶粒950接收的Ce信號952相比較。在此實例中，CE信號952經設定為二元值「01」。比較器912確定Ce信號952的值(例如，「01」)不與第一記憶體晶粒910的記憶體位址匹配，並且輸出「0」作為比較器結果。
記憶體陣列914用以接收data_in信號915、記憶體操作信號916、記憶體操作位址信號917，及記憶體操作賦能信號918。記憶體陣列914的輸出信號線亦經連接至data_out信號線954。在此實例中，來自比較器912的輸出經提供至記憶體陣列914作為記憶體操作賦能信號918，從而提供用於記憶體陣列而不執行記憶體操作的指令的賦能指令「0」。
在一些實施例中，第二記憶體晶粒920、第三記憶體晶粒930，及第四記憶體晶粒940包括與第一記憶體晶粒910相同的結構。亦即，記憶體晶粒910至940分別包括計數器911至941及比較器912至942，該計數器及比較器可共同對應於如第8圖中所示的邏輯電路(例如，記憶體定址電路810)。同樣地，記憶體晶粒910至940分別包括記憶體陣列914至944。如在第8圖之實施例中，計數器911至941用以順序地將由處理器晶粒950啟動的記憶體位址的值增加為記憶體位址初始化信號951，並且以輸出該經增量的值至下一相鄰記憶體晶粒。
比較器912及942各自將來自處理器晶粒950的CE信號與指派給相應記憶體晶粒910至940的對應記憶體晶粒位址相比較。在此實例中，第二記憶體晶粒920的比較器922確定CE信號952的值(例如，「01」)與提供至第二記憶體晶粒920的記憶體位址(例如，「01」)相匹配。因此，比較器922輸出「1」作為比較器結果。因此，比較器922結果「1」賦能記憶體陣列924基於從處理器晶粒950接收的記憶體操作信號而執行操作。
如第9圖中所示，對應於處理器晶粒950的CE信號952的記憶體晶粒910至940的輸入埠及輸出埠可經佈置以重疊(例如，諸如在第9圖中所示的y方向上在堆疊中線性共同延伸)。
如上所述，處理器晶粒950向每一記憶體晶粒提供指令信號(例如，data_in信號955、記憶體操作信號956及記憶體操作位址信號957)。在此實例中，記憶體陣列924係由比較器922賦能。特定地，記憶體陣列924從比較器輸出(「1」)接收指令作為記憶體操作賦能信號928，賦能記憶體陣列924執行記憶體操作。記憶體操作係基於從處理器晶粒950接收的記憶體操作位址信號957、記憶體操作指令信號956，及data_in信號955而執行。記憶體操作位址信號957、記憶體操作指令信號956，及data_in信號955係分別在記憶體陣列924中作為記憶體操作位址信號957、記憶體操作信號956，及data_in信號955接收。若諸如讀取操作的 記憶體操作產生待輸出的資料，則記憶體陣列924發送該輸出至待由處理器晶粒950接收的data_out信號線954。
第10圖為根據本揭露的一些實施例的用於定址元件結構的方法100的流程圖。在一些實施例中，元件結構可為SOIC結構，諸如上文關於第1圖至第9圖所述的結構。基於本揭露的實施例的揭示內容，方法1000中的操作可以不同的次序執行及/或不同。
參看第10圖，在操作1002處，處理器晶粒發送位址信號、資料信號，及控制信號至第一元件晶粒，該第一元件晶粒可為諸如第9圖中所示的第一記憶體晶粒910的第一記憶體晶粒。第一元件接收第一TSV中的位址信號且經由第二TSV接收控制信號。第一及第二TSV可經安置在第一記憶體元件中。
在操作1003處，第一元件晶粒基於第一位址信號產生第二位址信號。在一些實施例中，第二位址信號可使用計數器元件產生，諸如使用第9圖中的計數器911；或者另外藉由使用算術處理器，或其他增量操作產生。第一元件晶粒將第二位址信號輸出至第二元件晶粒。在一些實施例中，第二元件晶粒可為記憶體元件晶粒，諸如第9圖中的第二記憶體晶粒920。在一些實施例中，控制信號係藉由第一記憶體晶粒910的第二TSV輸出至或經允許以通過至第二元件晶粒。第二位址信號及控制信號可藉由第二元件晶粒經由第三TSV及第四TSV接收，該第三TSV及第四TSV可安置在第二元件晶粒中。
在操作1004處，基於控制信號，第一元件晶粒確定是否賦能用於執行電路特定操作的電路(例如，賦能記憶體電路執行記憶體讀取或記憶體寫入操作)。在一些實施例中，第一元件晶粒基於將控制信號與第一位址信號比較來確定是否賦能電路。例如，若控制信號對應於第一位址信號，則可賦能電路；並且若控制信號不對應於第一位址信號，則可去能或不賦能電路。可根據第二元件晶粒(及後續元件晶粒)重複操作1003及1004。
本揭露的實施例係針對實現待用於元件晶粒(例如，在彼此頂部上堆疊的多個記憶體元件晶粒)的製造製程中的相同遮罩集或減少遮罩集的佈局設計方法。該方法減少了在製造製程中，甚至對於不同的設計考慮遮罩更改的需求。此外，使用相同的遮罩集或減少的遮罩集可降低在製造製程中使用不正確遮罩的風險。更進一步，因為相同的輸入/輸出(input/output；I/O)路由可用於每一記憶體晶粒中，所以該電路的設計及模擬可變得冗餘且高效。本揭露的實施例描述了但不限於SOIC結構、3DIC記憶體堆疊或記憶體電路。在其他實施例中，一或多個記憶體晶粒可由一或多個其他晶片封裝所替代，諸如一或多個處理器或其他適當封裝。此外，雖然上文的佈置係相對於兩個至四個記憶體晶粒的垂直堆疊描述，其他佈置亦是可能的。例如，其他實施例可包括具有任何數目的垂直佈置的元件晶粒、各個位元單元或元件晶粒的側對側佈置，或任何其他適當佈置的堆疊，同時保留本揭露的實施例所述的益處。
本揭露的實施例包括元件，該元件包括處理器晶粒、在處理器晶粒上堆疊的第一記憶體晶粒，及在第一記憶體晶粒上堆疊的第二記憶體晶粒。第一記憶體晶粒包括第一TSV及第一記憶體電路。第二記憶體晶粒包括第二TSV及第二記憶體電路。第一TSV及第二TSV線性共同延伸。在一些實施例中，第一記憶體晶粒及第二記憶體晶粒為三維積體電路(3DIC)記憶體單元。第一記憶體晶粒及第二記憶體晶粒可為在處理器晶粒上面對背(face to back；F2B)堆疊的3DIC記憶體晶粒。在一些實施例中，第一記憶體晶粒包括第一邏輯電路，並且第二記憶體晶粒包括電連接至第一邏輯電路的第二邏輯電路。第一邏輯電路用以產生第一記憶體晶粒位址，並且第二邏輯電路用以產生與第一記憶體晶粒位址不同的第二記憶體晶粒位址。第一邏輯電路包括第一比較器，並且第二邏輯電路包括第二比較器。在一些實施例中，第一邏輯電路包括第一計數器，並且第二邏輯電路包括第二計數器。第二邏輯電路藉由第一TSV及第二TSV經電連接至第一邏輯電路。在一些實施例中，元件進一步包括堆疊在第二記憶體晶粒上的第三記憶體晶粒，以及堆疊在第三記憶體晶粒上的第四記憶體晶粒。第三記憶體晶粒包括第三TSV、第三邏輯電路及第三記憶體電路。第四記憶體晶粒包括第四TSV、第四邏輯電路及第四記憶體電路。在一些實施例中，第一TSV、第二TSV、第三TSV及第四TSV線性共同延伸。第三邏輯電路包括第三比較器及第三計數器。第四邏輯電路包括第四比較器及第四計數器。在一些實施例中，第一計數 器、第二計數器、第三計數器及第四計數器在第一TSV、第二TSV、第三TSV及第四TSV中串列電連接。
本揭露的實施例包括元件，包含第一晶粒、第二晶粒以及第三晶粒。第二晶粒堆疊在第一晶粒上。第二晶粒包含第一穿透矽通孔(TSV)以及第一電路。第三晶粒堆疊在第二晶粒上。第三晶粒包含第二TSV以及第二電路。第一TSV及第二TSV線性共同延伸。在一些實施例中，第二晶粒及第三晶粒形成3DIC記憶體堆疊。在一些實施例中，第二晶粒及第三晶粒在第一晶粒上F2B堆疊。在一些實施例中，第二晶粒包含第一邏輯電路。第三晶粒包含與第一邏輯電路電連接的第二邏輯電路。第一晶粒用以產生對應於第二晶粒的第一記憶體晶粒位址。第一邏輯電路用以產生對應於第三晶粒的第二記憶體晶粒位址。第二邏輯電路用以產生與第一記憶體晶粒位址及第二記憶體晶粒位址不同的第三記憶體晶粒位址。在一些實施例中，第一邏輯電路包括第一比較器，並且第二邏輯電路包括第二比較器。在一些實施例中，第一邏輯電路包括第一計數器，並且第二邏輯電路包括第二計數器。在一些實施例中，第二邏輯電路藉由第一TSV及該二TSV經電連接至第一邏輯電路。在一些實施例中，元件進一步包含第四晶粒以及第五晶粒。第四晶粒堆疊在第三晶粒上。第四晶粒包含第三TSV、第三邏輯電路及第三記憶體電路。第五晶粒堆疊在第四晶粒上。第五晶粒包含第四TSV、第四邏輯電路及第四記憶體電路。第一TSV、第二TSV、第三TSV及第四TSV線性共同延伸。在一些實施例中，第一邏 輯電路包含第一比較器及第一計數器。第二邏輯電路包含第二比較器及第二計數器。第三邏輯電路包含第三比較器及第三計數器。第四邏輯電路包含第四比較器及第四計數器。在一些實施例中，第一計數器、第二計數器、第三計數器及第四計數器藉由第一TSV、第二TSV及第三TSV串列電連接。
根據一些實施例，記憶體晶粒包括具有第一輸入埠的第一穿透矽通孔(TSV)。記憶體晶粒進一步包括第一輸出埠及第二輸出埠，其中第二TSV包括第二TSV，該第二TSV包括第二輸入埠及第二輸出埠。記憶體晶粒亦包括記憶體電路及邏輯電路。第一輸入埠用以接收第一輸入值，並且第二輸入埠用以接收第二輸入值。邏輯電路用以基於第一輸入值產生記憶體晶粒位址，並且將該位址與第二輸入值相比較。在一些實施例中，記憶體晶粒的邏輯電路包括比較器及計數器。在一些實施例中，記憶體晶粒的邏輯電路用以輸出記憶體晶粒位址至第一輸出埠。在一些實施例中，記憶體晶粒從與記憶體晶粒結構相同的第二記憶體晶粒中接收第一輸入值及第二輸入值。在一些實施例中，第二輸入埠及第二輸出埠線性共同延伸。
本揭露的實施例包括記憶體晶粒，包含第一TSV、第一輸出埠、第二TSV、記憶體電路以及邏輯電路。第一TSV包含第一輸入埠。第二TSV包含第二輸入埠及第二輸出埠。第一輸入埠用以接收第一輸入值作為記憶體晶粒位址。第二輸入埠用以接收第二輸入值。邏輯電路用以將第一輸入值與第二輸入值相比較。在一些實施例中，邏輯電路包 含比較器及計數器。在一些實施例中，比較器用以接收第一輸入值及第二輸入值。在一些實施例中，第二輸入埠及第二輸出埠線性共同延伸。在一些實施例中，邏輯電路用以基於第一輸入值產生第二記憶體晶粒位址，並且其中記憶體晶粒用以輸出第二記憶體晶粒位址。在一些實施例中，記憶體晶粒用以輸出第二記憶體晶粒位址至另一記憶體晶粒。在一些實施例中，另一記憶體晶粒結構上相同於記憶體晶粒。
根據一些實施例，處理器或邏輯晶粒提供儲存一或多個指令的處理器。控制元件晶粒可執行一或多個指令，該一或多個指令當由處理器執行時，配置該處理器提供記憶體位址初始化信號至經連接的元件晶粒。該元件晶粒可經串列連接至記憶體位址初始化信號，每一元件將該信號增量。根據一些實施例，控制元件晶粒傳輸位址信號、資料信號及控制信號至第一記憶體晶粒。第一記憶體晶粒可接收第一穿透矽通孔(TSV)中的位址信號，及由第二TSV所得的控制信號。第一記憶體晶粒可基於第一位址信號產生第二位址信號並且基於控制信號確定是否賦能記憶體電路。第一記憶體晶粒可輸出第二位址信號至第二記憶體晶粒。
第一記憶體晶粒可基於將控制信號與第二位址信號比較來確定是否賦能記憶體電路。根據一些實施例，若控制信號對應於第二位址信號，則賦能記憶體電路；並且若控制信號不對應於第二位址信號，則不賦能記憶體電路。第二記憶體晶粒可接收第三TSV中的第二位址信號，及由第四TSV所得的控制信號。第二記憶體晶粒可基於第二位址信號 產生第三位址信號。第二記憶體晶粒可基於控制信號賦能第二記憶體電路，並且輸出第三位址信號及控制信號。
本揭露的實施例包括方法，包含：藉由處理器傳輸第一位址信號、資料信號及控制信號至第一記憶體元件；藉由第一記憶體元件經由第一TSV接收第一位址信號；藉由第一記憶體元件經由第二TSV接收控制信號；藉由第一記憶體元件，基於第一位址信號產生第二位址信號；藉由第一記憶體元件，基於控制信號決定是否賦能記憶體電路；藉由第一記憶體元件，輸出第二位址信號至第二記憶體元件；以及藉由第一記憶體晶粒，經由第二TSV輸出控制信號至第二記憶體元件。在一些實施例中，決定包含：藉由第一記憶體元件，決定是否基於將控制信號與第一位址信號相比較來賦能記憶體電路。記憶體電路係回應於控制信號對應於第一位址信號而被賦能。記憶體電路係回應於控制信號不對應於第一位址信號而不被賦能。在一些實施例中，方法進一步包含：藉由第二記憶體元件經由第三TSV接收第二位址信號；藉由第二記憶體元件經由第四TSV接收控制信號；藉由第二記憶體元件，基於第二位址信號產生第三位址信號；藉由第二記憶體元件，基於控制信號決定是否賦能第二記憶體電路；藉由第二記憶體元件，輸出第三位址信號及控制信號。
應將瞭解，實施方式部分而非本揭露的摘要部分意欲用於解釋申請專利範圍。本揭露的摘要部分可闡述如由發明者所預期的本揭露的實施例的一或多個，但並非所有 的可能的實施例，並且因此該摘要部分不意欲以任何方式限制附加的請求項。
前述揭示內容概括了若干實施例之特徵，以便熟習該項技術者可較佳地理解本揭露的實施例之態樣。熟習該項技術者將理解，其可輕易地使用本揭露的實施例作為用於設計或修改其他製程及結構之基礎，該等其他製程及結構用於實現本揭露介紹之實施例的相同目的及/或達成相同優點。熟習該項技術者亦將瞭解，該等同等構造不背離本揭露的實施例之精神及範疇，且在不背離本揭露的實施例之精神及範疇之情況下，熟習該項技術者可以進行各種改變、替代及更改。
100‧‧‧SOIC封裝
110、120、130、140‧‧‧記憶體晶粒
112、122、132、142‧‧‧定址電路
115、125、135、145、155‧‧‧穿透矽通孔(TSV)
150‧‧‧處理器晶粒

Claims (1)

  1. 一種堆疊元件，包含：
    一第一晶粒；
    一第二晶粒，堆疊在該第一晶粒上，其中該第二晶粒包含：
    一第一穿透矽通孔(TSV)；以及
    一第一電路；以及
    一第三晶粒，堆疊在該第二晶粒上，其中該第三晶粒包含：
    一第二TSV；以及
    一第二電路，
    其中該第一TSV及該第二TSV線性共同延伸。
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