TW202414402A - 具有用於ｆｐｇａ系統之整合式控制器之ｍｒａｍ裝置及其方法 - Google Patents

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席德 Ｍ 艾朗姆
桑吉 艾嘉沃
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Abstract

一種記憶體裝置包括：一印刷電路板；一磁阻隨機存取記憶體(MRAM)裝置，該MRAM裝置耦合至該印刷電路板；一控制器或控制電路，其中該控制器或控制電路被整合至、嵌入至或以其他方式併入至該MRAM裝置中；以及一場可程式化閘陣列(FPGA)，該FPGA耦合至該印刷電路板並與該控制器或控制電路通信。

Description

具有用於FPGA系統之整合式控制器之MRAM裝置及其方法
本發明之實施例尤其係關於用於磁阻隨機存取記憶體(MRAM)裝置之系統及方法，包括用於MRAM裝置之系統及方法，該等MRAM裝置包括用於場可程式化閘陣列(FPGA)之整合式控制器。
一般而言，一記憶體系統可包括用於儲存資料之一記憶體裝置及用於控制記憶體裝置之操作之一主機(或控制器)。記憶體裝置可被分為揮發性記憶體(諸如，例如，動態隨機存取記憶體(DRAM)、靜態隨機存取記憶體(SRAM)等)及非揮發性記憶體(諸如，例如，電可抹除可程式化唯讀記憶體(EEPROM)、鐵電隨機存取記憶體(FRAM)、相變記憶體(PRAM)、磁阻隨機存取記憶體(MRAM)、電阻式隨機存取記憶體(RRAM/ReRAM)、快閃記憶體等)。另外，記憶體裝置可封裝在一或多個電路(例如印刷電路板(PCB))上。然而，具有控制器電路之記憶體裝置及/或其他可程式化裝置可能需要更大尺寸之PCB、更多數目之連接(例如，輸入/輸出連接)及/或另外需要復雜之電路。
相關申請案之交叉參考
本申請案主張在2022年6月9日申請之第63/350,581號美國臨時專利申請案之權益，本申請案之全部內容藉由引用併入本文。
在本文中揭示了詳細之說明性態樣。然而，出於描述本發明之實例性實施例之目的，本文揭示之特定結構及功能細節僅係代表性的。本發明可以諸多替代形式來體現，並且不應被解釋為僅限於本文闡述之實施例。此外，本文使用之術語僅用於描述特定實施例之目的，而並不意欲限制本文描述之例示性實施例。
當說明書提及「一個實施例」或「一實施例」時，意欲意味著結合所論述之實施例描述之一特定特徵、結構、特性或功能包括在本發明之至少一個預期實施例中。因此，在說明書中不同地方出現之用語「在一個實施例中」或「在一實施例中」不構成對本發明之一單個實施例之複數次引用。
如本文所使用，除非上下文另有明確指示，否則單數形式「一(a/an)」及「該」意欲亦包括複數形式。亦應注意，在某些替代實施方案中，所描述之特徵及/或步驟可不按圖中繪示的或本文論述的順序發生。例如，連續展示之兩個步驟或圖可替代地實質上並發執行或有時可以相反順序執行，此取決於所涉及之功能/行動。在某些態樣中，在不背離本文描述之實施例之範疇之情況下，取決於所涉及之功能/行動，一或多個所描述之特徵或步驟可被完全省略，或者可用其等之間的一中間步驟來執行。
此外，本文中之術語「第一」、「第二」等不表示任何順序、數目或重要性，而是用於將一個元件與另一個元件區分開來。類似地，相對定向之術語(諸如「頂部」、「底部」等)係參考所描述之圖中說明之結構之定向來使用的。亦應注意，本文揭示之所有數值皆可與所揭示之數值有±10%之變化(除非指定一不同變化)。此外，諸如「約」、「實質上」、「大約」等之所有相關術語用於指示±10%之可能變化(除非另有說明或指定另一個變化)。
在某些態樣中，本發明係關於儲存及/或處理裝置之裝置及實施方案，包括例如非揮發性或「永久」記憶體(例如，快閃記憶體、MRAM或ReRAM)。該等裝置及實施方案包括具有例如用於場可程式化閘陣列(FPGA)系統之整合式控制器或控制電路之儲存及/或處理裝置。此等裝置及實施方案可幫助減少必要空間、減少必要連接、提高處理速度或以其他方式提高效能。雖然以下描述參考了MRAM裝置，但本發明可在其他記憶體裝置中實施，該等其他記憶體裝置包括但不限於電可抹除可程式化唯讀記憶體(EEPROM)、電阻式隨機存取記憶體(ReRAM)、NOR/NAND快閃記憶體及/或鐵電隨機存取記憶體(FRAM)。
圖1繪示了磁阻隨機存取記憶體(MRAM)裝置100 (例如，STT-MRAM裝置)之功能方塊圖。MRAM裝置100可包括一或多個介面，例如擴充串列周邊介面(xSPI)介面102，以自一或多個xSPI電源或輸入/輸出104接收輸入及/或向其等發射輸出。儘管介面102被說明為xSPI介面，但可以使用其他介面(例如，並行、串列、雙倍資料速率(DDR)等)使得MRAM裝置100可接收及/或發射各種信號。MRAM裝置100亦可包括偏壓系統106，例如以自一或多個記憶體組及/或偏壓電源108接收輸入及/或向其等發射輸出。偏壓系統106可向MRAM裝置100之一或多個其他組件提供偏壓電壓及/或以其他方式提供信號。此外，偏壓系統106可包括或以其他方式耦合至一或多個磁性穿隧接面(MTJ)反熔絲區塊112。
另外，MRAM裝置100可包括連接至偏壓系統106之第一記憶體陣列組114-1 (在圖1中標記為「記憶體組1」)及第二記憶體陣列組114-2 (在圖1中標記為「記憶體組0」)。MRAM裝置100亦可包括例如連接至記憶體陣列組114-1之第一錯誤校正碼(ECC)資料路徑116-1 (在圖1中標記為「ECC資料路徑1」)及例如連接至記憶體陣列組114-2之ECC資料路徑116-2 (在圖1中標記為「ECC資料路徑0」)。此外，xSPI介面102可連接至ECC資料路徑116-1及116-2，並且亦連接至偏壓系統106，例如連接至MTJ反熔絲區塊112。另外，如上文論述，xSPI介面102可連接至xSPI電源(例如，介面電源) 104。
圖2說明了例示性電路220，該電路包括印刷電路板222、MRAM裝置200 (例如，類似於MRAM裝置100)、控制器224及場可程式化閘陣列(FPGA) 226。在某些態樣中，控制器224可為複雜可程式化邏輯裝置(CPLD)。另外，電路220可連接至一或多個外部輸入/輸出228 (在圖2中標記為「外部IO」)。在圖2中，MRAM裝置200可為印刷電路板222上之獨立晶片。例如，MRAM裝置200、控制器224及FPGA 226單獨地位於印刷電路板222上。控制器224連接至外部IO 228，而MRAM裝置200及FPGA 226單獨地連接至控制器224。因而，來自外部IO 228之信號或資訊必須透過控制器224傳輸以到達MRAM裝置220或FPGA 226中之一或多者。類似地，來自MRAM裝置220或FPGA之信號或資訊必須透過控制器224傳輸以到達外部IO 228。
圖3說明了例示性電路320，該電路包括印刷電路板322、MRAM裝置300 (例如，類似於MRAM裝置100)及FPGA 326。另外，如圖3所示，MRAM裝置300包括控制器或控制電路324，諸如，例如CPLD及/或其他可程式化裝置。控制器或控制電路324可以被整合至、嵌入至或以其他方式併入至MRAM裝置300中。另外，電路300可連接至一或多個外部輸入/輸出328 (在圖3中標記為「外部IO」)。控制器或控制電路324 (例如，併入至MRAM裝置300中)可連接至外部IO 328。在某些態樣中，MRAM裝置300連接至外部IO 328，因此MRAM裝置300之控制器或控制電路324亦連接至外部IO 328。在此等態樣中，MRAM裝置300及控制器或控制電路324皆可與外部IO 328直接通信。此外，FPGA 326可與MRAM裝置300及/或控制器或控制電路324通信，例如，與MRAM裝置300及/或控制器或控制電路324直接通信。圖3中說明之實施例(例如，其中控制器或控制電路324被整合至MRAM 300中)允許MRAM 300及FPGA 326彼此直接通信，同時亦同時實現MRAM 300與外部IO 328之間的通信。以此方式，與圖2中說明之組態(例如，其中MRAM裝置200、控制器或控制電路224及FPGA 226單獨在印刷電路板222上實施)相比，可減少通信瓶頸。FPGA 326與MRAM裝置300及/或控制器或控制電路324之間的通信可經由印刷電路板322中之一或多條通信線路進行。
因此，電路320可幫助減少印刷電路板322上之離散裝置之數目。電路320亦可需要比電路220更小之印刷電路板(例如，按面積)，或者比電路220在印刷電路板上佔用更少空間。另外，電路320可允許外部IO 328與MRAM 300及/或MRAM裝置300之控制器或控制電路324通信(例如，直接通信)。例如，控制器或控制電路324可為MRAM裝置300內之設計區塊。此外，如上文論述，電路320可幫助例如透過圖3之控制器324減少通信瓶頸。在某些態樣中，電路320可幫助減少通信線路之數目及/或尺寸(例如，更少之輸入/輸出介面)、布線通道之數目等。因而，可改良電路320之各個組件之間的通信(例如，通信速度、錯誤率等)。
圖4說明了另一個例示性電路420，該電路包括印刷電路板422、MRAM裝置400 (例如，類似於MRAM裝置100、300)及FPGA 426。另外，如圖4所示，MRAM裝置400包括控制器或控制電路424，諸如，例如CPLD及/或其他可程式化裝置。控制器或控制電路424可以被整合至、嵌入至或以其他方式併入至MRAM裝置400中。另外，電路420可連接至一或多個外部輸入/輸出428 (在圖4中標記為「外部IO」)。控制器或控制電路424 (例如，併入至MRAM裝置400中)可連接至外部IO 428。在某些態樣中，MRAM裝置400連接至外部IO 428，因此MRAM裝置400之控制器或控制電路424亦連接至外部IO 428。在此等態樣中，MRAM裝置400及控制器或控制電路424皆可與外部IO 428直接通信。
此外，FPGA 426可被整合至、嵌入至或以其他方式併入至MRAM裝置400，例如，在晶粒、堆疊、封裝等中。在此等態樣中，FPGA 426與MRAM裝置400及/或控制器或控制電路424通信，例如，與MRAM裝置400及/或控制器或控制電路424直接通信。類似於圖3中說明之實施例，圖4中說明之實施例(例如，其中控制器或控制電路424被整合至MRAM 400中)允許MRAM 400及FPGA 426彼此直接通信，同時亦同時實現MRAM 400與外部IO 428之間的通信。以此方式，與圖2中說明之組態(例如，其中MRAM裝置200、控制器或控制電路224及FPGA 226單獨在印刷電路板222上實施)相比，可減少通信瓶頸。
包括MRAM裝置400 (包括控制器或控制電路424 (例如，CPLD或任何其他類型之通信介面)及/或其他可程式化裝置連同FPGA 426)之電路420可用於或以其他方式作為系統單封裝(SIP)或多晶粒封裝之一部分。在其他態樣中，包括MRAM裝置400 (包括控制器或控制電路424 (例如，CPLD)及/或其他可程式化裝置連同FPGA 426)之電路420可以用於或以其他方式作為使用上述電路之已知良好晶粒之多晶片封裝(MCP)之一部分。在此等態樣之任一者中，電路420可包括兩個或三個晶粒。例如，MRAM 400及控制器或控制電路424可在第一晶粒上，而FPGA 426可在第二晶粒上。替代地，MRAM 400可在第一晶粒上，而控制器或控制電路424可在第二晶粒上。FPGA 426可在第三晶粒上。
因此，電路420可幫助減少印刷電路板422上之離散裝置之數目。電路420亦可需要比電路220更小之印刷電路板(例如，按面積)或者比電路220在印刷電路板上佔用更少空間。另外，電路420可允許外部IO 428與MRAM裝置400及/或MRAM裝置400之控制器或控制電路424通信(例如，直接通信)。例如，控制器或控制電路424可為MRAM裝置400內之設計區塊。此外，如上文論述，電路420可幫助例如透過圖4之控制器424減少通信瓶頸。在某些態樣中，電路420可幫助減少通信線路之數目及/或尺寸(例如，更少之輸入/輸出介面)、布線線路或通道之數目等。因而，可改良電路420之各個組件之間的通信(例如，通信速度、錯誤率等)。
圖5提供例示性電路540之透視圖，該電路包括具有FPGA 526之MCP或SIP組態中之MRAM裝置500 (例如，類似於MRAM裝置100、300、400)。另外，如圖5所示，MRAM裝置500可被實施為MRAM裝置晶粒，而FPGA 526可被實施為FPGA晶粒。在某些態樣中，MRAM 500及FPGA 526由一或多個基板或再分布層550分開。此外，MRAM裝置500或FPGA 526可安裝在或以其他方式定位在封裝基板552 (例如，球柵陣列(BGA)封裝基板，其包括用於電或通信接觸件之複數個球554)之至少一部分上。另外，電路540可包括複數條布線線路。例如，電路540可包括將MRAM裝置550連接至封裝基板552之第一布線線路556，及將FPGA 526連接至封裝基板552之第二布線線路558。在某些態樣中，第一布線線路556可例如作為經MRAM組隔離之電源布線線路向MRAM裝置500提供電力。
如提及，電路540包括MRAM裝置500作為晶粒或小晶片，例如在MCP (多晶片封裝)、SIP (系統單封裝)或多晶粒封裝中。另外，MRAM裝置500 (例如，MRAM裝置晶粒)包括一或多個輸入/輸出及例如經由第一布線556連接至基板550之電源供應器。基板550亦可包括用於IO及電源供應器之布線及平面。(例如，MRAM裝置500之) MRAM組亦可包括與例如基板550中之任何其他供應平面隔離之電源供應器平面。在此等態樣中，用於MRAM裝置500中之MRAM組之電源供應器可以減小電感並提供電源雜訊隔離之方式來布線。在替代實施例中，電路540可由並排放置在基板(例如，基板552)正上方之FPGA晶粒526及MRAM裝置晶粒500構成。
與電路320及420一樣，電路540可幫助減少例如封裝基板552上之離散裝置之數目。電路540亦可需要比電路220更小之印刷電路板(例如，按面積)或者比電路220在印刷電路板上佔用更少空間。另外，電路540可允許外部IO (未示出)與MRAM裝置500及/或MRAM裝置500之控制器或控制電路通信(例如，直接通信)。例如，控制器或控制電路可為MRAM裝置500內之設計區塊。此外，電路540可幫助例如透過整合在MRAM裝置500中之控制器(例如，控制器或控制電路324、424)減少通信瓶頸。在某些態樣中，電路540可幫助減少通信線路之尺寸數目(例如，更少之輸入/輸出介面)、布線線路或通道之數目等。因而，電路540之各個組件之間的通信(例如，通信速度、錯誤率等)。
在以上論述之實施例中，MRAM裝置300、400、500中之一或多者可為獨立晶片。替代地，MRAM裝置300、400、500可為多晶片封裝(MCP)中之晶粒。此外，在其他態樣中，MRAM裝置300、400、500可為系統單封裝(SiP)之一部分。在此等態樣之任一者中，MRAM裝置300、400、500各自包括各種電路區塊。另外，MRAM裝置300、400、500各自包括具有用於外部通信之IO (例如，介面102、外部IO 328、428、偏壓系統106等)之一或多個介面區塊。介面區塊可為xSPI、並行、串列、雙倍資料速率(DDR)或其他類型之介面。此外，MRAM裝置300、400、500中之記憶體組(例如，記憶體陣列組114-1、114-2)可為類似小晶片之寬IO資料提取。例如，MRAM裝置300、400、500中之記憶體組可為呈ST-DDR (自旋力矩雙倍資料速率)之1024或512位元資料寬輸入/輸出。在其他態樣中，MRAM裝置300、400、500中之記憶體組可為xSPI STT-MRAM (擴充串列周邊介面自旋轉移力矩MRAM)中之256或更少位元資料寬輸入/輸出。
另外，MRAM裝置300、400、500及電路320、420、540可包括或以其他方式耦合至各種輸入/輸出。儘管各種圖說明了xSPI介面，但本發明不限於此。替代地，MRAM裝置300、400、500及電路320、420、540可包括或以其他方式耦合至寬IO資料提取介面，例如，例如同時發送及/或以其他方式傳輸2000個位元的2000位元之寬IO介面。
本文揭示之裝置及結構可單獨使用或與以下專利中揭示之一或多個特徵組合使用：第9,336,872號美國專利；第9,754,652號美國專利；第9,336,849號美國專利；第9,530,476號美國專利；及第9,697,879號美國專利，此等專利之全部內容藉由引用併入本文。
本文描述並說明了本發明之諸多實施例。本發明既不限於任何單個態樣或其實施例，亦不限於此等態樣及/或實施例之任何組合及/或排列。此外，本發明之態樣及/或其實施例中之每一者可單獨使用或與本發明之其他態樣及/或其實施例中之一或多者組合使用。為了簡潔起見，某些排列及組合在本文中未單獨論述及/或說明；然而，所有排列及組合皆被認為落在本發明之範疇內。
在一個實施例中，一種記憶體裝置可包括：一印刷電路板；一磁阻隨機存取記憶體(MRAM)裝置，該MRAM裝置耦合至該印刷電路板；一控制器或控制電路；一場可程式化閘陣列(FPGA)，該FPGA耦合至該印刷電路板並與該控制器或控制電路通信。該控制器或控制電路可被整合至、嵌入至或以其他方式併入至該MRAM裝置中。
該記憶體裝置可包括以下態樣中之一或多者。該MRAM裝置可包括一偏壓系統，該偏壓系統具有複數個磁性穿隧接面反熔絲區塊。該MRAM裝置可包括至少一個記憶體組及至少一個錯誤校正碼資料路徑。該MRAM裝置可包括至少兩個記憶體組及至少兩個錯誤校正碼資料路徑。該MRAM裝置可包括一擴充串列周邊介面。該MRAM裝置、該控制器或控制電路以及該FPGA可耦合在一晶粒中。該MRAM裝置及該FPGA可由一基板或再分布層分開。該基板或該再分布層可包括一經MRAM組隔離之電源布線線路。該MRAM裝置及該FPGA可安裝在一封裝基板上。該封裝基板可為一球柵陣列封裝基板。該MRAM裝置及該FPGA可經由各別布線連接至該封裝基板。該晶粒可為一多晶片封裝或一系統單封裝。該控制器或控制電路可包括一複雜可程式化邏輯裝置。該MRAM裝置可為呈ST-DDR之1024或512位元資料寬輸入/輸出。該MRAM裝置可為xSPI STT-MRAM中之256或更少位元資料寬輸入/輸出。
在另一個實施例中，一種記憶體裝置包括：一印刷電路板；一磁阻隨機存取記憶體(MRAM)裝置，該MRAM裝置耦合至該印刷電路板；一控制器或控制電路；以及一場可程式化閘陣列(FPGA)，該FPGA耦合至該印刷電路板並與該控制器或控制電路通信。該控制器或控制電路可被整合至、嵌入至或以其他方式併入至該MRAM裝置中。該MRAM裝置、該控制器或控制電路以及該FPGA可耦合在一晶粒中。
該記憶體裝置可包括以下態樣中之一或多者。該控制器或控制電路可包括一複雜可程式化邏輯裝置。該MRAM裝置可包括：一偏壓系統，該偏壓系統具有複數個磁性穿隧接面反熔絲區塊；至少兩個記憶體組及至少兩個錯誤校正碼資料路徑；以及一擴充串列周邊介面。
在又另一態樣中，一種記憶體裝置包括：一封裝基板；一磁阻隨機存取記憶體(MRAM)裝置；一控制器或控制電路；以及一場可程式化閘陣列(FPGA)，該FPGA與該控制器或控制電路通信。該控制器或控制電路可被整合至、嵌入至或以其他方式併入至該MRAM裝置中。該MRAM裝置、該控制器電路及該FPGA可耦合在該封裝基板上之一晶粒中。該MRAM裝置及該FPGA可由各別布線連接至該封裝基板。
該記憶體裝置可包括以下態樣中之一或多者。該封裝基板可為一球柵陣列封裝基板。該MRAM裝置及該FPGA可由一再分布層分開。該再分布層可包括一經MRAM組隔離之電源布線線路。該控制器或控制電路可包括一複雜可程式化邏輯裝置。
為了清楚起見及理解目的，已經描述了對本發明之前述描述。它不意欲將本發明限制為所揭示之精確形式。在本申請案之範疇及等同範圍內可進行各種修改。
100:磁阻隨機存取記憶體裝置 102:擴充串列周邊介面/介面 104:xSPI電源或輸入/輸出 106:偏壓系統 108:記憶體組及/或偏壓電源 112:磁性穿隧接面反熔絲區塊 114-1:第一記憶體陣列組/記憶體陣列組 114-2:第二記憶體陣列組/記憶體陣列組 116-1:第一錯誤校正碼資料路徑/錯誤校正碼資料路徑 116-2:錯誤校正碼資料路徑 200:磁阻隨機存取記憶體裝置 220:電路 222:印刷電路板 224:控制器/控制電路 226:場可程式化閘陣列 228:外部輸入/輸出 300:磁阻隨機存取記憶體裝置 320:電路 322:印刷電路板 324:控制器/控制電路 326:場可程式化閘陣列 328:外部輸入/輸出 400:磁阻隨機存取記憶體裝置 420:電路 422:印刷電路板 424:控制器/控制電路 426:場可程式化閘陣列 428:外部輸入/輸出 500:磁阻隨機存取記憶體裝置/磁阻隨機存取記憶體/磁阻隨機存取記憶體裝置晶粒 526:場可程式化閘陣列/場可程式化閘陣列晶粒 540:電路 550:基板/再分布層 552:封裝基板/基板 554:球 556:第一布線線路/第一布線 558:第二布線線路
在以下詳細描述過程中，將參考隨附圖式。隨附圖式展示了本發明之不同態樣，並且在適當之情況下，在不同之圖式中說明相同結構、組件、材料及/或元件之參考符號被類似地標記。應當理解，除了具體展示之那些之外的結構、組件及/或元件之各種組合皆被考慮並且在本發明之範疇內。 此外，本文描述並說明了本發明之諸多實施例。本發明既不限於任何單個態樣或其實施例，亦不限於此等態樣及/或實施例之任何組合及/或排列。此外，本發明之態樣及/或其實施例中之每一者可單獨使用或與本發明之其他態樣及/或其實施例中之一或多者組合使用。為了簡潔起見，某些排列及組合在本文中未單獨論述及/或說明；然而，所有排列及組合皆被認為落在本發明之範疇內。 圖1繪示了根據本發明之各態樣之例示性MRAM裝置之功能方塊圖。 圖2繪示了根據本發明之各態樣之具有例示性擴充串列周邊介面(xSPI) MRAM裝置之電路之功能方塊圖。 圖3繪示了根據本發明之各態樣之具有另一個例示性擴充串列周邊介面(xSPI) MRAM裝置之電路之功能方塊圖。 圖4繪示了根據本發明之各態樣之具有又另一個例示性擴充串列周邊介面(xSPI) MRAM裝置之電路之功能方塊圖。 圖5繪示了根據本發明之各態樣之具有封裝中之例示性MRAM裝置之電路之透視圖。
此外，本文描述並說明了諸多實施例。本發明既不限於任何單個態樣或其實施例，亦不限於此等態樣及/或實施例之任何組合及/或排列。本發明之態樣及/或其實施例中之每一者可單獨使用或與本發明之其他態樣及/或其實施例中之一或多者組合使用。為了簡潔起見，此等組合及排列中之諸多組合及排列未在本文中單獨論述。
如本文所使用，術語「包括(comprises)」、「包括(comprising)」、「具有(has)」、「具有(having)」、「包括(includes)」、「包括(including)」或其任何其他變體意欲涵蓋非排他性包括，使得包括要素清單之一製程、方法、物品或設備不僅包括此等要素，而且亦可包括未明確列出的或此等製程、方法、物品或設備固有的其他要素。術語「例示性」係以「實例性」而非「理想」之含義使用。
300:磁阻隨機存取記憶體裝置
320:電路
322:印刷電路板
324:控制器/控制電路
326:場可程式化閘陣列
328:外部輸入/輸出

Claims (20)

  1. 一種記憶體裝置，其包括： 一印刷電路板； 一磁阻隨機存取記憶體(MRAM)裝置，該MRAM裝置耦合至該印刷電路板； 一控制器或控制電路，其中該控制器或控制電路被整合至、嵌入至或以其他方式併入至該MRAM裝置中；以及 一場可程式化閘陣列(FPGA)，該FPGA耦合至該印刷電路板並與該控制器或控制電路通信。
  2. 如請求項1之記憶體裝置，其中該MRAM裝置包括一偏壓系統，該偏壓系統具有複數個磁性穿隧接面反熔絲區塊。
  3. 如請求項1之記憶體裝置，其中該MRAM裝置包括至少一個記憶體組及至少一個錯誤校正碼資料路徑。
  4. 如請求項1之記憶體裝置，其中該MRAM裝置包括至少兩個記憶體組及至少兩個錯誤校正碼資料路徑。
  5. 如請求項1之記憶體裝置，其中該MRAM裝置包括一擴充串列周邊介面。
  6. 如請求項1之記憶體裝置，其中該MRAM裝置、該控制器或控制電路以及該FPGA耦合在一晶粒中。
  7. 如請求項6之記憶體裝置，其中該MRAM裝置及該FPGA由一基板或再分布層分開，並且其中該基板或該再分布層包括一經MRAM組隔離之電源布線線路。
  8. 如請求項7之記憶體裝置，其中該MRAM裝置及該FPGA安裝在一封裝基板上。
  9. 如請求項8之記憶體裝置，其中該封裝基板係一球柵陣列封裝基板。
  10. 如請求項8之記憶體裝置，其中該MRAM裝置及該FPGA經由各別布線連接至該封裝基板。
  11. 如請求項6之記憶體裝置，其中該晶粒係一多晶片封裝或一系統單封裝。
  12. 如請求項1之記憶體裝置，其中該控制器或控制電路包括一複雜可程式化邏輯裝置。
  13. 如請求項1之記憶體裝置，其中該MRAM裝置係呈ST-DDR之一個1024或512位元資料寬輸入/輸出。
  14. 如請求項1之記憶體裝置，其中該MRAM裝置係xSPI STT-MRAM中之一個256或更少位元資料寬輸入/輸出。
  15. 一種記憶體裝置，其包括： 一印刷電路板； 一磁阻隨機存取記憶體(MRAM)裝置，該MRAM裝置耦合至該印刷電路板； 一控制器或控制電路，其中該控制器或控制電路被整合至、嵌入至或以其他方式併入至該MRAM裝置中；以及 一場可程式化閘陣列(FPGA)，該FPGA耦合至該印刷電路板並與該控制器或控制電路通信， 其中該MRAM裝置、該控制器或控制電路以及該FPGA耦合在一晶粒中。
  16. 如請求項15之記憶體裝置，其中該控制器或控制電路包括一複雜可程式化邏輯裝置。
  17. 如請求項15之記憶體裝置，其中該MRAM裝置包括： 一偏壓系統，該偏壓系統具有複數個磁性穿隧接面反熔絲區塊； 至少兩個記憶體組及至少兩個錯誤校正碼資料路徑；以及 一擴充串列周邊介面。
  18. 一種記憶體裝置，其包括： 一封裝基板； 一磁阻隨機存取記憶體(MRAM)裝置； 一控制器或控制電路，其中該控制器或控制電路被整合至、嵌入至或以其他方式併入至該MRAM裝置中；以及 一場可程式化閘陣列(FPGA)，該FPGA與該控制器或控制電路通信， 其中該MRAM裝置、該控制器電路以及該FPGA耦合在該封裝基板上之一晶粒中，並且 其中該MRAM裝置及該FPGA由各別布線連接至該封裝基板。
  19. 如請求項18之記憶體裝置，其中該封裝基板係一球柵陣列封裝基板，其中該MRAM裝置及該FPGA由一再分布層分開，並且其中該再分布層包括一經MRAM組隔離之電源布線線路。
  20. 如請求項18之記憶體裝置，其中該控制器或控制電路包括一複雜可程式化邏輯裝置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7126214B2 (en) * 2001-12-05 2006-10-24 Arbor Company Llp Reconfigurable processor module comprising hybrid stacked integrated circuit die elements
US11119857B2 (en) * 2012-09-18 2021-09-14 Mosys, Inc. Substitute redundant memory
US9679664B2 (en) * 2012-02-11 2017-06-13 Samsung Electronics Co., Ltd. Method and system for providing a smart memory architecture
US9336872B2 (en) 2014-03-11 2016-05-10 Everspin Technologies, Inc. Nonvolatile logic and security circuits
US9336848B2 (en) 2014-10-01 2016-05-10 Everspin Technologies, Inc. Memory device with differential bit cells
CN107112049A (zh) * 2014-12-23 2017-08-29 3B技术公司 采用薄膜晶体管的三维集成电路
US10908817B2 (en) * 2017-12-08 2021-02-02 Sandisk Technologies Llc Signal reduction in a microcontroller architecture for non-volatile memory
KR20220002265A (ko) * 2019-02-16 2022-01-06 고쿠리츠다이가쿠호진 도호쿠다이가쿠 디바이스, 센서 노드, 액세스 콘트롤러, 데이터 전송 방법 및 마이크로 콘트롤러에서의 처리 방법
US11301321B2 (en) * 2020-05-28 2022-04-12 Western Digital Technologies, Inc. Data shaping for integrated memory assembly

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