JP2023543035A - ウェハ整合設計方法、ウェハ接合構造およびチップ接合構造 - Google Patents

ウェハ整合設計方法、ウェハ接合構造およびチップ接合構造 Download PDF

Info

Publication number
JP2023543035A
JP2023543035A JP2023519281A JP2023519281A JP2023543035A JP 2023543035 A JP2023543035 A JP 2023543035A JP 2023519281 A JP2023519281 A JP 2023519281A JP 2023519281 A JP2023519281 A JP 2023519281A JP 2023543035 A JP2023543035 A JP 2023543035A
Authority
JP
Japan
Prior art keywords
die
wafer
unit
dies
alignment mark
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2023519281A
Other languages
English (en)
Inventor
ベイベイ シェン
シェン フー
ティエンシェン リュウ
Original Assignee
ウーハン シンシン セミコンダクター マニュファクチュアリング カンパニー リミテッド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ウーハン シンシン セミコンダクター マニュファクチュアリング カンパニー リミテッド filed Critical ウーハン シンシン セミコンダクター マニュファクチュアリング カンパニー リミテッド
Publication of JP2023543035A publication Critical patent/JP2023543035A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B80/00—Assemblies of multiple devices comprising at least one memory device covered by this subclass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06593—Mounting aids permanently on device; arrangements for alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06596—Structural arrangements for testing

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Wire Bonding (AREA)

Abstract

ウェハを整合するための設計方法、ウェハ接合構造、およびチップ接合構造が開示される。上記方法は、第１のウェハを提供するステップであって、上記第１のウェハは単位配列（１１、３１、５１、５２）を含み、各上記単位配列（１１、３１、５１、５２）は少なくとも２つの第１のダイ（１１ａ、３１ａ、５１ａ、５２ａ）を含む、ステップと、第２のウェハを提供するステップであって、上記第２のウェハは第２のダイ（２１、４１、６１、６２）を含み、各上記第２のダイ（２１、４１、６１、６２）は上記単位配列（１１、３１、５１、５２）の少なくとも１つを覆い、上記第２のダイ（２１、４１、６１、６２）と、その第２のダイに覆われる上記単位配列（１１、３１、５１、５２）内にある上記第１のダイ（１１ａ、３１ａ、５１ａ、５２ａ）とが、性能面で整合している、ステップと、を含む。上記第１および第２のウェハ上に、それぞれ対応する位置合わせマークが設けられる。本願によると、ダイの形状または面積がそれぞれ大きく異なる２つ以上のウェハを、互いに整合するように設計し、互いの接合に適したものにすることができる。これにより、各ダイの面積の有効活用が可能になり、ダイ間の面積や性能の整合性が向上し、新製品の開発期間が大幅に短縮され、製品設計の多様性と自由度が大幅に高まる。

Description

本発明は、集積回路製造技術の分野に関し、特に、ウェハを整合するための設計方法、ウェハ接合構造、およびチップ接合構造に関する。
半導体デバイスの高集積化が求められる中、半導体技術はダイの集積度を高める方向に発展している。３次元ＩＣ技術に基づいたウェハレベルの積層は、より安価で高速かつ高密度のダイの集積を可能にする。
従来の３次元ＩＣ技術では、上下に接合する２つのウェハに含まれるダイまたは露光単位は一般に、１対１で対応している必要があった。加えて、接合するダイの製造コストと歩留まりを考慮すると、一般に、上下ウェハの互いに対応するダイはサイズが整合している必要もあった（例えば、面積差は最大１０％まで）。面積差が大きくなると、ウェハの有効面積に大きな無駄が生じる。
現在、２つ以上のウェハをそのような１対１の対応で接合する場合、複数のウェハの間で互いにダイの面積と形状が制約し合うことになる。このような制約があると、低消費電力化、高性能化などに向けた３次元ＩＣ技術の発展が妨げられるだけでなく、ウェハの有効面積にも無駄が生じる。
また、一般に、接合する２つのウェハを、演算速度や記憶容量などの面で完全に整合させることは難しいため、通常は設計時にウェハの性能とダイ面積との間で折り合いをつける必要があり、接合後のウェハの性能や面積は妥協したものになる。
本発明の目的は、ウェハを整合するための設計方法、ウェハ接合構造、およびチップ接合構造を提供することである。それによって、ダイの形状または面積がそれぞれ大きく異なる２つ以上のウェハを、互いに整合するように設計し、互いの接合に適したものにすることができる。
本発明は、ウェハを整合するための設計方法であって、
第１のウェハを提供するステップであって、前記第１のウェハは少なくとも１つの単位配列を含み、各前記単位配列は少なくとも２つの第１のダイを含む、ステップと、
第２のウェハを提供するステップであって、前記第２のウェハは少なくとも１つの第２のダイを含み、各前記第２のダイは前記単位配列（１つまたは複数）の少なくとも１つを覆い、各前記第２のダイと、その第２のダイに覆われる前記単位配列（１つまたは複数）内にある前記第１のダイの少なくとも１つとが、性能面で整合している、ステップと、
を含み、
前記第１のウェハ上に第１の位置合わせマークが設けられ、前記第２のウェハ上に第２の位置合わせマークが設けられ、前記第１の位置合わせマークは前記第２の位置合わせマークに対応する、
方法を提供する。
さらに、前記第１のウェハは複数の相等しい第１の露光単位を含むことができ、各前記第１の露光単位は前記単位配列（１つまたは複数）の少なくとも１つを含み、前記第２のウェハは複数の相等しい第２の露光単位を含み、各前記第２の露光単位は前記第２のダイ（１つまたは複数）の少なくとも１つを含む。
さらに、前記第１の位置合わせマークは第１の重ね合わせマークおよび第１の接合マークを含むことができ、前記第２の位置合わせマークは第２の重ね合わせマークおよび第２の接合マークを含み、前記第１のウェハ上に前記第１の位置合わせマークの少なくとも２つが設けられ、前記第２のウェハ上に前記第２の位置合わせマークの少なくとも２つが設けられ、前記第２の接合マークの少なくとも２つが前記第１の接合マークの２つに対応する。
さらに、前記第１の露光単位が前記第２の露光単位と同じサイズであり得る。
さらに、各前記第２の露光単位内にある前記第２の重ね合わせマークが、その特定の第２の露光単位に覆われる前記第１の露光単位の１つ内にある前記第１の重ね合わせマークに対応し得る。
さらに、前記第１の露光単位が前記第２の露光単位とはサイズが異なり得る。
さらに、複数の前記第２の露光単位内にある前記第２の重ね合わせマークのうちの幾つかが、複数の前記第１の露光単位内にある前記第１の重ね合わせマークのうちの幾つかに周期的にまたは一定の間隔で対応し得る。
さらに、奇数番目の前記第２の露光単位内にある前記第２の重ね合わせマークが、その奇数番目の前記第２の露光単位に覆われる前記第１のウェハの領域内にある前記第１の重ね合わせマークに対応し得る。
あるいは、偶数番目の前記第２の露光単位内にある前記第２の重ね合わせマークが、その偶数番目の前記第２の露光単位に覆われる前記第１のウェハの領域内にある前記第１の重ね合わせマークに対応し得る。
さらに、各前記第２のダイと、その第２のダイに覆われる前記単位配列（１つまたは複数）とが接合されて、１つの接合単位を構成し得る。
さらに、前記接合単位における、前記第２のダイと前記単位配列（１つまたは複数）との電気的接続が、前記第２のダイの接合面上の金属層を前記単位配列（１つまたは複数）の接合面上の金属層と接合することによって、あるいは、前記第２のダイと前記単位配列（１つまたは複数）に、それらの厚さ方向に延びるシリコン貫通ビアを形成し、前記シリコン貫通ビア内に配線層を充填することによって、行われ得る。
さらに、各前記第２の露光単位内で、各前記第２のダイ（１つまたは複数）がＮ個の前記第１のダイを覆うことができ、Ｎは２以上の整数である。
さらに、各前記第２のダイが制御ダイであってよく、前記第１のダイがメモリダイとして実装される。
さらに、各前記第２のダイにテストブロックが設けられ得る。
さらに、前記方法は、
第３のウェハを提供するステップであって、前記第３のウェハは少なくとも１つの第３のダイを含み、前記第１のウェハ、前記第２のウェハおよび前記第３のウェハがこの順序で接合され、各前記第２のダイは前記第３のダイ（１つまたは複数）の少なくとも１つを覆い、各前記第３のダイと、前記第２のダイ（１つまたは複数）の少なくとも１つおよび／または前記第１のダイの少なくとも１つとが、性能面で整合している、ステップをさらに含むことができ、
前記第３のウェハ上に第３の位置合わせマークが設けられ、前記第３の位置合わせマークは前記第２の位置合わせマークに対応する。
あるいは、前記方法は、
第３のウェハを提供するステップであって、前記第３のウェハは少なくとも１つの第３のダイを含み、前記第２のウェハ、第１のウェハおよび第３のウェハがこの順序で接合され、各前記第１のダイは前記第３のダイ（１つまたは複数）の少なくとも１つを覆い、各前記第３のダイと、前記第１のダイの少なくとも１つおよび／または前記第２のダイ（１つまたは複数）の少なくとも１つとが、性能面で整合している、ステップをさらに含むことができ、
前記第３のウェハ上に第３の位置合わせマークが設けられ、前記第３の位置合わせマークは前記第１の位置合わせマークに対応する。
本発明はまた、ウェハ接合構造であって、
第１のウェハであって、前記第１のウェハは少なくとも１つの単位配列を含み、各前記単位配列は少なくとも２つの第１のダイを含む、第１のウェハと、
第２のウェハであって、前記第２のウェハは少なくとも１つの第２のダイを含み、各前記第２のダイは前記単位配列（１つまたは複数）の少なくとも１つを覆い、各前記第２のダイと、その第２のダイに覆われる前記単位配列（１つまたは複数）内にある前記第１のダイの少なくとも１つとが、性能面で整合している、第２のウェハと、
を備え、
前記第１のウェハ上に第１の位置合わせマークが設けられ、前記第２のウェハ上に第２の位置合わせマークが設けられ、前記第１の位置合わせマークは前記第２の位置合わせマークに対応し、
前記第２のウェハが前記第１のウェハに接合される、
ウェハ接合構造を提供する。
本発明はまた、チップ接合構造であって、
少なくとも１つの単位配列であって、少なくとも２つの第１のダイを含む少なくとも１つの単位配列と、
少なくとも１つの第２のダイであって、前記少なくとも１つの単位配列を覆う少なくとも１つの第２のダイと、
を備え、
前記少なくとも１つの第２のダイと、その少なくとも１つの第２のダイに覆われる前記少なくとも１つの単位配列内にある前記第１のダイの少なくとも１つとが、性能面で整合しており、
前記少なくとも１つの第２のダイが、その少なくとも１つの第２のダイに覆われる前記少なくとも１つの単位配列に接合される、
チップ接合構造を提供する。
従来技術と比較して、本発明は以下の利点を提供する。すなわち、本発明のウェハ整合設計方法、ウェハ接合構造およびチップ接合構造では、第１のウェハが単位配列（１つまたは複数）を含み、各上記単位配列は少なくとも２つの第１のダイを含み、第２のウェハが第２のダイ（１つまたは複数）を含み、各上記第２のダイは上記単位配列（１つまたは複数）の少なくとも１つを覆う。さらに、各上記第２のダイと、その第２のダイに覆われる上記単位配列（１つまたは複数）内にある上記第１のダイとが、性能面で整合しており、上記第１のウェハ上に第１の位置合わせマークが設けられ、上記第２のウェハ上に第２の位置合わせマークが設けられ、上記第１の位置合わせマークは上記第２の位置合わせマークに対応する。本発明によると、ダイの形状または面積がそれぞれ大きく異なる２つ以上のウェハを、互いに整合するように設計し、互いの接合に適したものにすることができる。これにより、第１および第２のダイの面積の有効活用が可能になり、第１および第２のダイ間の面積や性能の整合性が向上し、新製品の開発期間が大幅に短縮され、製品設計の多様性と自由度が大幅に高まる。
さらに、第２のダイは制御ダイとして実装されてもよく、第１のダイはメモリダイとして実装されてもよい。各制御ダイと複数（≧２）のメモリダイを整合させるこの設計により、制御ダイの演算速度とメモリダイの記憶容量の整合が可能になり、記憶と演算の一体化が容易になり、記憶容量が向上する。
本発明の各実施形態による、ウェハを整合するための設計方法を示す概略図である。 本発明の第１の実施形態による、第１のウェハ上の第１の露光単位の概略図である。 本発明の第１の実施形態による、第２のウェハ上の第２の露光単位の概略図である。 本発明の第１の実施形態による、互いに位置合わせされた第１のウェハと第２のウェハの概略図である。 本発明の第２の実施形態による、第１のウェハ上の第１の露光単位の概略図である。 本発明の第２の実施形態による、第２のウェハ上の第２の露光単位の概略図である。 本発明の第２の実施形態による、互いに位置合わせされた第１のウェハと第２のウェハの概略図である。 図７の概略部分拡大図である。 図６の概略部分拡大図である。 本発明の一実施形態による、３つのウェハを整合している第１の実施例を示す概略図である。 本発明の一実施形態による、３つのウェハを整合している第２の実施例を示す概略図である。
前述の説明を考慮して、本発明の各実施形態は、ウェハを整合するための設計方法、ウェハ接合構造、およびチップ接合構造を提供する。以下に、特定の実施形態および添付の図面を参照して、本発明を詳細に説明する。以下の説明から、本発明の利点および特徴が一層明らかになるであろう。尚、図面については、縮尺は必ずしも正確ではなく、各実施形態を簡単かつ明確に説明し易くすることのみを目的として、非常に簡略化された形で提供されている。
本発明の一実施形態では、ウェハを整合するための設計方法が提供され、上記方法は、図１に示されているように、
第１のウェハを提供するステップであって、上記第１のウェハは単位配列を含み、各上記単位配列は少なくとも２つの第１のダイを含む、ステップと、
第２のウェハを提供するステップであって、上記第２のウェハは第２のダイを含み、各上記第２のダイは上記単位配列の少なくとも１つを覆い、各上記第２のダイと、その第２のダイに覆われる上記単位配列内にある上記第１のダイとが、性能面で整合している、ステップと、
を含み、
上記第１のウェハ上に第１の位置合わせマークが設けられ、上記第２のウェハ上に第２の位置合わせマークが設けられ、上記第１の位置合わせマークは上記第２の位置合わせマークに対応する。
各第２のダイと、そのダイに覆われる上記単位配列内にある第１のダイとが、性能面で整合している。例えば、ある状況では、第２のダイと、そのダイに覆われる各第１のダイとが、性能面で整合し、電気的に接続される。これは、各第２のダイと、そのダイに覆われる第１のダイとの間の、１対複数の並列接続に類似している。実際のニーズに応じて、各第２のダイに覆われる個々の第１のダイは、互いに独立し、互いに電気的に接続されていなくてもよく、あるいは、互いに依存関係にあり、互いに電気的に接続されていてもよい。
あるいは別の状況では、各第２のダイが、そのダイに覆われる第１のダイのうちの１つのみと性能面で整合し、電気的に接続されてもよい。各第２のダイに覆われる個々の第１のダイは、性能面で互いに依存関係にあり、互いに電気的に接続される。すなわち、各第２のダイに覆われる全ての第１のダイの性能の統合が済んでから、そのうちの１つだけが選択されて第２のダイと性能面で整合され、電気的に接続される。これは、各第２のダイと、そのダイに覆われる第１のダイの間の直列接続に類似している。
実際のニーズに応じて、他の状況では、各第２のダイが、そのダイに覆われる第１のダイのうちの幾つか（１つよりも多く、合計数未満）と性能面で整合し、電気的に接続されてもよい。
次に、図２～図４を参照して、同じサイズの露光単位を含んでいる２つのウェハに本発明を適用した第１の実施形態について説明する。図２は、第１の実施形態における、第１のウェハ上の第１の露光単位の概略図である。図３は、第１の実施形態における、第２のウェハ上の第２の露光単位の概略図である。図４は、第１の実施形態における、互いに位置合わせされた第１のウェハと第２のウェハを示す概略図である。
図２に示されているように、第１のウェハが提供され、この第１のウェハは複数の相等しい第１の露光単位１０を含む。各第１の露光単位１０は少なくとも１つの単位配列１１を含み、各単位配列１１は少なくとも２つの第１のダイ１１ａを含む。
図２～図４に示されているように、第２のウェハが提供され、この第２のウェハは複数の相等しい第２の露光単位２０を含む。各第２の露光単位２０は、少なくとも１つの第２のダイ２１を含み、各第２のダイ２１は、少なくとも１つの単位配列１１を覆う。第１の露光単位１０は、第２の露光単位２０と同じサイズである。各第２のダイ２１がＮ個の第１のダイ１１ａを覆い、Ｎは２以上の整数である。例えば、Ｎは２、３、４、８、１６、２４、３６、４０、および４８のいずれかにでき、Ｎの値は実際のニーズに応じてそれよりも大きくてもよく、本発明は特定のＮ値に限定されない。
上記第１のウェハ上に第１の位置合わせマークが設けられ、この第１の位置合わせマークは第１の重ね合わせマーク１３および第１の接合マーク１２を含む。上記第２のウェハ上に第２の位置合わせマークが設けられ、この第２の位置合わせマークは第２の重ね合わせマーク２３および第２の接合マーク２２を含む。第２の接合マーク２２の少なくとも２つは、２つのそれぞれの第１の接合マーク１２に対応する。各第１の重ね合わせマーク１３は、それぞれの第２の重ね合わせマーク２３に対応する。例えば、第１の重ね合わせマーク１３は、第１の露光単位１０の四隅の周辺にあるダイシングレーン上に配置される。第１の重ね合わせマーク１３は例えば、各第１の露光単位１０に４つあり、環状に配置される。さらに、第２の重ね合わせマーク２３は、第２の露光単位２０の四隅の周辺にあるダイシングレーン上に配置される。第２の重ね合わせマーク２３は例えば、各第２の露光単位２０に４つあり、環状に配置される。
第１の重ね合わせマーク１３と第２の重ね合わせマーク２３は、第１のウェハと第２のウェハの重ね合わせ時の位置合わせを可能にする目的で設けられる。第１の重ね合わせマーク１３は、例えば、四角形または十字形である。第２の重ね合わせマーク２３は、第１の重ね合わせマーク１３に対応した形状である。第１の重ね合わせマーク１３と第２の重ね合わせマーク２３は両方とも、それぞれ対応するウェハの誘電体層または金属層にエッチングすることによって形成されたパターンであり得る。第２の接合マーク２２と第１の接合マーク１２は、第１のウェハと第２のウェハの相互接合前の位置合わせを可能にする目的で設けられる。この過程で、各第２のダイ２１と、そのダイに覆われる２つ以上の第１のダイ１１ａとが位置合わせされ接合されて、１つの接合単位を構成する。第２のウェハ上では、隣接する第２のダイ２１がダイシング領域によって離間されており、そのダイシング領域上に、第２の重ね合わせマーク２３および第２の接合マーク２２が配置される。第１のウェハと第２のウェハは接合後、個々の接合単位（デバイス）にダイシングされる。各接合単位（デバイス）のサイズは第２のダイとほぼ同じになる。
好ましくは、第１のウェハ上の第１のダイ１１ａの２つの隣接する行はいずれも等間隔に離間され、第１のウェハ上の第１のダイ１１ａの２つの隣接する列もまた、いずれも等間隔に離間されている。他の実施形態では、実際のニーズに応じて、第１のウェハ上の第１のダイ１１ａの２つの隣接する行はいずれも個別の間隔で離間され得る。実際のニーズに応じて、第１のウェハ上の第１のダイ１１ａの２つの隣接する列もまた、いずれも個別の間隔で離間され得る。
各第２のダイ２１と、そのダイに覆われる２つ以上の第１のダイ１１ａとが、ダイの性能面で整合している。例えば、第２のダイ２１は制御ダイであり、第１のダイ１１ａはメモリダイである。各制御ダイと複数（≧２）のメモリダイを整合させるこの設計により、制御ダイの演算速度とメモリダイの記憶容量の整合が可能になり、記憶と演算の一体化が容易になる。複数（≧２）のメモリダイにより、記憶容量が増大しかつ読み込む／返す能力が強化された記憶手段が提供される。これにより、「記憶の壁」というボトルネックを突破し、大容量と高帯域幅が実現する。データの記憶と演算に対する需要の急増に直面して、限られた演算能力と記憶容量がチップにとって大きな問題となっている。大規模データ演算用途では、データを記憶装置から読み込んだり記憶装置に返したりが、チップの周波数に全く追いつかず、チップの性能全体に影響を及ぼす大幅な遅延が発生する。
この実施形態では、第１のダイ１１ａのサイズは小さく、第２のダイ２１のサイズは大きい。第１のダイ１１ａは、標準の単位ダイとして設計することができ、第２のダイ２１は、それとの整合を考慮しながら、実際のニーズに応じたサイズにすることができる。各第２のダイ２１は、そのダイに覆われる２つ以上の第１のダイ１１ａと接合される。このように、ダイの１対１の対応に限定されることなく、各接合単位（デバイス）に含まれる第１のダイ１１ａの数を増やすことができる。第１のダイ１１ａについては、標準の単位ダイとして実装することにより、手を加える必要がなくなり、設計時に第２のダイと整合させるだけで済む。これにより、新製品の開発期間を大幅に短縮し、製品設計の多様性と自由度を大幅に高めることができる。
次に、図５～図９を参照して、サイズが異なる露光単位を含んでいる２つのウェハに本発明を適用した第２の実施形態について説明する。図５は、第２の実施形態における、第１のウェハ上の第１の露光単位の概略図である。図６は、第２の実施形態における、第２のウェハ上の第２の露光単位の概略図である。図７は、第２の実施形態における、互いに位置合わせされた第１のウェハと第２のウェハを示す概略図である。図８は、図７の概略部分拡大図である。図９は、図６の概略部分拡大図である。
図５に示されているように、第１のウェハが提供され、この第１のウェハは複数の相等しい第１の露光単位を含む。各第１の露光単位は、例えば、１番目の第１の露光単位３０ａ、２番目の第１の露光単位３０ｂおよび３番目の第１の露光単位３０ｃを含む。各第１の露光単位は少なくとも１つの単位配列３１を含み、各単位配列３１は少なくとも２つの第１のダイ３１ａを含む。好ましくは、第１のウェハ上の第１のダイ３１ａの２つの隣接する行はいずれも等間隔で離間され、第１のウェハ上の第１のダイ３１ａの２つの隣接する列もまた、いずれも等間隔で離間される。あるいは、他の実施形態では、実際のニーズに応じて、第１のウェハ上の第１のダイ３１ａの２つの隣接する行はいずれも個別の間隔で離間され得る。実際のニーズに応じて、第１のウェハ上の第１のダイ３１ａの２つの隣接する列もまた、いずれも個別の間隔で離間され得る。
図６～図８に示されているように、第２のウェハが提供され、この第２のウェハは複数の相等しい第２の露光単位を含む。これらの第２の露光単位には、例えば、１番目の第２の露光単位４０ａや、２番目の第２の露光単位４０ｂ、３番目の第２の露光単位４０ｃ、４番目の第２の露光単位４０ｄなどが含まれる。各第２の露光単位は、少なくとも１つの第２のダイ４１を含む。各第２のダイ４１は、少なくとも１つの単位配列３１を覆う。
第１の露光単位と第２の露光単位はサイズが異なる。各第２のダイ４１と、そのダイに覆われる２つ以上の第１のダイ３１ａとが位置合わせされ接合されて、１つの接合単位を構成する。第１のウェハと第２のウェハが互いに位置合わせされ接合されると、かかる接合単位が複数形成される。各接合単位では、１つの第２のダイ４１が、そのダイに覆われる２つ以上の第１のダイ３１ａと位置合わせされ、性能面で整合している。各第２のダイ４１がＮ個の第１のダイ３１ａを覆い、Ｎは２以上の整数である。例えば、Ｎは２、３、４、８、１６、２４、３６、４０、および４８のいずれかにでき、Ｎの値は実際のニーズに応じてそれよりも大きくてもよく、本発明は特定のＮ値に限定されない。
上記第１のウェハ上に第１の位置合わせマークが設けられ、この第１の位置合わせマークは第１の重ね合わせマーク３３および第１の接合マーク３２を含む。上記第２のウェハ上に第２の位置合わせマークが設けられ、この第２の位置合わせマークは第２の重ね合わせマーク４３および第２の接合マーク４２を含む。第２のウェハ上の第２の接合マーク４２の少なくとも２つは、第１のウェハ上の２つのそれぞれの第１の接合マーク３２に対応する。
第２の重ね合わせマーク４３のうちの幾つかは、第１の重ね合わせマーク３３のうちの幾つかに周期的にまたは一定の間隔で対応する。奇数番目の第２の露光単位内にある第２の重ね合わせマークが、その奇数番目の第２の露光単位に覆われる第１のウェハの領域内にある第１の重ね合わせマークに対応する場合、偶数番目の第２の露光単位内にある第２の重ね合わせマークは、その偶数番目の第２の露光単位に覆われる第１のウェハの領域内にある第１の重ね合わせマークに対応しても、しなくてもよい。同様に、偶数番目の第２の露光単位内にある第２の重ね合わせマークが、その偶数番目の第２の露光単位に覆われる第１のウェハの領域内にある第１の重ね合わせマークに対応する場合、奇数番目の第２の露光単位内にある第２の重ね合わせマークは、その奇数番目の第２の露光単位に覆われる第１のウェハの領域内にある第１の重ね合わせマークに対応しても、しなくてもよい。
例えば、図７～図９に示されているように、１番目の第２の露光単位４０ａ内にある第２の重ね合わせマーク４３は、その１番目の第２の露光単位４０ａに覆われる第１のウェハの領域内にある第１の重ね合わせマーク３３に対応する。３番目の第２の露光単位４０ｃ内にある第２の重ね合わせマーク４３は、その３番目の第２の露光単位４０ｃに覆われる第１のウェハの領域内にある第１の重ね合わせマーク３３に対応する。第２の露光単位４０ｂ内にある第２の重ね合わせマーク４３は、その第２の露光単位４０ｂに覆われる第１のウェハの領域内にある第１の重ね合わせマークに対応しない。
尚、この実施形態では、第２の露光単位の幾つか（例えば４０ｂと４０ｄ）内にある第２の重ね合わせマークは、その第２の露光単位に覆われる第１のウェハの領域内にある第１の重ね合わせマークに対応しないが、各第２の露光単位（例えば、４０ａ、４０ｂ、４０ｃおよび４０ｄ）内にある各第２のダイ４１は、その第２の露光単位に覆われる第１のウェハの領域内にある複数の第１のダイ３１ａに対応して配置されるので、各ダイの性能に影響はない。第１のウェハと第２のウェハでは、それぞれのダイの実際のニーズを満たすために、露光単位のサイズがそれぞれ異なっているため、設計時は、これら２つのウェハの折り合いをつけて互いに整合させる。つまり、第２の重ね合わせマーク４３のうちの幾つか（例えば４０ａと４０ｃのマーク）が第１の重ね合わせマーク３３のうちの幾つかに周期的にまたは一定の間隔で対応するように折り合いをつける。このようにすると、第１のウェハと第２のウェハのレイアウト設計の要求を満たしながらも、第１のウェハと第２のウェハの間の重ね合わせの位置合わせを達成することができる。
例えば、第１の重ね合わせマーク３３は、第１の露光単位の四隅の周辺にあるダイシングレーン上に配置される。第１の重ね合わせマーク３３は例えば、各第１の露光単位に４つあり、環状に配置される。各第１の露光単位は、３行２列の単位配列３１を含み得る。各第２の露光単位は、単位配列３１のそのような列を３列覆うことができる。１番目の第２の露光単位４０ａは、１番目の第１の露光単位３０ａと２番目の第１の露光単位３０ｂの半分とを覆うことができる。
１番目の第２の露光単位４０ａでは、第２の重ね合わせマーク４３が、第１の露光単位３０ａにある第１の重ね合わせマーク３３と位置的に対応するように配置される。第２の重ね合わせマーク４３の数は、例えば４つであり、環状に配置され得る。奇数番目の第２の露光単位に環状に配置された第２の重ね合わせマーク４３は、その第２の露光単位に覆われる第１のウェハの領域に環状に配置されている第１の重ね合わせマーク３３に対応し得る。これらの第２の重ね合わせマーク４３はそれぞれ対応する第１の重ね合わせマーク３３の内側に隣接するようになっており、それによって第１のウェハと第２のウェハの重ね合わせの位置合わせが可能になる。
第２の重ね合わせマーク４３のうちの幾つかが、第１の重ね合わせマーク３３のうちの幾つかに周期的にまたは一定の間隔で対応する。このため、第２の重ね合わせマーク４３のために、第２のウェハの対応する場所が確保（占有）され、第２のダイの全ての内部構成部品はウェハの残りの場所に配設される。
さらに、テストブロック４４が、第２のウェハの第２のダイ４１内に分散され得る。テストブロック４４が配置され得る位置は、第１のウェハの単位配列３１同士の間の位置に対応する。テストブロック４４は、プロセスを監視するために設けられ得る。
各第２のダイ４１と、そのダイに覆われる２つ以上の第１のダイ３１ａとが、性能面で整合している。例えば、第２のダイ４１は制御ダイであり、第１のダイ３１ａはメモリダイである。各制御ダイと複数（≧２）のメモリダイを整合させるこの設計により、制御ダイの演算速度とメモリダイの記憶容量の整合が可能になり、記憶と演算の一体化が容易になる。複数（≧２）のメモリダイにより、記憶容量が増大しかつ読み込む／返す能力が強化された記憶手段が提供される。これにより、「記憶の壁」というボトルネックを突破し、大容量と高帯域幅が実現する。
この実施形態では、第１のウェハと第２のウェハとで、それぞれのダイの実際のニーズを満たすために、露光単位のサイズがそれぞれ異なっており、また、第１のダイ３１ａのサイズは小さく、第２のダイ４１のサイズは大きい。第１のダイ３１ａは、標準の単位ダイとして設計することができ、第２のダイ４１は、それとの整合を考慮しながら、実際のニーズに応じたサイズにすることができる。各第２のダイ４１は、そのダイに覆われる２つ以上の第１のダイ３１ａと接合される。このように、等しいサイズのダイの１対１の対応に限定されることなく、各接合単位（デバイス）に含まれる第１のダイ３１ａの数を増やすことができる。さらに、第１のダイ３１ａについては、標準の単位ダイとして実装することにより、手を加える必要がなくなり、設計時に第２のダイと整合させるだけで済む。これにより、新製品の開発期間を大幅に短縮し、設計コストを下げ、製品の改良頻度を高め、製品設計の多様性と自由度を大幅に高めることができる。
本発明の第１および第２の実施形態では、第１のウェハと第２のウェハのウェハレベルの接合の場合、単に、第２のウェハ上の少なくとも２つの第２の接合マークを、第１のウェハ上のそれぞれ対応する第１の接合マークと位置合わせするだけで、両ウェハの位置合わせが達成され得る。ダイレベルの接合では、ウェハをダイシングした後に各第２のダイとそのダイに覆われる第１のダイを接合する場合、各第２のダイに第２の接合マークを設け、その第２のダイに覆われる第１のダイにそれぞれ対応する第１の接合マークを設ける。
本発明の第１および第２の実施形態では、各接合単位（デバイス）内にある、第２のダイと単位配列（１つまたは複数）との電気的接続は、２つの手法によって実現され得る。第１の手法では、第２のダイの接合面上の金属層と単位配列（１つまたは複数）の接合面上の金属層との間で、誘電体間接合と金属間接合を伴うハイブリッド接合を行う。第２の手法では、第２のダイと単位配列（１つまたは複数）を貫通してその厚さ方向に延びるシリコン貫通ビア（ＴＳＶ）に、配線層を充填する。
本発明の第１および第２の実施形態では、第１のダイ（小さいダイ）が確認／検証済みの確立されたプロセスで製造されたものであれば、それらを標準の単位ダイとみなすことができ、その第１のダイに整合するように、第２のダイ（大きいダイ）を上記実施形態のいずれかの方法に従って設計することができる。逆に、第２のダイ（大きいダイ）が確認／検証済みの確立されたプロセスで製造されたものであれば、その第２のダイに整合するように、第１のダイ（小さいダイ）を上記実施形態のいずれかの方法に従って設計することができる。これら両タイプのダイが新規に設計されたものであれば、それらを互いに整合するように上記実施形態のいずれかの方法に従って設計することができる。
本発明は、より多くのウェハ（すなわち３つ以上のウェハ）の整合／接合設計にも適用可能である。新たに追加するウェハは、第１のウェハ上の第１のダイと整合するように設計するか、第２のウェハ上の第２のダイと整合するように設計することができる。図１０は、本発明の一実施形態による３つのウェハを整合している第１の実施例を示す概略図である。図１０に示されているように、ウェハを整合するための設計方法は、
第１のウェハを提供するステップであって、上記第１のウェハは単位配列５１を含み、各上記単位配列５１は少なくとも２つの第１のダイ５１ａを含む、ステップと、
第２のウェハを提供するステップであって、上記第２のウェハは第２のダイ６１を含み、各上記第２のダイ６１は上記単位配列５１の少なくとも１つを覆い、各上記第２のダイ６１と、その第２のダイに覆われる上記単位配列５１内にある上記第１のダイ５１ａとが、性能面で整合している、ステップと、
第３のウェハを提供するステップであって、上記第３のウェハは第３のダイ７１を含み、上記第１、第２および第３のウェハはこの順序で順次接合され、各第２のダイ６１は第３のダイ７１の少なくとも１つを覆い、各第３のダイ７１と、第２のダイ６１および／または第１のダイ５１ａとが、性能面で整合している、ステップと、
を含む。
上記第１のウェハ上に第１の位置合わせマークが設けられ、上記第２のウェハ上に第２の位置合わせマークが設けられ、上記第１の位置合わせマークは上記第２の位置合わせマークに対応する。上記第３のウェハ上に第３の位置合わせマークが設けられ、この第３の位置合わせマークは上記第２の位置合わせマークに対応する。
この実施形態では、第３のウェハと第２のウェハが隣接して接合され、したがって、各第２のダイ６１が覆う領域内では、各第２のダイ６１の一方の面が複数の第１のダイ５１ａに接合され、もう一方の面が複数の第３のダイ７１に接合され、１対複数の自在な設計が実現する。その後さらに多くのウェハを追加することができ、各２つの隣接するウェハ（例えば、第３のウェハと第２のウェハ、第４のウェハと第３のウェハなど）を互いに整合するように設計することができる。かかる場合における、露光単位や位置合わせマーク（重ね合わせマークおよび接合マークを含む）の整合等の設計については、上述の第１のウェハと第２のウェハとの整合設計に関する説明を参照できるため、詳細な説明は省略する。この実施形態では、様々な機能を有するサイズ違いのダイ間の不整合に配慮することなく、複数のウェハを互いに接合して、接合（統合）後のダイの性能を向上させることができる。複数のウェハのこのような自在なダイ間の整合により、設計の自由度が大幅に高まる。
図１１は、本発明の実施形態による３つのウェハを整合している第２の実施例を示す概略図である。図１１に示されているように、ウェハを整合するための設計方法は、
第１のウェハを提供するステップであって、上記第１のウェハは単位配列５２を含み、各上記単位配列５２は少なくとも２つの第１のダイ５２ａを含む、ステップと、
第２のウェハを提供するステップであって、上記第２のウェハは第２のダイ６２を含み、各上記第２のダイ６２は上記単位配列５２の少なくとも１つを覆い、上記第２のダイ６２と、その第２のダイに覆われる上記単位配列５２内にある上記第１のダイ５２ａとが、性能面で整合している、ステップと、
第３のウェハを提供するステップであって、上記第３のウェハは第３のダイ７２を含み、上記第２、第１および第３のウェハはこの順序で順次接合され、各第１のダイ５２ａは第３のダイ７２の少なくとも１つを覆い、第３のダイ７２と、第１のダイ５２ａおよび／または第２のダイ６２とが、性能面で整合している、ステップと、
を含む。
上記第１のウェハ上に第１の位置合わせマークが設けられ、上記第２のウェハ上に第２の位置合わせマークが設けられ、上記第１の位置合わせマークは上記第２の位置合わせマークに対応する。上記第３のウェハ上に第３の位置合わせマークが設けられ、この第３の位置合わせマークは上記第１の位置合わせマークに対応する。
上記第２、第１、および第３のウェハは、順次接合された後、個々の接合単位（デバイス）にダイシングされる。各接合単位は、例えば第２のダイ６２を１つ含む。各接合単位（デバイス）における、第２のダイ６２、第１のダイ５２ａおよび第３のダイ７２の電気的接続は、２つの手法によって実現され得る。第１の手法では、第１のダイ５２ａの一方の接合面上の金属層と第２のダイ６２の接合面上の金属層との間で、ならびに第１のダイ５２ａのもう一方の接合面上の金属層と第３のダイ７２の接合面上の金属層との間で、誘電体間接合と金属間接合を伴うハイブリッド接合を行う。第２の手法では、各ダイを貫通してその厚さ方向に延びるシリコン貫通ビア（ＴＳＶ）に、配線層を充填する。
この実施形態では、第３のウェハと第１のウェハが隣接して接合され、したがって、各第２のダイ６２が覆う領域内では、第１のダイ５２ａが２つと第３のダイ７２が９つ存在し、第１のダイ５２ａと第３のダイ７２に対する複数対複数の設計が実現する。その後さらに多くのウェハを追加することができ、各２つの隣接するウェハ（例えば、第３のウェハと第１のウェハ、第４のウェハと第３のウェハなど）を互いに整合するように設計することができる。かかる場合における、露光単位や位置合わせマーク（重ね合わせマークおよび接合マークを含む）の整合等の設計については、上述の第１のウェハと第２のウェハとの整合設計に関する説明を参照できるため、詳細な説明は省略する。この実施形態では、様々な機能を有するサイズ違いのダイ間の不整合に配慮することなく、複数のウェハを互いに接合して、接合（統合）後のダイの性能を向上させることができる。複数のウェハのこのような自在なダイ間の整合により、設計の自由度が大幅に高まる。
本発明はさらに、ウェハ接合構造であって、
第１のウェハであって、上記第１のウェハは単位配列を含み、各上記単位配列は少なくとも２つの第１のダイを含む、第１のウェハと、
第２のウェハであって、上記第２のウェハは第２のダイを含み、各上記第２のダイは上記単位配列の少なくとも１つを覆い、各上記第２のダイと、その第２のダイに覆われる上記単位配列内にある上記第１のダイとが、性能面で整合している、第２のウェハと、
を備え、
上記第１のウェハ上に第１の位置合わせマークが設けられ、上記第２のウェハ上に第２の位置合わせマークが設けられ、上記第１の位置合わせマークは上記第２の位置合わせマークに対応し、
上記第２のウェハが上記第１のウェハに接合される、
ウェハ接合構造を提供する。
具体的には、接合界面の薄膜によってもたらされるファンデルワールス力によって、第２のウェハと第１のウェハの接合が実現され得る（例えば、誘電体間接合と金属間接合を伴うハイブリッド接合の場合）。これによりウェハの統合を強化することができる。様々な機能を有する接合対象のウェハ（例えば、ＲＦダイ、メモリダイ、制御ダイ、画像ダイなどを含むウェハ）同士を整合する設計を行うことで、性能、機能およびサイズの面で大きな利点がもたらされ得る。
上記第１のウェハは複数の相等しい第１の露光単位を含み、各上記第１の露光単位は上記単位配列の少なくとも１つを含む。上記第２のウェハが複数の相等しい第２の露光単位を含み、各上記第２の露光単位は上記第２のダイの少なくとも１つを含む。上記第１の露光単位は、上記第２の露光単位と同じサイズであっても、あるいは異なるサイズであってもよい。上記第２のダイは例えば制御ダイであり、上記第１のダイは例えばメモリダイである。
本発明はさらに、チップ接合構造であって、
少なくとも１つの単位配列であって、少なくとも２つの第１のダイを含む少なくとも１つの単位配列と、
少なくとも１つの第２のダイであって、上記少なくとも１つの単位配列を覆う少なくとも１つの第２のダイと、
を備え、
上記少なくとも１つの第２のダイと、その少なくとも１つの第２のダイに覆われる上記少なくとも１つの単位配列内にある上記第１のダイの少なくとも１つとが、性能面で整合しており、
上記少なくとも１つの第２のダイが、その少なくとも１つの第２のダイに覆われる上記少なくとも１つの単位配列に接合される、
チップ接合構造を提供する。
要約すると、本発明のウェハ整合設計方法、ウェハ接合構造およびチップ接合構造では、第１のウェハが単位配列を含み、各上記単位配列は少なくとも２つの第１のダイを含み、第２のウェハが第２のダイを含み、各上記第２のダイは上記単位配列の少なくとも１つを覆う。さらに、各上記第２のダイと、その第２のダイに覆われる上記単位配列内にある上記第１のダイとが、性能面で整合しており、上記第１のウェハ上に第１の位置合わせマークが設けられ、上記第２のウェハ上に第２の位置合わせマークが設けられ、上記第１の位置合わせマークは上記第２の位置合わせマークに対応する。本発明によると、ダイの形状または面積がそれぞれ大きく異なる２つ以上のウェハを、互いに整合するように設計し、互いの接合に適したものにすることができる。これにより、第１および第２のダイの面積の有効活用が可能になり、第１および第２のダイ間の面積や性能の整合性が向上し、新製品の開発期間が大幅に短縮され、製品設計の多様性と自由度が大幅に高まる。本発明により、上下に接合されるダイが同じサイズでなければならないという要求による制限がなくなり、より柔軟なウェハまたはダイの接合（積層）が可能になり、接合製品の歩留まりが改善され、製品コストが下がる。
本明細書に開示する各実施形態の説明は、他の実施形態との相違点に焦点を当てて、順次行っている。各実施形態の間の同一または類似の部分については、互いに参照することができる。装置の実施形態については、方法の実施形態に対応しているため、説明を比較的簡潔にしており、詳細は方法の実施形態を参照することができる。
上記の説明は、単に本発明のいくつかの好ましい実施形態の説明であり、いかなる意味においてもその範囲を限定することを意図するものではない。上記の教示に基づいて当業者によってなされた変更および修正は全て、添付の特許請求の範囲に記載の範囲内に含まれる。
１０ 第１のウェハの露光単位、 １１ 単位配列、 １１ａ 第１のダイ、 １２ 第１の接合マーク、 １３ 第１の重ね合わせマーク、 ２０ 第２のウェハの露光単位、 ２１ 第２のダイ、 ２２ 第２の接合マーク、 ２３ 第２の重ね合わせマーク、 ３０ａ 第１のウェハの１番目の露光単位、 ３０ｂ 第１のウェハの２番目の露光単位、 ３０ｃ 第１のウェハの３番目の露光単位、 ３１ 単位配列、 ３１ａ 第１のダイ、 ３２ 第１の接合マーク、 ３３ 第１の重ね合わせマーク、 ４０ａ 第２のウェハの１番目の露光単位、 ４０ｂ 第２のウェハの２番目の露光単位、 ４０ｃ 第２のウェハの３番目の露光単位、 ４０ｄ 第２のウェハの４番目の露光単位、 ４１ 第２のダイ、 ４２ 第２の接合マーク、 ４３ 第２の重ね合わせマーク、 ４４ テストブロック、 ５１ 単位配列、 ５１ａ 第１のダイ、 ６１ 第２のダイ、 ７１ 第３のダイ、 ５２ 単位配列、 ５２ａ 第１のダイ、 ６２ 第２のダイ、 ７２ 第３のダイ。

Claims (18)

  1. ウェハを整合するための設計方法であって、
    第１のウェハを提供するステップであって、前記第１のウェハは少なくとも１つの単位配列を含み、各前記単位配列は少なくとも２つの第１のダイを含む、ステップと、
    第２のウェハを提供するステップであって、前記第２のウェハは少なくとも１つの第２のダイを含み、各前記第２のダイは前記単位配列（１つまたは複数）の少なくとも１つを覆い、各前記第２のダイと、その第２のダイに覆われる前記単位配列（１つまたは複数）内にある前記第１のダイの少なくとも１つとが、性能面で整合している、ステップと、
    を含み、
    前記第１のウェハ上に第１の位置合わせマークが設けられ、前記第２のウェハ上に第２の位置合わせマークが設けられ、前記第１の位置合わせマークは前記第２の位置合わせマークに対応する、
    方法。
  2. 前記第１のウェハが複数の相等しい第１の露光単位を含み、各前記第１の露光単位は前記単位配列（１つまたは複数）の少なくとも１つを含み、前記第２のウェハが複数の相等しい第２の露光単位を含み、各前記第２の露光単位は前記第２のダイ（１つまたは複数）の少なくとも１つを含む、請求項１に記載のウェハを整合するための設計方法。
  3. 前記第１の位置合わせマークが第１の重ね合わせマークおよび第１の接合マークを含み、前記第２の位置合わせマークが第２の重ね合わせマークおよび第２の接合マークを含み、前記第１のウェハ上に前記第１の位置合わせマークの少なくとも２つが設けられ、前記第２のウェハ上に前記第２の位置合わせマークの少なくとも２つが設けられ、前記第２の接合マークの少なくとも２つが前記第１の接合マークの２つに対応する、請求項２に記載のウェハを整合するための設計方法。
  4. 前記第１の露光単位が前記第２の露光単位と同じサイズである、請求項３に記載のウェハを整合するための設計方法。
  5. 各前記第２の露光単位内にある前記第２の重ね合わせマークが、その対応する第２の露光単位に覆われる前記第１の露光単位の１つ内にある前記第１の重ね合わせマークに対応する、請求項４に記載のウェハを整合するための設計方法。
  6. 前記第１の露光単位が前記第２の露光単位とはサイズが異なる、請求項３に記載のウェハを整合するための設計方法。
  7. 複数の前記第２の露光単位内にある前記第２の重ね合わせマークのうちの幾つかが、複数の前記第１の露光単位内にある前記第１の重ね合わせマークのうちの幾つかに周期的にまたは一定の間隔で対応する、請求項６に記載のウェハを整合するための設計方法。
  8. 奇数番目の前記第２の露光単位内にある前記第２の重ね合わせマークが、その奇数番目の前記第２の露光単位に覆われる前記第１のウェハの領域内にある前記第１の重ね合わせマークに対応する、請求項７に記載のウェハを整合するための設計方法。
  9. 偶数番目の前記第２の露光単位内にある前記第２の重ね合わせマークが、その偶数番目の前記第２の露光単位に覆われる前記第１のウェハの領域内にある前記第１の重ね合わせマークに対応する、請求項７に記載のウェハを整合するための設計方法。
  10. 各前記第２のダイと、その第２のダイに覆われる前記単位配列（１つまたは複数）とが接合されて、１つの接合単位を構成する、請求項１～９のいずれか一項に記載のウェハを整合するための設計方法。
  11. 前記接合単位における、前記第２のダイと前記単位配列（１つまたは複数）との電気的接続が、前記第２のダイの接合面上の金属層を前記単位配列（１つまたは複数）の接合面上の金属層と接合することによって、あるいは、前記第２のダイと前記単位配列（１つまたは複数）に、それらの厚さ方向に延びるシリコン貫通ビアを形成し、前記シリコン貫通ビア内に配線層を充填することによって、行われる、請求項１０に記載のウェハを整合するための設計方法。
  12. 各前記第２の露光単位内で、各前記第２のダイ（１つまたは複数）がＮ個の前記第１のダイを覆い、Ｎは２以上の整数である、請求項２～９のいずれか一項に記載のウェハを整合するための設計方法。
  13. 各前記第２のダイが制御ダイであり、前記第１のダイがメモリダイである、請求項１～９のいずれか一項に記載のウェハを整合するための設計方法。
  14. 各前記第２のダイにテストブロックが設けられる、請求項１～９のいずれか一項に記載のウェハを整合するための設計方法。
  15. 第３のウェハを提供するステップであって、前記第３のウェハは少なくとも１つの第３のダイを含み、前記第１のウェハ、前記第２のウェハおよび前記第３のウェハがこの順序で接合され、各前記第２のダイは前記第３のダイ（１つまたは複数）の少なくとも１つを覆い、各前記第３のダイと、前記第２のダイ（１つまたは複数）の少なくとも１つおよび／または前記第１のダイの少なくとも１つとが、性能面で整合している、ステップをさらに含み、
    前記第３のウェハ上に第３の位置合わせマークが設けられ、前記第３の位置合わせマークは前記第２の位置合わせマークに対応する、
    請求項１～９のいずれか一項に記載のウェハを整合するための設計方法。
  16. 第３のウェハを提供するステップであって、前記第３のウェハは少なくとも１つの第３のダイを含み、前記第２のウェハ、前記第１のウェハおよび前記第３のウェハがこの順序で接合され、各前記第１のダイは前記第３のダイ（１つまたは複数）の少なくとも１つを覆い、各前記第３のダイと、前記第１のダイの少なくとも１つおよび／または前記第２のダイ（１つまたは複数）の少なくとも１つとが、性能面で整合している、ステップをさらに含み、
    前記第３のウェハ上に第３の位置合わせマークが設けられ、前記第３の位置合わせマークは前記第１の位置合わせマークに対応する、
    請求項１～９のいずれか一項に記載のウェハを整合するための設計方法。
  17. ウェハ接合構造であって、
    第１のウェハであって、少なくとも１つの単位配列を含み、各前記単位配列は少なくとも２つの第１のダイを含む、第１のウェハと、
    第２のウェハであって、少なくとも１つの第２のダイを含み、各前記第２のダイは前記単位配列（１つまたは複数）の少なくとも１つを覆い、各前記第２のダイと、その第２のダイに覆われる前記単位配列（１つまたは複数）内にある前記第１のダイの少なくとも１つとが、性能面で整合している、第２のウェハと、
    を備え、
    前記第１のウェハ上に第１の位置合わせマークが設けられ、前記第２のウェハ上に第２の位置合わせマークが設けられ、前記第１の位置合わせマークは前記第２の位置合わせマークに対応し、
    前記第２のウェハが前記第１のウェハに接合される、
    ウェハ接合構造。
  18. チップ接合構造であって、
    少なくとも１つの単位配列であって、少なくとも２つの第１のダイを含む少なくとも１つの単位配列と、
    少なくとも１つの第２のダイであって、前記少なくとも１つの単位配列を覆う少なくとも１つの第２のダイと、
    を備え、
    前記少なくとも１つの第２のダイと、その少なくとも１つの第２のダイに覆われる前記少なくとも１つの単位配列内にある前記第１のダイの少なくとも１つとが、性能面で整合しており、
    前記少なくとも１つの第２のダイが、その少なくとも１つの第２のダイに覆われる前記少なくとも１つの単位配列に接合される、
    チップ接合構造。
JP2023519281A 2020-09-28 2020-10-27 ウェハ整合設計方法、ウェハ接合構造およびチップ接合構造 Pending JP2023543035A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
CN202011042851.4 2020-09-28
CN202011042851.4A CN112151444B (zh) 2020-09-28 2020-09-28 晶圆的匹配设计方法、晶圆键合结构以及芯片键合结构
PCT/CN2020/124162 WO2022062045A1 (zh) 2020-09-28 2020-10-27 晶圆的匹配设计方法、晶圆键合结构以及芯片键合结构

Publications (1)

Publication Number Publication Date
JP2023543035A true JP2023543035A (ja) 2023-10-12

Family

ID=73896049

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2023519281A Pending JP2023543035A (ja) 2020-09-28 2020-10-27 ウェハ整合設計方法、ウェハ接合構造およびチップ接合構造

Country Status (5)

Country Link
US (1) US20230335504A1 (ja)
JP (1) JP2023543035A (ja)
KR (1) KR20230060528A (ja)
CN (1) CN112151444B (ja)
WO (1) WO2022062045A1 (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113725175B (zh) * 2021-08-30 2024-04-16 武汉新芯集成电路制造有限公司 集成电路芯片及制作方法、半导体装置
CN113990790B (zh) * 2021-12-24 2022-03-18 湖北三维半导体集成创新中心有限责任公司 键合系统和键合方法
CN114678282B (zh) * 2022-05-27 2022-08-02 湖北三维半导体集成创新中心有限责任公司 一种键合补偿方法及装置、芯片再布线方法、键合结构
CN118019355A (zh) * 2022-11-09 2024-05-10 华为技术有限公司 多晶圆堆叠结构和制备方法
CN116682743B (zh) * 2023-05-15 2024-01-23 珠海妙存科技有限公司 一种内存芯片封装方法、内存芯片以及集成电路系统
CN117457650B (zh) * 2023-12-21 2024-04-05 合肥晶合集成电路股份有限公司 一种半导体集成器件及其制造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001274073A (ja) * 2000-03-28 2001-10-05 Toshiba Corp 重ね合わせ露光方法及び露光システム
US8786054B2 (en) * 2009-11-16 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Structure for integrated circuit alignment
US8970043B2 (en) * 2011-02-01 2015-03-03 Maxim Integrated Products, Inc. Bonded stacked wafers and methods of electroplating bonded stacked wafers
CN104216234B (zh) * 2013-06-05 2016-05-25 中芯国际集成电路制造(上海)有限公司 光刻系统光源对称性的检测方法
CN104249992B (zh) * 2013-06-28 2016-08-10 上海华虹宏力半导体制造有限公司 晶片与晶片之间的对准方法
CN103985648B (zh) * 2014-05-23 2017-01-04 格科微电子（上海）有限公司 半导体的晶圆级封装方法和半导体封装件
US9893058B2 (en) * 2015-09-17 2018-02-13 Semiconductor Components Industries, Llc Method of manufacturing a semiconductor device having reduced on-state resistance and structure
US9978625B2 (en) * 2016-06-01 2018-05-22 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor method and associated apparatus
CN109411449B (zh) * 2018-11-21 2020-04-10 武汉新芯集成电路制造有限公司 晶圆组件及晶圆对准方法
CN110299318A (zh) * 2019-07-01 2019-10-01 武汉新芯集成电路制造有限公司 晶圆对准方法

Also Published As

Publication number Publication date
CN112151444A (zh) 2020-12-29
KR20230060528A (ko) 2023-05-04
WO2022062045A1 (zh) 2022-03-31
US20230335504A1 (en) 2023-10-19
CN112151444B (zh) 2023-04-07

Similar Documents

Publication Publication Date Title
JP2023543035A (ja) ウェハ整合設計方法、ウェハ接合構造およびチップ接合構造
Beyne The 3-D interconnect technology landscape
US11171075B2 (en) Stacked microfluidic cooled 3D electronic-photonic integrated circuit
US8970047B2 (en) Method for creating a 3D stacked multichip module
US8283771B2 (en) Multi-die integrated circuit device and method
US8293578B2 (en) Hybrid bonding techniques for multi-layer semiconductor stacks
US11437376B2 (en) Compact 3D stacked-CFET architecture for complex logic cells
US20240234424A1 (en) Device Disaggregation For Improved Performance
US20090085217A1 (en) Semiconductor device and method of making semiconductor device
EP3050101B1 (en) Method for interconnecting stacked semiconductor devices
CN115461862A (zh) 模块化堆叠硅封装组件
CN113410223B (zh) 芯片组及其制造方法
US10509752B2 (en) Configuration of multi-die modules with through-silicon vias
CN116034474A (zh) 使用跨接管芯和管芯通孔形成管芯之间的互连件
US9647028B2 (en) Wafer on wafer stack method of forming and method of using the same
US11854987B2 (en) Semiconductor packages with interconnection features in a seal region and methods for forming the same
Sisto et al. Design And Sign-off Methodologies For Wafer-To-Wafer Bonded 3D-ICs At Advanced Nodes
US20240203925A1 (en) Semiconductor package and method for manufacturing a semiconductor package
CN221352759U (zh) 晶圆键合布局结构及三维集成电路芯片
US11876078B2 (en) Through-silicon via interconnection structure and methods for fabricating same
US20240203848A1 (en) Semiconductor structures and method for manufacturing a semiconductor structure
US20230352415A1 (en) Macrochip with interconnect stack for power delivery and signal routing
US20230069294A1 (en) Multi-die communications couplings using a single bridge die
CN117174700A (zh) 芯片及其制造方法、设计方法
CN118335707A (zh) 半导体封装、半导体装置以及用于制造半导体封装的方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20230414

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20240425

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20240521

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20240625

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20240924