CN116682743B - 一种内存芯片封装方法、内存芯片以及集成电路系统 - Google Patents
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Abstract
本申请公开了一种内存芯片封装方法、内存芯片以及集成电路系统，其中方法包括以下步骤：获取若干个晶圆；分别计算任意两个晶圆的良率差，得到良率差小于阈值的若干个目标晶圆；从所述若干个目标晶圆中各自提取一个第一子芯片，得到若干个子芯片；将所述若干个子芯片进行封装，得到内存芯片。本方法可以通过在若干个良率差在一定范围内的晶圆中提取若干个子芯片，将若干个子芯片封装成内存芯片，该方法可以减少子芯片在封装过程中的损伤，可以改善内存芯片的良率。本申请可广泛应用于芯片封装技术领域内。
Description
技术领域
本申请涉及芯片封装技术领域，尤其是一种内存芯片封装方法、内存芯片以及集成电路系统。
背景技术
现有技术中，在内存芯片的封装时，由于内存芯片是通过多个子芯片堆叠封装而成，现有技术往往会从多个不同的晶圆里各自一个选择电参数以及外形尺寸都符合要求的子芯片进行封装，但是由于晶圆的良率不同，在进行封装的时候，由于各种工序的干扰，往往将良率差异较大的晶圆的子芯片封装得到的内存芯片的良率偏低。因此，亟需一种新的内存芯片封装方法。
发明内容
本申请的目的在于至少一定程度上解决现有技术中存在的技术问题之一。
为此，本申请实施例的一个目的在于提供一种内存芯片封装方法、内存芯片以及集成电路系统，该方法可以提高内存芯片的良率。
为了达到上述技术目的，本申请实施例所采取的技术方案包括：
一种内存芯片封装方法，包括以下步骤，获取若干个晶圆；分别计算任意两个晶圆的良率差，得到良率差小于阈值的若干个目标晶圆；从所述若干个目标晶圆中各自提取一个第一子芯片，得到若干个子芯片；将所述若干个子芯片进行封装，得到内存芯片。
另外，根据本发明中上述实施例的一种内存芯片封装的方法，还可以有以下附加的技术特征：
进一步地，本申请实施例中，，所述分别计算任意两个晶圆的良率差，得到良率差小于阈值的若干个目标晶圆这一步骤，具体包括：确定任意两个晶圆中的第一晶圆的第一良率以及第二晶圆的第二良率；所述第一良率与所述第二良率的差值小于5%,则确定任意两个晶圆为目标晶圆。
进一步地，本申请实施例中，所述从所述若干个目标晶圆中各自提取一个第一子芯片，得到若干个子芯片这一步骤，具体包括：构建每个目标晶圆的良率地图；根据所述良率地图，从所述若干个目标晶圆中各自提取一个第一子芯片，得到若干个子芯片；所述第一子芯片用于表征目标晶圆中为良品的子芯片。
进一步地，本申请实施例中，所述将所述若干个子芯片进行封装，得到内存芯片这一步骤，具体包括：设置封装基板，所述封装基板包括焊盘；在所述封装基板的第一面沿着垂直于所述封装基板的方向依次压合若干个子芯片；在每个子芯片上焊接引线，得到第一半成品；所述引线用于连接每个所述子芯片与所述焊盘；在所述第一半成品上覆盖塑封层，所述塑封层覆盖所述引线以及所述若干个子芯片；在所述封装基板的第二面上焊接焊球，得到内存芯片；所述第二面与所述第一面沿着垂直于基板的方向相对设置。
进一步地，本申请实施例中，所述构建每个目标晶圆的良率地图这一步骤，具体包括：获取目标晶圆中每个子芯片的电气参数以及尺寸；确定所述电气参数小于第一预设阈值，以及所述尺寸小于第二预设阈值的所述子芯片为第一子芯片；根据每个所述第一子芯片的分布，确定良率地图。
进一步地，本申请实施例中，所述确定任意两个晶圆中的第一晶圆的第一良率这一步骤，具体包括：计算第一晶圆中所有良品的第一数量以及所有不良品的第二数量；以所述第一数量与所述第一数量以及所述第二数量的总和的比值作为第一良率。
另一方面，本申请实施例还提供一种内存芯片，由上述任一项实施例所述的内存芯片封装方法制作得到，包括：封装基板以及若干个沿着垂直于封装基板方向依次压合的子芯片；其中，在所述若干个子芯片中，任意一个子芯片对应的晶圆的良率与另一个子芯片对应的晶圆的良率的差值小于预设的阈值。
进一步地，本申请实施例中，芯片还包括引线以及锡球；所述引线用于连接子芯片以及封装基板；所述锡球用于连接内存芯片以及外部电路。
进一步地，本申请实施例中，芯片还包括塑封层；所述塑封层覆盖所述若干个子芯片以及所述引线，所述塑封层用于电绝缘所述若干个子芯片和外界环境。
另一方面，本申请还提供一种集成电路系统，包括上述任一项实施例所述的一种内存芯片。
本申请的优点和有益效果将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本申请的实践了解到：
本申请可以通过在若干个良率差在一定范围内的晶圆中提取若干个子芯片，将若干个子芯片封装成内存芯片，该方法可以减少子芯片在封装过程中的损伤，可以改善内存芯片的良率。
附图说明
图1为本发明中一种具体实施例中一种内存芯片封装方法的步骤示意图；
图2为本发明中一种具体实施例中分别计算任意两个晶圆的良率差，得到良率差小于阈值的若干个目标晶圆的步骤示意图；
图3为本发明中一种具体实施例中从所述若干个目标晶圆中各自提取一个第一子芯片，得到若干个子芯片的步骤示意图；
图4为本发明中一种具体实施例中将所述若干个子芯片进行封装，得到内存芯片的步骤示意图；
图5为本发明中一种具体实施例中构建每个目标晶圆的良率地图的步骤示意图；
图6为本发明中一种具体实施例中确定任意两个晶圆中的第一晶圆的第一良率的的步骤示意图；
图7为本发明中一种具体实施例中一种内存芯片的结构示意图；
图8为本发明中一种具体实施例中另一种内存芯片的结构示意图。
具体实施方式
下面结合附图详细描述本发明的实施例对本发明实施例中的内存芯片封装方法、系统、装置和存储介质的原理和过程作以下说明。
首先对现有技术存在的技术缺陷进行说明：
相关技术中，在内存芯片的封装时，由于内存芯片是通过多个子芯片堆叠封装而成，而现有技术往往会从多个不同的晶圆里各自一个选择电参数以及外形尺寸都符合要求的子芯片，也就是认为是良品的子芯片，然后对子芯片进行封装最终得到内存芯片。通过实验发现，由于封装过程对芯片会产生力、热、电等方面的影响，良率差异较大的晶圆其物理结构波动变化也存在很大差异，也可以认为处于规格临界区域的数量，经过封装引入的外界因素影响，良率差异较大的晶圆其各自最终的良率影响也是不同的，甚至严重的时候出现两极分化的情况，即<50% VS>90%，如果将这两种封在一起，最终的产品良率会比<50%更低，从而导致内存芯片的成品良率偏低，导致更大的损耗。
为了改善上述相关技术的缺陷，本发明提供一种内存芯片封装方法，参照图1，可以包括以下步骤：
S1、获取若干个晶圆；
在本步骤中，若干个晶圆可以是来料的任意多个晶圆，而晶圆的尺寸可以是300mm，可以是450mm、也可以是8英寸还可以是12英寸晶圆等常用尺寸的晶圆。而晶圆的良率可以是50%、也可以是75%，还可以是80%，还可以是92%等不同良率的晶圆，任意两个晶圆的良率可以是相等，也可以是不相等。
S2、分别计算任意两个晶圆的良率差，得到良率差小于阈值的若干个目标晶圆；
在本步骤中，良率差可以是指两个晶圆之间的良率的差值，阈值可以是预先设置的阈值，该阈值可以通过实验确定，本步骤可以通过专用设备检测若干个晶圆中任意两个的良率，通过计算任意两个晶圆的良率之间的良率差，将良率差小于阈值的晶圆确定为良率接近的晶圆，良率接近的多个晶圆为目标晶圆。目标晶圆可以用于后续的切割，测试等常用工艺。本步骤通过设定阈值从若干个晶圆中筛选出可以用于后续封装工艺的目标晶圆，可以减少晶圆之间的差异，减少芯片的不良率。
S3、从所述若干个目标晶圆中各自提取一个第一子芯片，得到若干个子芯片；
在本步骤中，第一子芯片可以是晶圆中定义为良品的子芯片，良品的子芯片的外观、尺寸和电气参数等常用参数均符合预设的封装的标准。本步骤可以从每一个目标晶圆中，分别提取一个第一子芯片，然后将不同目标晶圆的各自的第一子芯片提取出来，最终得到若干个待封装的子芯片。
S4、将所述若干个子芯片进行封装，得到内存芯片；
在本步骤中，将待封装的子芯片，通过对应的封装工艺可以得到内存芯片，由于若干个子芯片对应的晶圆的良率比较接近，在封装过程中子芯片受到环境的损伤，晶圆晶格结构变化比较小，可以提高内存芯片的良率。
进一步地，参照图2，在本申请的一些实施例中，所述分别计算任意两个晶圆的良率差，得到良率差小于阈值的若干个目标晶圆这一步骤，具体可以包括：
S21、确定任意两个晶圆中的第一晶圆的第一良率以及第二晶圆的第二良率；
S22、所述第一良率与所述第二良率的差值小于5%,则确定任意两个晶圆为目标晶圆。
在本实施例中，可以设置良率阈值为5%，通过实验发现，从任意两个晶圆的良率的差值为5%的晶圆中提取出来的子芯片组成的内存芯片的良率比现有的技术得到的内存芯片的良率更高，而且从若干个晶圆中筛选两个5%的良率差的晶圆也不会产生大量的晶圆浪费，可以节省成本。
进一步地，参照图3，在本申请的一些实施例中，所述从所述若干个目标晶圆中各自提取一个第一子芯片，得到若干个子芯片这一步骤，具体包括：
S31、构建每个目标晶圆的良率地图；
S32、根据所述良率地图，从所述若干个目标晶圆中各自提取一个第一子芯片，得到若干个子芯片；所述第一子芯片用于表征目标晶圆中为良品的子芯片。
在本步骤中，可以先通过构建目标晶圆的良率地图，良率地图可以反映出晶圆每个子芯片的品质好与坏，品质好可以是外观、尺寸以及电气参数符合预设的标准，品质坏可以是子芯片外观、尺寸或者电气参数任一项不符合预设的标准，通过构建构建每个目标晶圆的良率地图，可以通过设备从目标晶圆中各自提取一个品质优的子芯片，用作后续的芯片封装。
进一步地，参照图4，在本申请的一些实施例中，所述将所述若干个子芯片进行封装，得到内存芯片这一步骤，具体可以包括：
S41、设置封装基板，所述封装基板包括焊盘；
S42、在所述封装基板的第一面沿着垂直于所述封装基板的方向依次压合若干个子芯片；
S43、在每个子芯片上焊接引线，得到第一半成品；所述引线用于连接每个所述子芯片与所述焊盘；
S44、在所述第一半成品上覆盖塑封层，所述塑封层覆盖所述引线以及所述若干个子芯片；
S45、在所述封装基板的第二面上焊接焊球，得到内存芯片；所述第二面与所述第一面沿着垂直于基板的方向相对设置。
在本实施例中，参照图7的结构，可以先设置一个封装基板，其中封装基板在垂直于封装基板放置方向的第一面以及第二面均有焊盘，第一面与第二面相对设置。第一面可以是封装基板的上顶面，也可以是封装基板的下顶面，同样地，第二面可以是封装基板的下顶面，也可以是封装基板的上顶面第一面与第二面的焊盘一一对应，在第一面上可以依次压合若干个子芯片，该子芯片可以分别从任意的晶圆中各自提取一个，提取的顺序以及压合的顺序在此不作限制，压合过程中或者是压合后，可以在每个子芯片上焊接引线，该引线可以用于连接封装基板的焊盘以及子芯片，实现芯片与封装基板的电气导通。每个子芯片均焊接好引线后，可以在引线和所有子芯片上覆盖一层塑封层，塑封层可以完全覆盖引线和子芯片，使引线和子芯片与外界环境实现电气隔离，还可以减少外界因素对引线和芯片的损伤，提高芯片的寿命。塑封完成后，可以在封装基板的第二面焊接焊球，焊球可以是任意导电的金属组成，焊球可以采用锡材料，也可以采用金材料等。焊球可以实现内存芯片与外接的电路的电气连接。
进一步地，参照图5，在本申请的一些实施例中，所述构建每个目标晶圆的良率地图这一步骤，具体可以包括：
S51、获取目标晶圆中每个子芯片的电气参数以及尺寸；
S52、确定所述电气参数小于第一预设阈值，以及所述尺寸小于第二预设阈值的所述子芯片为第一子芯片；
S53、根据每个所述第一子芯片的分布，确定良率地图；
在本实施例中，可以先通过设备或者是采用人工智能等手段获取目标晶圆的电气参数，以及尺寸，通过将预设的阈值与检测到的参数进行比对，可以确定晶圆中每个子芯片的是否为良品，通过预设的数值标记的良品子芯片可以确定良率地图，通过将良率地图输入设备中，可以使设备自动识别每个晶圆的良品子芯片。具体地可以通过将良品设置为1，不良品设置为0，最终得到良率地图。
进一步地，在本申请的一些实施例中，参照图6，所述确定任意两个晶圆中的第一晶圆的第一良率这一步骤，具体可以包括：
S61、计算第一晶圆中所有良品的第一数量以及所有不良品的第二数量；
S62、以所述第一数量与所述第一数量以及所述第二数量的总和的比值作为第一良率。
在本实施例中，可以计算若干个晶圆中其中任意一个的晶圆的良品子芯片的数量以及不良品的数量，将良品的数量与良品的数量与不良品数量之间的总和的比值作为任意一个晶圆的良率。同样地，与第一晶圆进行良率比较的第二晶圆的良率也可以通过上述方法得到。
此外，参照图8，本申请实施例还提供一种内存芯片，可以由上述任一项实施例所述的内存芯片封装方法制作得到，可以包括：封装基板101以及若干个沿着垂直于封装基板方向依次压合的子芯片102；其中，在所述若干个子芯片102中，任意一个子芯片102对应的晶圆的良率与另一个子芯片102对应的晶圆的良率的差值小于预设的阈值。
进一步地，在本申请的一些实施例中，芯片还可以包括引线103以及锡球104；引线103可以用于连接子芯片102以及封装基板101；锡球104可以用于连接内存芯片以及外部电路。
进一步地，在本申请的一些实施例中，芯片还可以包括塑封层105；塑封层105覆盖所述若干个子芯片102以及引线103，塑封层105用于电绝缘所述若干个子芯片和外界环境。
上述的内存芯片封装方法实施例中的内容均适用于本内存芯片实施例中，本内存芯片实施例所具体实现的功能与上述的内存芯片封装方法实施例相同，并且达到的有益效果与上述的内存芯片封装方法实施例所达到的有益效果也相同。
与图8的内存芯片相对应，本申请实施例还提供了一种集成电路系统，该系统可以包括：上述实施例任一项所述的一种内存芯片。
上述内存芯片实施例中的内容均适用于本集成电路系统实施例中，本集成电路系统实施例所具体实现的功能与上述内存芯片实施例相同，并且达到的有益效果与上述内存芯片实施例所达到的有益效果也相同。
在一些可选择的实施例中，在方框图中提到的功能/操作可以不按照操作示图提到的顺序发生。例如，取决于所涉及的功能/操作，连续示出的两个方框实际上可以被大体上同时地执行或所述方框有时能以相反顺序被执行。此外，在本申请的流程图中所呈现和描述的实施例以示例的方式被提供，目的在于提供对技术更全面的理解。所公开的方法不限于本文所呈现的操作和逻辑流程。可选择的实施例是可预期的，其中各种操作的顺序被改变以及其中被描述为较大操作的一部分的子操作被独立地执行。
此外，虽然在功能性模块的背景下描述了本申请，但应当理解的是，除非另有相反说明，功能和/或特征中的一个或多个可以被集成在单个物理装置和/或软件模块中，或者一个或多个功能和/或特征可以在单独的物理装置或软件模块中被实现。还可以理解的是，有关每个模块的实际实现的详细讨论对于理解本申请是不必要的。更确切地说，考虑到在本文中公开的装置中各种功能模块的属性、功能和内部关系的情况下，在工程师的常规技术内将会了解该模块的实际实现。因此，本领域技术人员运用普通技术就能够在无需过度试验的情况下实现在权利要求书中所阐明的本申请。还可以理解的是，所公开的特定概念仅仅是说明性的，并不意在限制本申请的范围，本申请的范围由所附权利要求书及其等同方案的全部范围来决定。
在本说明书的上述描述中，参考术语“一个实施方式/实施例”、“另一实施方式/实施例”或“某些实施方式/实施例”等的描述意指结合实施方式或示例描述的具体特征、结构、材料或者特点包含于本申请的至少一个实施方式或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施方式或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施方式或示例中以合适的方式结合。
尽管已经示出和描述了本申请的实施方式，本领域的普通技术人员可以理解：在不脱离本申请的原理和宗旨的情况下可以对这些实施方式进行多种变化、修改、替换和变型，本申请的范围由权利要求及其等同物限定。
以上是对本申请的较佳实施进行了具体说明，但本申请并不限于所述实施例，熟悉本领域的技术人员在不违背本申请精神的前提下还可做作出种种的等同变形或替换，这些等同的变形或替换均包含在本申请权利要求所限定的范围内。
Claims (7)
1.一种内存芯片封装方法，其特征在于，包括以下步骤：
获取若干个晶圆；
分别计算任意两个晶圆的良率差，得到良率差小于阈值的若干个目标晶圆；其中，所述分别计算任意两个晶圆的良率差，得到良率差小于阈值的若干个目标晶圆这一步骤，具体包括：确定任意两个晶圆中的第一晶圆的第一良率以及第二晶圆的第二良率；所述第一良率与所述第二良率的差值小于5%，则确定任意两个晶圆为目标晶圆；
从所述若干个目标晶圆中各自提取一个第一子芯片，得到若干个子芯片；所述从所述若干个目标晶圆中各自提取一个第一子芯片，得到若干个子芯片这一步骤，具体包括：构建每个目标晶圆的良率地图；根据所述良率地图，从所述若干个目标晶圆中各自提取一个第一子芯片，得到若干个子芯片；所述第一子芯片用于表征目标晶圆中为良品的子芯片；
将所述若干个子芯片进行封装，得到内存芯片；所述将所述若干个子芯片进行封装，得到内存芯片这一步骤，具体包括：设置封装基板，所述封装基板包括焊盘；在所述封装基板的第一面沿着垂直于所述封装基板的方向依次压合若干个子芯片；在每个子芯片上焊接引线，得到第一半成品；所述引线用于连接每个所述子芯片与所述焊盘；在所述第一半成品上覆盖塑封层，所述塑封层覆盖所述引线以及所述若干个子芯片；在所述封装基板的第二面上焊接焊球，得到内存芯片；所述第二面与所述第一面沿着垂直于基板的方向相对设置。
2.根据权利要求1所述一种内存芯片封装方法，其特征在于，所述构建每个目标晶圆的良率地图这一步骤，具体包括：
获取目标晶圆中每个子芯片的电气参数以及尺寸；
确定所述电气参数小于第一预设阈值，以及所述尺寸小于第二预设阈值的所述子芯片为第一子芯片；
根据每个所述第一子芯片的分布，确定良率地图。
3.根据权利要求1所述一种内存芯片封装方法，其特征在于，所述确定任意两个晶圆中的第一晶圆的第一良率这一步骤，具体包括：
计算第一晶圆中所有良品的第一数量以及所有不良品的第二数量；
以所述第一数量与所述第一数量以及所述第二数量的总和的比值作为第一良率。
4.一种内存芯片，其特征在于，由上述权利要求1-3所述的任一项内存芯片封装方法制作得到，包括：
封装基板以及若干个沿着垂直于封装基板方向依次压合的子芯片；其中，在所述若干个子芯片中，任意一个子芯片对应的晶圆的良率与另一个子芯片对应的晶圆的良率的差值小于预设的阈值。
5.根据权利要求4所述一种内存芯片，其特征在于，所述芯片还包括引线以及锡球；所述引线用于连接子芯片以及封装基板；所述锡球用于连接内存芯片以及外部电路。
6.根据权利要求5所述一种内存芯片，其特征在于，所述芯片还包括塑封层；所述塑封层覆盖所述若干个子芯片以及所述引线，所述塑封层用于电绝缘所述若干个子芯片和外界环境。
7.一种集成电路系统，其特征在于，包括上述权利要求4-6任一项所述的一种内存芯片。
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