CN109801897A - 芯片堆栈立体封装结构及其制造方法 - Google Patents

Abstract

本发明提供一种芯片堆栈立体封装结构及制造方法。封装结构包括：芯片堆栈体，包括以无间隙方式直接接合的第一芯片和底层芯片；第一芯片和底层芯片分别具有第一测试垫和第一穿孔、底层测试垫和底层穿孔，第一穿孔和底层穿孔的一端分别形成有第一承接垫和底层承接垫，底层穿孔贯穿底层测试垫连通至第一承接垫，使底层芯片与第一芯片电性连接。制造方法包括：在晶圆表面形成测试垫并利用测试垫测试晶圆，满足良率基准值的晶圆直接接合；形成穿孔及承接垫使晶圆间形成电性连接；单体化切割形成芯片堆栈立体封装结构。本发明通过晶圆直接接合，缩短了芯片间信号传输距离，降低了封装尺寸；晶圆接合前测试良率，防止低良率晶圆进行堆栈，节约了成本。

Description

芯片堆栈立体封装结构及其制造方法

技术领域

本发明涉及半导体制造技术领域，特别涉及一种芯片堆栈立体封装结构及其制造方法。

背景技术

随着电子产品向小型化、高密度、高性能的方向发展，基于硅穿孔

(Through Silicon Via，TSV)的2.5D(2.5Dimensional，2.5维)及3D(Threedimensional，3维)堆栈封装已越来越成为高密度封装领域的主导技术。目前，对于具有硅穿孔的芯片，通常采用在芯片表面生成微凸块，并通过再流焊的方式进行芯片与芯片(Chipto Chip，C2C)或芯片与晶圆(Chip to Wafer，C2W)的连接并形成芯片堆栈结构。图1为典型的存储芯片(memory die)与缓冲芯片(buffer die)的堆栈体封装结构。如图所示，存储芯片112、113和缓冲芯片114分别具有贯穿的硅穿孔112C、113C和114C，芯片111、112、113的表面分别形成有微凸块111D、112D和113D，各存储芯片之间、存储芯片与缓冲芯片之间通过微凸块进行键合连接形成芯片堆栈体110；芯片堆栈体110表面形成有重布线层(Redistribution Layer，RDL)120，使芯片堆栈体110以覆晶接合的方式接合于基板140。

相比于传统的引线键合方式，上述采用TSV及微凸块连接形成的封装体结构，虽然信号传输的距离有较大的改善，封装尺寸也有明显的降低，但随着对信号传输品质要求的不断提高，以及对封装小型化、高可靠性的要求，采用微凸块连接的方式越来越难以克服信号传输上的不足，以及键合时发生晶圆损伤的问题。此外，采用微凸块的方式，通常用于芯片与芯片或芯片与晶圆的连接，但与晶圆与晶圆(Wafer to Wafer，W2W)连接方式相比，生产效率较低。因此，利用硅穿孔技术以及无微凸块实现晶圆与晶圆的直接连接，愈来愈成为高密度封装领域技术推动的发展方向。

另一方面，现有的晶圆与晶圆连接的方法，是在晶圆键合并堆栈完成后对晶圆进行测试的，此时如发现某一晶圆良率过低，将会影响堆栈封装结构的整体良率，造成成本的损失。

以上的说明仅仅是为了帮助本领域技术人员理解本发明的背景，不代表以上内容为本领域技术人员所公知或知悉。

发明内容

有鉴于此，本发明实施方式希望提供一种芯片堆栈立体封装结构，以至少解决现有技术中存在的问题。

本发明实施方式的技术方案是这样实现的，根据本发明的一个实施方式，提供一种芯片堆栈立体封装结构，其特征在于，包括：

芯片堆栈体，包括：第一芯片和底层芯片，所述底层芯片具有一安装表面和与该安装表面相对的堆栈背面，所述第一芯片的第一主动面与所述底层芯片的所述堆栈背面以无间隙方式直接贴合；所述底层芯片内具有多个底层穿孔和多个形成于所述底层穿孔一端的底层承接垫，所述底层穿孔贯穿所述第一芯片的第一钝化层并设置于所述第一芯片的表面焊垫上，并且所述底层穿孔更贯穿所述底层芯片的半导体层并连通到所述底层芯片的底层测试垫，以电性连接所述第一芯片与所述底层芯片。

在一些实施方式中，所述表面焊垫为所述第一芯片的第一测试垫或所述第一芯片的第一穿孔一端的第一承接垫；

所述芯片堆栈立体封装结构还包括：

第一重布线层，形成于所述安装表面上，所述第一重布线层与所述底层承接垫电性连接；

多个覆晶端子，设置于所述第一重布线层上。

在一些实施方式中，所述第一芯片的所述第一主动面以及所述底层芯片的所述堆栈背面均为等离子活化面。

在一些实施方式中，所述第一芯片具有所述第一主动面和与所述第一主动面相对的堆栈背面，所述第一芯片具有第一有源区，所述第一有源区的表面形成有第一测试垫，所述第一芯片内还具有多个第一穿孔和多个形成于所述第一穿孔一端的第一承接垫，所述第一芯片包括用以提供所述第一主动面的第一钝化层；

所述底层芯片具有底层有源区，所述底层测试垫形成于所述底层有源区的表面上，所述底层芯片还包括用以提供所述安装表面的底层钝化层。

在一些实施方式中，所述底层穿孔在所述安装表面的一端一体形成为所述底层承接垫；所述底层承接垫与所述底层钝化层之间形成有底层隔离层。

在一些实施方式中，在所述第一芯片的所述堆栈背面上堆栈至少一个附加芯片，各所述附加芯片的结构与所述第一芯片相同，所述附加芯片具有第二主动面和与所述第二主动面相对的堆栈背面，所述附加芯片的所述第二主动面与所述第一芯片的所述堆栈背面以无间隙方式直接贴合，所述附加芯片的多个第二测试垫形成于所述附加芯片的第二有源区的表面上，所述附加芯片包括用以提供所述第二主动面的第二钝化层；所述附加芯片还包括多个第二穿孔和多个形成于所述第二穿孔一端的第二承接垫，所述第一穿孔贯穿所述附加芯片的所述第二钝化层并连通到所述第二承接垫，以电性连接所述第一芯片与所述附加芯片。

在一些实施方式中，所述第一芯片和所述附加芯片均为存储芯片，所述底层芯片选自于缓冲芯片和存储芯片的其中之一。

在一些实施方式中，所述底层穿孔包括第一部分和第二部分，所述底层穿孔的第一部分自孔壁向孔中心轴依次包括绝缘层、阻挡层、种子层和导体，所述底层穿孔的第二部分自孔壁向孔中心轴依次包括阻挡层、种子层和导体；所述底层穿孔的第一部分与所述底层穿孔的第二部分的分界点位于所述第一测试垫和所述底层测试垫之间且与所述底层测试垫相距0～5μm，以使所述底层穿孔电性连接所述底层测试垫。

在一些实施方式中，所述第一承接垫的宽方向的尺寸为所述底层穿孔直径的2～5倍，所述第一测试垫的长方向的尺寸为所述底层穿孔直径的4～15倍。

在一些实施方式中，还包括基板，所述基板具有芯片接合面和端子接合面，所述芯片堆栈体经由所述覆晶端子覆晶接合于所述基板的所述芯片接合面。

在一些实施方式中，所述基板为硅中介板，包括多个硅中介板穿孔；所述端子接合面形成有第二重布线层，所述第二重布线层形成有外部端子，所述外部端子通过所述第二重布线层和所述硅中介板穿孔电性连接至所述覆晶端子。

一种芯片堆栈立体封装结构的制造方法，包括：

提供第一芯片晶圆和提供底层芯片晶圆，所述第一芯片晶圆具有第一主动面，所述底层芯片晶圆具有一安装表面和与该安装表面相对的堆栈背面；

将所述底层芯片晶圆的所述堆栈背面以无间隙方式直接接合于所述第一芯片晶圆的所述第一主动面；以及

形成多个底层穿孔和底层承接垫于所述底层芯片晶圆内，所述底层承接垫形成于所述底层穿孔的一端，所述底层穿孔贯穿所述第一芯片晶圆的第一钝化层并设置于所述第一芯片晶圆的表面焊垫上，所述底层穿孔更贯穿所述底层芯片晶圆的半导体层并连通到所述底层芯片晶圆底层测试垫。

在一些实施方式中，所述表面焊垫为所述第一芯片的第一测试垫或所述第一芯片的第一穿孔一端的第一承接垫；

所述芯片堆栈立体封装结构的制造方法，还包括：

形成第一重布线层于所述底层芯片晶圆的所述安装表面上，所述第一重布

线层与所述底层承接垫电性连接；

设置多个覆晶端子于所述第一重布线层上；

进行单体化切割，以形成多个芯片堆栈立体封装结构。

在一些实施方式中，所述第一芯片晶圆和所述底层芯片晶圆为经过测试且芯片良率大于或等于良率基准值的晶圆。

在一些实施方式中，通过等离子活化技术使所述底层芯片晶圆的背面及所述第一芯片晶圆的第一主动面形成等离子活化面，并以无间隙方式直接接合。

本发明实施方式由于采用以上技术方案，其具有以下优点：

1)通过晶圆直接键合，减少了芯片间信号传输距离，改善了信号品质，降低了封装体尺寸，提高了键合效率；

2)在晶圆键合前测试良率，防止了低良率晶圆进行堆栈，节约了生产成本。

上述概述仅仅是为了说明书的目的，并不意图以任何方式进行限制。除上述描述的示意性的方面、实施方式和特征之外，通过参考附图和以下的详细描述，本发明进一步的方面、实施方式和特征将会容易明白。

附图说明

在附图中，除非另外规定，否则贯穿多个附图相同的附图标记表示相同或相似的部件或元素。这些附图不一定是按照比例绘制的。应该理解，这些附图仅描绘了根据本发明公开的一些实施方式，而不应将其视为是对本发明范围的限制。

图1为通过微凸块进行芯片堆栈的封装结构示意图。

图2为本发明一个实施方式的芯片堆栈立体封装结构示意图。

图3为本发明一个实施方式的芯片堆栈体的构成的局部放大示意图。

图4为本发明另一个实施方式的芯片堆栈立体封装结构示意图。

图5为本发明另一个实施方式的芯片堆栈立体封装结构示意图。

图6为本发明另一个实施方式的芯片堆栈立体封装结构示意图。

图7为本发明另一个实施方式的芯片堆栈立体封装结构示意图。

图8为本发明另一个实施方式的芯片堆栈体的构成的局部放大示意图。

图9为本发明另一个实施方式的芯片堆栈立体封装结构示意图。

图10为本发明另一个实施方式的芯片堆栈立体封装结构示意图。

图11为本发明另一个实施方式的芯片堆栈立体封装结构示意图。

图12为本发明又另一个实施方式的芯片堆栈立体封装结构示意图。

图13为本发明一个实施方式的芯片堆栈立体封装结构的制造流程。

附图标记

100：背景技术的芯片堆栈立体封装结构；

110：芯片堆栈体；111：顶部芯片；111D：顶部芯片的覆晶端子；112：第二芯片；112C：第二芯片的穿孔；112D：第二芯片的覆晶端子；113：第一芯片；113C：第一芯片的穿孔；113D：第一芯片的覆晶端子；114：底层芯片；114A：安装表面；114C：底层芯片的穿孔；

120：第一重布线层；121：第一重布线路；

130：覆晶端子；

140：基板；141：多层线路；142：芯片接合面；143：端子接合面；

150：底胶；

160：塑封体；

170：第二金属垫；

180：外部端子。

200：本发明实施方式1；

210：芯片堆栈体；211：顶部芯片；211A：顶部主动面；211B：晶背；212：第二芯片；212A：第二主动面；212B：第二芯片的堆栈背面；212C：第二穿孔；213：第一芯片；213A：第一主动面；213B：第一芯片的堆栈背面；213C：第一的穿孔；213H：第一承接垫；214：底层芯片；214A：安装表面；214B：底层芯片的堆栈背面；214C：底层穿孔；

220：第一重布线层；221：第一重布线路；

230：覆晶端子；

240：基板；241：多层线路；242：芯片接合面；243：端子接合面；

250：底胶；

260：塑封体；

270：第二金属垫；

280：外部端子。

B00：本发明实施方式1的封装结构的局部放大；

211D：顶部衬底；211E：顶部有源区；211EA：顶部有源区表面；211F：顶部测试垫；211G：顶部钝化层；

212CA：第二穿孔的第一部分；212CB：第二穿孔的第二部分；212C1：绝缘层；212C2：阻挡层；212C3：导体；212D：第二衬底；212E：第二有源区；212EA：第二有源区表面；212F：第二测试垫；212G：内部钝化层；212H：第二承接垫；212J：第二隔离层；212K：第二钝化层；

213CA：第一穿孔的第一部分；213CB：第一穿孔的第二部分；213C1：绝缘层；213C2：阻挡层；213C3：导体；213D：第一衬底；213E：第一有源区；213EA：第一有源区表面；213F：第一测试垫；213G：内部钝化层；213H：第一承接垫；213J：第一隔离层；213K：第一钝化层；

214CA：底层穿孔的第一部分；214CB：底层穿孔的第二部分；214C1：绝缘层；214C2：阻挡层；214C3：导体；214D：底层衬底；214E：底层有源区；214EA：底层有源区表面；214F：底层测试垫；214G：内部钝化层；214H：底层承接垫；214J：底层隔离层；214K：底层钝化层；

222：第一介电层；223：第二介电层；

290：第一金属垫。

300：本发明实施方式2；

310：芯片堆栈体；314：底层芯片；314A：安装表面；314B：底层芯片的堆栈表面；314C：底层芯片的穿孔。

400：本发明实施方式3；

410：芯片堆栈体。

500：本发明实施方式4；

510：芯片堆栈体。

600：本发明实施方式5；

610：芯片堆栈体。

C00：本发明实施方式5的封装结构的局部放大。

700：本发明实施方式6；

710：芯片堆栈体。

800：本发明实施方式7；

810：芯片堆栈体。

815：第三芯片；815A：第三主动面；815B：第三芯片的堆栈背面；815C：第三芯片的穿孔。

900：本发明实施方式8；

910：芯片堆栈体。

A00：本发明实施方式9；

A40：硅中介板；A41：硅中介板穿孔；A42：芯片接合面；A43：端子接合面；

A90：第二重布线层；A91：第二重布线路。

S100：本发明实施方式2的封装结构的制造流程；

W11：顶部芯片晶圆；W12：第二芯片晶圆；W13：第一芯片晶圆；W14：底层芯片晶圆；

212HA：第二承接垫孔。

具体实施方式

在下文中，仅简单地描述了某些示例性实施方式。正如本领域技术人员可认识到的那样，在不脱离本发明的精神或范围的情况下，可通过各种不同方式修改所描述的实施方式。因此，附图和描述被认为本质上是示例性的而非限制性的。

在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接，还可以是通信；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。

在本发明中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度小于第二特征。

下文的公开提供了许多不同的实施方式或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的应用和/或其他材料的使用。

实施方式1

图2是本发明一个实施方式提供的芯片堆栈立体封装结构示意图。如图2所示，本发明实施方式的芯片堆栈立体封装结构200，包括：芯片堆栈体210、第一重布线层220、覆晶端子230、基板240、底胶250、塑封体260、第二金属垫270、外部端子280。其中，芯片堆栈体210包括：顶部芯片211、第二芯片212、第一芯片213和底层芯片214；顶部芯片211具有顶部主动面211A和与顶部主动面211A相对的晶背211B，第二芯片212具有第二主动面212A和与第二主动面212A相对的堆栈背面212B，第一芯片213具有第一主动面213A和与第一主动面213A相对的堆栈背面213B，底层芯片214具有安装表面214A和与安装表面214A相对的堆栈背面214B；各芯片的主动面及与其相邻的芯片的堆栈背面，例如第一芯片213的第一主动面213A与底层芯片214的堆栈背面214B，通过等离子活化技术形成自由键，成为等离子活化面并以无间隙方式直接接合。

第二芯片212、第一芯片213及底层芯片214分别包括多个第二穿孔212C、第一穿孔213C及底层穿孔214C，各芯片的穿孔之间彼此连接，以使芯片之间通过穿孔形成电性连接。底层芯片214具有安装表面214A，在安装表面214A上形成有第一重布线层220，其内部设置有第一重布线路221，第一重布线路221与底层穿孔214C电性连接。第一重布线层220的表面形成有扇出(Fan-out)的多个第一金属垫(未示出)，与第一重布线路221形成电性连接；多个覆晶端子230设置于第一金属垫上。

基板240，为BGA(Ball Grid Array，球栅阵列)基板，包括多层线路241，并具有相对设置的芯片接合面242和端子接合面243，芯片堆栈体210通过第一重布线层220上设置的多个覆晶端子230与基板240的芯片接合面242覆晶接合。在第一重布线层220的表面与基板240的芯片接合面242之间填充有底胶250，以密封覆晶端子230并缓解第一重布线层220与基板240之间的热应力不匹配。

塑封体260，形成于基板240的芯片接合面242上，以密封芯片堆栈体210，构成基板240的单面模封型态。多个第二金属垫270，形成于基板240的端子接合面243上，外部端子280设置于第二金属垫270上，其中，外部端子280可以是多个焊球，第二金属垫270可以是凸块下金属层(Under Bump Metallurgy，UBM)，以使外部端子280与基板240的端子接合面243形成稳固接合。这里需要说明的是，图2所示的第一重布线路221，仅是为了说明而进行的示意表示，并不是具体的连接方式，也不能理解为仅限于这种连接方式。

为进一步表示各芯片的穿孔之间的连接方式，下面对各芯片的内部结构，尤其是各穿孔和承接垫的构成及连接进行说明。图3是图2所示的实施方式1的芯片堆栈立体封装结构中芯片堆栈体及第一重布线层的构成的局部放大示意图。如图3所示，图2中所示的芯片堆栈体210，主要包括：顶部芯片211、第二芯片212、第一芯片213及底层芯片214；其中，第一芯片213包括：多个第一穿孔213C、第一衬底213D、第一有源区213E、多个第一测试垫213F、内部钝化层213G、多个第一承接垫(landing pad)213H、第一隔离层(block layer)213J及第一钝化层213K，并且具有第一主动面213A和与第一主动面213A相对的堆栈背面213B。

第一测试垫213F形成于第一有源区213E的表面213EA上，内部钝化层213G覆盖第一有源区213E的表面213EA和多个第一测试垫213F。

第一穿孔213C贯穿第一芯片213的内部钝化层213G、第一测试垫213F、第一有源区213E及第一衬底213D；第一穿孔213C在靠近第一测试垫213F的一端形成有第一承接垫213H，第一承接垫213H远离第一测试垫213F的表面与内部钝化层213G的表面平齐。

第一隔离层213J覆盖内部钝化层213G和多个第一承接垫213H，第一钝化层213K覆盖第一隔离层213J。第一隔离层213J的作用是用于阻挡第一承接垫213H的导体213C3中的Cu原子在电流的作用下沿轴向的扩散，在一种实施方式中，第一隔离层213J可以是含有Si、C、N等元素的化合物的多层结构。第一钝化层213K的表面提供为第一芯片213的第一主动面213A。

底层芯片214具有与第一芯片213相同的结构，包括：多个底层穿孔214C、底层衬底214D、底层有源区214E、多个底层测试垫214F、内部钝化层214G、多个底层承接垫214H、底层隔离层214J及底层钝化层214K，并且具有安装表面214A和与安装表面214A相对的堆栈背面214B。

底层芯片214的堆栈背面214B和第一芯片213的第一主动面213A通过等离子活化技术形成等离子活化面，并以无间隙方式直接接合。

底层测试垫214F形成于底层有源区214E的表面214EA上，内部钝化层214G覆盖底层有源区214E的表面214EA和多个底层测试垫214F。

底层穿孔214C更贯穿底层芯片214的内部钝化层214G、底层测试垫214F、底层有源区214E、底层衬底214D以及第一芯片213的第一钝化层213K和第一隔离层213J，并与第一承接垫213H电性连接；底层穿孔214C在靠近底层测试垫214F的一端形成有底层承接垫214H，底层承接垫214H远离底层测试垫214F的表面与内部钝化层214G的表面平齐。

底层隔离层214J覆盖内部钝化层214G和多个底层承接垫214H，底层钝化层214K覆盖底层隔离层214J。底层钝化层214K的表面提供为底层芯片214的安装表面214A。

底层穿孔214C包括第一部分214CA和第二部分214CB，底层穿孔214C的第一部分214CA自孔壁向孔中心轴依次包括绝缘层214C1、阻挡层214C2、种子层(未示出)和导体214C3，底层穿孔214C的第二部分214CB自孔壁向孔中心轴依次包括阻挡层214C2、种子层(未示出)和导体214C3。在一种实施方式中，底层穿孔214C的第一部分214CA与第二部分214CB的分界点位于底层测试垫214F和第一承接垫213H之间且与底层测试垫214F相距0～5μm，以使得底层穿孔214C贯穿并电性连接底层测试垫214F。绝缘层214C1的作用是阻断底层穿孔214C与底层衬底214D、底层有源区214E的电性接触，在一种实施方式中，绝缘层214C1可以使用硅氧化物、硅氮化物或聚合物的之一；阻挡层214C2用于防止导体214C3向绝缘层214C1、底层衬底214D和底层有源区214E的原子扩散，在一种实施方式中，阻挡层214C2可以使用Ta、Ti、Cr、TaN/Ta、TiN或TiW等之一。导体214C3的作用是使穿孔具有导电性，在一种实施方式中，导体214C3可以采用Cu、W等金属或掺杂的多晶硅等材料的之一。这里需要说明的是，使底层穿孔214C贯穿底层测试垫214F，目的是通过底层穿孔214C实现底层芯片214与第一芯片213之间的电性连接，因此，底层穿孔214C与底层测试垫214F相接合的部分不能有绝缘层。

第一重布线层220形成于底层芯片214的安装表面214A上，并且包括：第一重布线路221、第一介电层222和第二介介电层223，其中，第一介电层222形成于安装表面214A上，第一重布线路221形成于第一介电层222上，第二介电层223覆盖第一介电层222和第一重布线路221，在一种实施方式中，第一介电层222和第二介电层223均可以是有机高分子材料，例如聚酰亚胺；第一重布线路221以凹入状贯穿第一介电层222、底层钝化层214K和底层隔离层214J，并与底层芯片214的底层承接垫214F电性连接。第一重布线层220的表面形成有多个第一金属垫290，第一金属垫290与第一重布线路221电性连接；第一金属垫290上设置有覆晶端子230。

第二芯片212具有与第一芯片213和底层芯片214相同的结构，这里不再赘述。第一穿孔213C更贯穿第一芯片213的内部钝化层213G、第一测试垫213F、第一有源区213E、第一衬底213D以及第二芯片212的第二钝化层212K和第二隔离层212J，并电性连接至第二承接垫212H，以实现第一芯片213与第二芯片212的电性连接。

顶部芯片211包括：顶部衬底211D、顶部有源区211E、多个顶部测试垫211F、顶部钝化层211G，并且具有顶部主动面211A和与顶部主动面211A相对的晶背211B；顶部测试垫211F形成于顶部有源区211E的表面211EA，顶部钝化层211G覆盖顶部有源区211E的表面211EA和多个顶部测试垫211F，顶部钝化层211G的表面提供为顶部芯片211的顶部主动面211A。

第二芯片212的堆栈背面212B和顶部芯片211的顶部主动面211A通过等离子活化技术形成等离子活化面，并以无间隙方式直接接合。

第二穿孔212C更贯穿第二芯片212的内部钝化层212G、第二测试垫212F、第二有源区212E、第二衬底212D以及顶部芯片211的顶部钝化层211G，并电性连接至顶部测试垫211F，以实现第二芯片212与顶部芯片211的电性连接。

各测试垫可以由金属材料形成，例如Al。各承接垫的材质与各穿孔中的导体的材质相同。各承接垫，例如第一承接垫213H的宽方向的尺寸为各穿孔，例如底层穿孔214C的直径的2～5倍；各测试垫，例如第一测试垫213F的长方向的尺寸为各穿孔，例如底层穿孔214C的直径的4～15倍。

实施方式2

图2所示的芯片堆栈立体封装结构中，底层芯片214可以是与顶部芯片211、第二芯片212和第一芯片213不相同的芯片，如图4所示。在一些实施方式中，顶部芯片211、第二芯片212和第一芯片213为存储芯片，例如可以是DRAM(Dynamic Random Access Memory，动态随机存储器)芯片，而底层芯片214为缓冲芯片。缓冲芯片是将存储芯片中用于控制数据传输的电路分离出来设置成独立的控制芯片，并采用区别于存储芯片的制程工艺制作而成，其响应速度要大大高于存储芯片，以提高数据的传输速度。

需要说明的是，虽然底层芯片214与顶部芯片211、第二芯片212和第一芯片213不同，但底层芯片214与第二芯片212和第一芯片213在芯片的结构构成上是相同的。

实施方式3、4

图2和图4所示的芯片堆栈立体封装结构也可以只堆栈三层芯片，具体结构分别如图5和图6所示。图5的实施方式与图6的实施方式的不同之处在于图5中的底层芯片214是与顶部芯片211和第一芯片213相同的芯片，而图6中的底层芯片314是与顶部芯片211和第一芯片213不相同的芯片图5和图6中分别与图2和图4所示的相同部件的说明可参见对图2和图4的描述，在此不再赘述。

实施方式5、6

此外，图2和图4所示的芯片堆栈立体封装结构也可以只堆栈两层芯片，具体结构分别如图7和图9所示。图7的实施方式与图9的实施方式的不同之处在于图7中的底层芯片214是与顶部芯片211相同的芯片，而图9中的底层芯片314是与顶部芯片211不相同的芯片。图8给出了图7所示的芯片堆栈立体封装结构构成的局部放大，如图所示，芯片堆栈体210包括顶部芯片211及底层芯片214，底层芯片214具有安装表面214A和与安装表面214A相对的堆栈背面214B，顶部芯片211具有顶部主动面211A和与顶部主动面211A相对的晶背211B，顶部主动面211A与底层芯片214的堆栈背面214B以无间隙的方式直接贴合；底层芯片214包括多个底层穿孔214C和多个形成于底层穿孔214C一端的底层承接垫214H，底层穿孔214C贯穿底层芯片214的内部钝化层214G、底层有源层214E、底层衬底214D以及顶部芯片211的顶部钝化层211G，并连通到顶部芯片211的顶部测试垫211F，以电性连接顶部芯片211和底层芯片214。第一重布线层220形成于安装表面214A上，且与底层承接垫214H电性连接。图8中与图3所示的相同部件的说明可参见对图3的描述，在此不再赘述。

实施方式7、8

图2和图4所示的芯片堆栈立体封装结构还可以在第一芯片213的堆栈背面213B上再堆栈至少一个芯片，以形成更多层芯片堆栈立体封装结构。在一些实施方式中，在图2和图4所示的封装结构上追加第三芯片815，第三芯片815的第三主动面815A与第一芯片213的堆栈背面213B通过等离子活化技术以无间隙的方式直接接合，第三芯片815的堆栈背面815B与第二芯片212的第二主动面212A以无间隙的方式直接接合，如图10和图11所示。图10和图11中分别与图2和图4所示的相同部件的说明可参见对图2和图4的描述，在此不再赘述。

实施方式9

在本发明的另一实施方式提供的芯片堆栈立体封装结构中，基板也可以是硅中介板，如图12所示。与图2所示的实施方式不同的是，在硅中介板A40内部形成有多个硅中介板穿孔A41，硅中介板穿孔A41与覆晶端子230一一对应且彼此形成电性连接。芯片堆栈体210通过第一重布线层220上的多个覆晶端子230与硅中介板A40的芯片接合面A42覆晶接合。在硅中介板A40的端子接合面A43上形成有第二重布线层A90，其内部设置有第二重布线路A91；第二重布线层A90的表面形成有多个第二金属垫270，多个外部端子280设置于第二金属垫270上。第二重布线路A91电性连接硅中介板穿孔A41以及第二金属垫270。同样需要指出的是，图12所示的第一重布线路221和第二重布线路A91的连接方式，仅是为了说明而进行的示意，并不是具体的连接方式，也不能理解为仅限于这种连接方式。图12中与图2所示的相同的部件的说明可参见对图2的描述，在此不予赘述。

另外，图4-图7以及图9-图11的各实施方式中的基板240，在一些实施方式中，也都可以适用于硅中介板，在此不再赘述。

图13是本发明一个实施方式提供的图2所示的芯片堆栈立体封装结构的制造流程。如图所示，在步骤S201，提供顶部芯片晶圆W11和第二芯片晶圆W12，在顶部芯片晶圆W11的顶部有源区表面211EA和第二芯片晶圆W12的第二有源区表面212EA上分别完成顶层金属的制备以及在顶层金属中分别设置多个顶部测试垫211F和多个第二测试垫212F。

在步骤S202，分别利用顶部测试垫211F和第二测试垫212F，对顶部芯片晶圆W11和第二芯片晶圆W12上的各芯片进行电性能测试。

在步骤S203，统计测试结果，计算顶部芯片晶圆W11和第二芯片晶圆W12的芯片良率，如果良率大于或等于设定的基准值，则晶圆可用于堆栈封装，否则排除使用，在一些实施方式中，上述设定的基准值为85％。

在步骤S204，在顶部芯片晶圆W11的顶部有源区表面211EA上沉积顶部钝化层211G以覆盖顶部有源区表面211EA及多个顶部测试垫211F；在第二芯片晶圆W12的第二有源区表面212EA上沉积内部钝化层212G以覆盖第二有源区表面212EA及多个第二测试垫212F。

在步骤S205，利用等离子活化技术对顶部芯片晶圆W11的顶部钝化层211G的表面211A和第二芯片晶圆W12的背面212B进行预处理，以去除表面氧化层并使表面活化形成自由键；使第二芯片晶圆W12的背面212B贴合至顶部钝化层211G的表面211A，并在常温及设定压力下形成共价键接合，随之在退火温度下进行退火处理，使晶圆间的接合更加稳固，在一些实施方式中，退火温度在200℃-400℃之间。

在步骤S206，自第二芯片晶圆W12的内部钝化层212G的表面212A打孔并分别穿过第二测试垫212F、第二芯片晶圆W12的半导体层212D、212E和顶部钝化层211G至顶部测试垫211F，以形成第二穿孔212C；自内部钝化层212G的表面212A打孔以形成第二承接垫孔212HA，第二承接垫孔212HA与第二穿孔212C共轴且位于第二穿孔212C远离顶部测试垫211F的一端。

在步骤S207，在第二承接垫孔212HA及第二穿孔212C中沉积绝缘层，填充光刻胶(未示出)至第二承接垫孔212HA和第二穿孔212C，利用干法刻蚀去除部分光刻胶，使余下的光刻胶表面位于第二测试垫212F与顶部测试垫211F之间且与第二测试垫212F具有一定距离，在一些实施方式中，该距离为0～0.5μm；利用湿法刻蚀去除未被光刻胶覆盖的绝缘层，随后去除余下的光刻胶以暴露出剩余的绝缘层212C1。

在步骤S208，依次沉积阻挡层212C2、种子层(未示出)和导体212C3以形成可以导电的第二穿孔212C和第二承接垫212H，在一些实施方式中，可以通过电镀等方法进行沉积。

在步骤S209，去除沉积于第二芯片212的内部钝化层212G的表面212A上的导体212C3、种子层(未示出)和阻挡层212C2以暴露出内部钝化层212G的表面212A，在一些实施方式中，可以利用化学机械抛光(Chemical Mechanical Polishing，CMP)的方法进行去除。

在步骤S210，沉积第二隔离层212J至内部钝化层212G的表面212A，并覆盖第二承接垫212H。

在步骤S211，沉积第二钝化层212K至第二隔离层212J。

在步骤S212，提供第一芯片晶圆W13，重复步骤S201～S205的工艺，以实现第一芯片晶圆W13与第二芯片晶圆W12的接合。

在步骤S213，重复步骤S206～S211的工艺，以形成第一穿孔213C和第一承接垫213H，第一穿孔213C与第二承接垫212H电性连接。

在步骤S214，重复步骤S212～S213的工艺，以实现底层芯片晶圆W14与第一芯片晶圆W13的接合，并形成底层穿孔214C和底层承接垫214H，底层穿孔214C与第一承接垫213H电性连接。

在步骤S215，在底层芯片晶圆W14的安装表面214A上形成第一重布线层220，使第一重布线层220的第一重布线路221与底层承接垫214H电性连接；

在步骤S216，在第一重布线层220的表面形成多个第一金属垫290，并在第一金属垫290上设置多个覆晶端子230。

在步骤S217，进行单体化切割(未示出)，以形成多个芯片堆栈立体封装结构。

需要说明的是，这里仅是以四层芯片堆栈的方式进行了示例性的说明，但不限于此处所示例的数量，本发明的其他实施方式可以堆栈更多层芯片，也可以仅堆栈二层或三层芯片。

以上，参考具体实施方式对本发明的实施方式进行了说明。然而，本发明并不限于这些具体实施方式。即，本领域技术人员可以对这些具体实施方式进行适当设计变更，只要具备本发明的特征都应该包含于本发明的范围内。例如，上述各具体实施方式具备的各要素及其配置、材料、条件、形状、尺寸等并不限于例示的内容，还可以进行适当变更。而且，前述的各实施方式具备的各要素、只要技术上允许，均可以组合，这些组合后的方式只要包含本发明的特征，也应该包含于本发明的范围内。

Claims (15)

1.一种芯片堆栈立体封装结构，其特征在于，包括：

芯片堆栈体，包括第一芯片和底层芯片，所述底层芯片具有一安装表面和与该安装表面相对的堆栈背面，所述第一芯片的第一主动面与所述底层芯片的所述堆栈背面以无间隙方式直接贴合；所述底层芯片内具有多个底层穿孔和多个形成于所述底层穿孔一端的底层承接垫，所述底层穿孔贯穿所述第一芯片的第一钝化层并设置于所述第一芯片的表面焊垫上，并且所述底层穿孔更贯穿所述底层芯片的半导体层并连通到所述底层芯片的底层测试垫，以电性连接所述第一芯片与所述底层芯片。

2.如权利要求1所述的芯片堆栈立体封装结构，其特征在于，所述表面焊垫为所述第一芯片的第一测试垫或所述第一芯片的第一穿孔一端的第一承接垫；

所述芯片堆栈立体封装结构还包括：

第一重布线层，形成于所述安装表面上，所述第一重布线层与所述底层承接垫电性连接；

多个覆晶端子，设置于所述第一重布线层上。

3.如权利要求1所述的芯片堆栈立体封装结构，其特征在于，所述第一芯片的所述第一主动面以及所述底层芯片的所述堆栈背面均为等离子活化面。

4.如权利要求1所述的芯片堆栈立体封装结构，其特征在于：

所述第一芯片具有所述第一主动面和与所述第一主动面相对的堆栈背面，所述第一芯片具有第一有源区，所述第一有源区的表面形成有第一测试垫，所述第一芯片内还具有多个第一穿孔和多个形成于所述第一穿孔一端的第一承接垫，所述第一芯片包括用以提供所述第一主动面的第一钝化层；

所述底层芯片具有底层有源区，所述底层测试垫形成于所述底层有源区的表面上，所述底层芯片还包括用以提供所述安装表面的底层钝化层。

5.如权利要求4所述的芯片堆栈立体封装结构，其特征在于，所述底层穿孔在所述安装表面的一端一体形成为所述底层承接垫；所述底层承接垫与所述底层钝化层之间形成有底层隔离层。

6.如权利要求4所述的芯片堆栈立体封装结构，其特征在于，在所述第一芯片的所述堆栈背面上堆栈至少一个附加芯片，各所述附加芯片的结构与所述第一芯片相同，所述附加芯片具有第二主动面和与所述第二主动面相对的堆栈背面，所述附加芯片的所述第二主动面与所述第一芯片的所述堆栈背面以无间隙方式直接贴合，所述附加芯片的多个第二测试垫形成于所述附加芯片的第二有源区的表面上，所述附加芯片包括用以提供所述第二主动面的第二钝化层；所述附加芯片还包括多个第二穿孔和多个形成于所述第二穿孔一端的第二承接垫，所述第一穿孔贯穿所述附加芯片的所述第二钝化层并连通到所述第二承接垫，以电性连接所述第一芯片与所述附加芯片。

7.如权利要求6所述的芯片堆栈立体封装结构，其特征在于，所述第一芯片和所述附加芯片均为存储芯片，所述底层芯片选自于缓冲芯片和存储芯片的其中之一。

8.如权利要求4所述的芯片堆栈立体封装结构，其特征在于，所述底层穿孔包括第一部分和第二部分，所述底层穿孔的第一部分自孔壁向孔中心轴依次包括绝缘层、阻挡层、种子层和导体，所述底层穿孔的第二部分自孔壁向孔中心轴依次包括阻挡层、种子层和导体；所述底层穿孔的第一部分与所述底层穿孔的第二部分的分界点位于所述第一测试垫和所述底层测试垫之间且与所述底层测试垫相距0～5μm，以使所述底层穿孔电性连接所述底层测试垫。

9.如权利要求4所述的芯片堆栈立体封装结构，其特征在于，所述第一承接垫的宽方向的尺寸为所述底层穿孔直径的2～5倍，所述第一测试垫的长方向的尺寸为所述底层穿孔直径的4～15倍。

10.如权利要求1至9中任一项所述的芯片堆栈立体封装结构，其特征在于，还包括基板，所述基板具有芯片接合面和端子接合面，所述芯片堆栈体经由所述覆晶端子覆晶接合于所述基板的所述芯片接合面。

11.如权利要求10所述的芯片堆栈立体封装结构，其特征在于，所述基板为硅中介板，包括多个硅中介板穿孔；所述端子接合面形成有第二重布线层，所述第二重布线层形成有外部端子，所述外部端子通过所述第二重布线层和所述硅中介板穿孔电性连接至所述覆晶端子。

12.一种芯片堆栈立体封装结构的制造方法，其特征在于，包括：

提供第一芯片晶圆和底层芯片晶圆，所述第一芯片晶圆具有第一主动面，所述底层芯片晶圆具有一安装表面和与该安装表面相对的堆栈背面；

将所述底层芯片晶圆的所述堆栈背面以无间隙方式直接接合于所述第一芯片晶圆的所述第一主动面；以及

形成多个底层穿孔和底层承接垫于所述底层芯片晶圆内，所述底层承接垫形成于所述底层穿孔的一端，所述底层穿孔贯穿所述第一芯片晶圆的第一钝化层并设置于所述第一芯片晶圆的表面焊垫上，所述底层穿孔更贯穿所述底层芯片晶圆的半导体层并连通到所述底层芯片晶圆底层测试垫。

13.如权利要求12所述的芯片堆栈立体封装结构的制造方法，其特征在于，

所述表面焊垫为所述第一芯片的第一测试垫或所述第一芯片的第一穿孔一端的第一承接垫；

所述芯片堆栈立体封装结构的制造方法，还包括：

形成第一重布线层于所述底层芯片晶圆的所述安装表面上，所述第一重布线层与所述底层承接垫电性连接；

设置多个覆晶端子于所述第一重布线层上；

进行单体化切割，以形成多个芯片堆栈立体封装结构。

14.如权利要求12所述的芯片堆栈立体封装结构的制造方法，其特征在于，所述第一芯片晶圆和所述底层芯片晶圆为经过测试且芯片良率大于或等于良率基准值的晶圆。

15.如权利要求12所述的芯片堆栈立体封装结构的制造方法，其特征在于，通过等离子活化技术使所述底层芯片晶圆的背面及所述第一芯片晶圆的第一主动面形成等离子活化面，并以无间隙方式直接接合。