CN102064153A - 半导体器件及制造该半导体器件的方法 - Google Patents

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Abstract

本发明提供了一种半导体器件及其制造方法。所述制造半导体器件的方法包括：准备具有第一表面和背对第一表面的第二表面的基底，在第二表面上形成第一绝缘层，在第一绝缘层上形成牺牲层，形成穿过基底并从第一表面延伸到牺牲层的一部分中的开口，在开口的内壁上形成第二绝缘层，形成填充开口的插塞，去除牺牲层以通过第二表面暴露插塞的下部。

Description

半导体器件及制造该半导体器件的方法
本申请要求于2009年10月26日在韩国知识产权局(KIPO)提交的第2009-101623号韩国专利申请的优先权，其中容通过引用全部包含于此。
技术领域
本发明构思的示例性实施例涉及一种半导体器件和一种制造该半导体器件的方法。更具体地讲，本发明构思的示例性实施例涉及一种包括用于电连接的通过电极的半导体器件和一种制造该半导体器件的方法。
背景技术
随着器件速度和器件集成度的增加，例如，因为互连结构引入的寄生电容，所以信号延迟也会增加。与传统的二维方式相比，集成技术的进步促成了可将晶片三维堆叠的三维集成的发展。
在三维晶片堆叠封装件(WSP)中，能够使用称为硅通孔(through-silicon via，TSV)的结构来延伸穿过基底的通孔，使得导电通孔可形成为垂直延伸并完全穿过基底。与长导线图案互连相比，这样的TSV结构可提供更高的速度、更高的集成度和改善的功能性。例如，可使用具有低电阻的铜(Cu)形成导电孔。然而，已知铜在硅中具有高的扩散性。
可在后端处理之前形成穿过基底的传统的TSV。具体地，可通过在诸如硅基底的基底中形成开口或孔来形成该TSV结构。绝缘层可形成在基底上和开口中。例如，可通过镀覆工艺或沉积工艺将诸如铜(Cu)层的导电金属层形成在该开口中。然后，可使基底的后侧凹入以使导电金属层的至少一部分暴露，从而形成延伸穿过基底的导电通孔。在这样的情况下，可在诸如蚀刻工艺的工艺过程中反复地暴露包括导电通孔的基底。具体地，当在蚀刻工艺中暴露导电金属层的一部分时，导电金属层的诸如铜的金属会扩散到基底中，从而使诸如半导体芯片的半导体器件劣化。
发明内容
本发明构思的示例性实施例提供了一种能够防止在制造工艺过程中通过电极的金属材料扩散到半导体器件中的半导体器件。
本发明构思的示例性实施例提供了一种制造该半导体器件的方法。
根据示例性实施例，半导体器件包括基底、插塞、第一绝缘层和第二绝缘层。基底具有第一表面和背对第一表面的第二表面。插塞穿过基底并包括通过第一表面暴露的第一连接部分和通过第二表面暴露的第二连接部分。第一绝缘层形成在第二表面上。第二绝缘层形成在基底中的插塞的外表面和第二连接部分上。
在示例性实施例中，所述半导体器件还可包括形成在第一连接部分上的连接构件。
在示例性实施例中，所述半导体器件可以是第一半导体芯片，第二半导体芯片可以设置在第一半导体芯片上并通过连接构件电连接到第一半导体芯片。
根据示例性实施例，一种制造半导体器件的方法包括：准备具有第一表面和背对第一表面的第二表面的基底，在第二表面上形成第一绝缘层，在第一绝缘层上形成牺牲层，形成穿过基底并从第一表面延伸到牺牲层的一部分中的开口，在开口的内壁上形成第二绝缘层，形成填充开口的插塞，去除牺牲层以通过第二表面暴露插塞的下部。
在示例性实施例中，所述方法还可包括在形成第一绝缘层之前部分地去除基底的第二表面。
在示例性实施例中，可使用具有与第一绝缘层的蚀刻选择性不同的蚀刻选择性的绝缘材料形成牺牲层。牺牲层可包括聚合物。
在示例性实施例中，可使用具有与牺牲层的蚀刻选择性不同的蚀刻选择性的绝缘材料形成第二绝缘层。
在示例性实施例中，可通过电镀工艺形成插塞。
在示例性实施例中，所述去除牺牲层的步骤可包括：部分地去除牺牲层以暴露插塞的下表面上的第二绝缘层，去除被暴露的第二绝缘层以暴露插塞的下表面和彻底去除牺牲层。
在这样的情况下，可通过蚀刻工艺部分地和彻底地去除牺牲层以暴露插塞的下部上的第二绝缘层。
在另一示例性实施例中，去除牺牲层的步骤可包括通过第一工艺部分地去除牺牲层以暴露插塞的下表面和通过第二工艺彻底去除牺牲层。
在这样的情况下，第一工艺可以是化学机械抛光工艺，第二工艺可以是蚀刻工艺。
在又一示例性实施例中，所述方法还可包括在通过第一表面暴露的插塞上形成连接构件。连接构件可包括焊料。
在又一示例性实施例中，所述方法还可包括将另一半导体器件附着到基底的第一表面，其中，通过所述连接构件将该另一半导体器件电连接到上述方法制造的半导体器件。
根据示例性实施例，一种半导体器件包括第一半导体芯片、穿过第一半导体芯片的插塞、形成在插塞上的连接构件和设置在第一半导体芯片上并通过连接构件电连接到第一半导体芯片的第二半导体芯片。第一半导体芯片包括第一表面和背对第一表面的第二表面，插塞包括通过第一表面暴露的第一连接部分和通过第二表面暴露的第二连接部分，连接构件形成在第一连接部分上。第一绝缘层形成在第二表面上，第二绝缘层形成在第一半导体芯片中的插塞的外表面和第二连接部分上。
在示例性实施例中，第二绝缘层可围绕插塞的从第二表面突出的外侧壁。
在示例性实施例中，通过第二绝缘层暴露插塞的下表面。
根据本发明构思的示例性实施例，在制造半导体器件的方法中，在基底的下表面上形成第一绝缘层和牺牲层之后，在基底中形成开口，在开口中形成第二绝缘层，然后形成插塞以填充开口。然后，暴露插塞的下部。因此，在暴露插塞的下部之前，基底的下表面已涂覆有第一绝缘层。此外，插塞的第二连接部分(即，插塞的下部)的外侧壁已涂覆有第二绝缘层。
因此，在使包括诸如铜的具有高扩散性的金属的插塞的下部暴露的工艺过程中，硅基底已涂覆有第一绝缘层和第二绝缘层。因此，在诸如蚀刻工艺的后续的工艺过程中，可防止插塞的金属扩散到基底中，因而提高了半导体器件的电可靠性。
附图说明
图1至图12表示在文中描述的非限制性的示例性实施例。
图1是示出根据示例性实施例的半导体器件的剖视图。
图2至图9是示出制造根据示例性实施例的半导体器件的方法的剖视图。
图10是示出根据另一示例性实施例的半导体器件的剖视图。
图11是示出图10中的“A”部分的放大视图。
图12是示出制造根据另一示例性实施例的半导体器件的方法的剖视图。
具体实施方式
以下，将参照示出示例性实施例的附图来更加充分地描述各种示例性实施例。然而，示例性实施例可以以多种不同的方式实施，并且不应当被解释为限于这里所阐述的示例实施例。在附图中，为了清楚，可以夸大层和区域的尺寸和相对尺寸。
应该理解，当元件或层被称为“在”另一元件或层“上”、“连接到”或“结合到”另一元件或层时，它能够直接在该另一元件或层上，直接连接或结合到该另一元件或层，或者可以存在中间元件或层。相同的标号始终表示相同的元件。
在下文中，将参照附图详细解释示例性实施例。
图1是示出根据本发明构思的示例性实施例的半导体器件的剖视图。
参照图1，半导体器件包括基底10、第一绝缘层30、第二绝缘层60和插塞70。半导体器件可以是包括形成在其中的插塞的半导体芯片。
在示例性实施例中，基底10可包括形成在其中的多个电路元件。电路元件可包括多个存储器件。存储器件的示例包括易失性存储器件和非易失性存储器件。易失性存储器件的示例包括DRAM、SRAM等。非易失性存储器件的示例包括EPROM、EEPROM、闪速EEPROM等。
基底10可具有第一表面12和背对第一表面12的第二表面14。多个芯片焊盘20可形成在基底10的第一表面12上。输入/输出信号可通过芯片焊盘20输入到电路元件/从电路元件输出。
基底10可具有形成在其中的多个通孔。插塞70可填充通孔。插塞70的两个端部可分别穿过基底10的第一表面12和第二表面14暴露。
在示例性实施例中，插塞70可形成在已经形成了芯片焊盘20的区域中，使得插塞70穿过芯片焊盘20。可选地，再分布焊盘(未示出)可形成在基底10的第一表面12上。在这种情况下，插塞70可形成为穿过再分布焊盘而非芯片焊盘。
例如，插塞70可包括导电电极和形成在导电电极上的导电保护层。导电电极可包括铜(Cu)、钨(W)、金(Au)、银(Ag)、铂(Pt)等。在本实施例中，导电电极可包括铜(Cu)。导电保护层可形成在导电电极的外表面上以保护导电电极。可使用具有低扩散性和氧化的导电材料形成导电保护层。导电保护层可以是具有良好的焊料润湿性的导电层。在本实施例中，导电保护层可包括镍(Ni)或镍/银(Ni/Ag)。
在示例性实施例中，插塞70可包括主体部分72、第一连接部分74和第二连接部分76。主体部分72可形成在基底10的通孔中。第一连接部分74可从主体部分72延伸。第一连接部分74可穿过基底10的第一表面12暴露。第二连接部分76可从主体部分72延伸。第二连接部分76可穿过基底10的第二表面14暴露。
第一绝缘层30可形成在基底10的第二表面14上。第一绝缘层30可覆盖基底10的除通孔之外的第二表面14。例如，可使用具有良好的绝缘性能的绝缘材料形成第一绝缘层30。绝缘材料的示例包括氧化物、氮化物等。这些可以单独使用或以它们的混合物的形式使用。可通过化学气相沉积(CVD)工艺、等离子体增强化学气相沉积(PECVD)工艺、原子层沉积(ALD)工艺、低压化学气相沉积(LPCVD)工艺、溅射工艺等形成第一绝缘层30。可选地，可通过旋涂工艺或喷涂工艺使用聚合物来形成第一绝缘层30。
第二绝缘层60可在通孔中形成在插塞70和基底10之间，以使插塞70与基底10之间电绝缘。第二绝缘层60还可形成为覆盖基底10的第一表面12。在这种情况下，可通过第二绝缘层60将芯片焊盘20部分暴露。可选地，诸如钝化层的绝缘层可形成在基底10的第一表面12上。
第二绝缘层60可形成在通孔中的插塞70的外表面上。第二绝缘层60还可形成在插塞70的从基底10的第二表面14突出的第二连接部分76的外表面上。因此，第二绝缘层60可形成在插塞70的主体部分72和第二连接部分76的外表面上。
例如，可通过化学气相沉积(CVD)工艺、等离子体增强化学气相沉积(PECVD)工艺、原子层沉积(ALD)工艺、低压化学气相沉积(LPCVD)工艺、溅射工艺等形成第二绝缘层60。可使用具有与下面描述的牺牲层的蚀刻选择性不同的蚀刻选择性的绝缘材料来形成第二绝缘层60。绝缘材料的示例包括氧化物、氮化物等。这些可以单独使用或以它们的混合物的形式使用。
在示例性实施例中，诸如焊料的第一连接构件(未示出)可形成在第一连接部分74的上表面上。因此，可通过第一连接构件将半导体器件电连接到堆叠在基底10的第一表面12上的另一半导体器件。第二连接构件(例如，焊料或键合线)(未示出)可形成在第二连接部分76的下表面上。因此，可通过第二连接构件将半导体器件电连接到附着到基底10的第二表面14的安装基底。
在示例性实施例中，在暴露第二连接部分76(即，插塞70的下部)之前，第一绝缘层30涂覆在基底10的第二表面14上，第二绝缘层60涂覆在第二连接部分76的外表面上。
因此，当插塞包括诸如铜的具有高扩散性的金属时，在用于暴露插塞70的下部的蚀刻工艺过程中，第一绝缘层30和第二绝缘层60可防止金属扩散到硅基底10中。因此，可防止具有高扩散性的金属污染半导体芯片，从而提高了半导体芯片的电可靠性。
在下文中，将解释制造根据本发明构思的示例性实施例的半导体器件的方法。
图2至图9是示出制造根据本发明构思的示例性实施例的半导体器件的方法的剖视图。
参照图2，准备包括形成在其中的初步半导体芯片的基底10。基底10可具有第一表面12和背对第一表面12的第二表面14。
在示例性实施例中，基底10可以是硅晶片。晶片可包括裸片区域(die region，DA)和切割区域(cutting region，CA)。初步半导体芯片可形成在裸片区域(DA)中。可通过切割区域(CA)将初步半导体芯片分开。可通过后续的锯切工艺去除切割区域(CA)以形成分别从初步半导体芯片分开的半导体芯片。
可在基底10的第一表面12上形成多个芯片焊盘20。初步半导体芯片可包括形成在其中的多个电路元件。
参照图3，在部分地去除基底10的第二表面14之后，在基底10的第二表面14上形成第一绝缘层30。
在示例性实施例中，可通过平坦化工艺或蚀刻工艺部分地去除基底的整个第二表面14。例如，可通过化学机械抛光工艺去除基底10的第二表面14。在这种情况下，在支持晶片(未示出)附着到基底10的第一表面12之后，可部分地去除基底10的整个第二表面14。可考虑插塞的长度、在制造工艺过程中基底的翘曲等来确定剩余基底10的厚度。
在基底10的第二表面14上形成第一绝缘层30。例如，可使用具有良好的绝缘性能的材料形成第一绝缘层30。绝缘材料的示例包括氧化物和氮化物等。这些可以单独使用或以它们的混合物的形式使用。可通过化学气相沉积(CVD)工艺、等离子体增强化学气相沉积(PECVD)工艺、原子层沉积(ALD)工艺、低压化学气相沉积(LPCVD)工艺、溅射工艺等形成第一绝缘层30。可选地，可通过旋涂工艺或喷涂工艺使用聚合物来形成第一绝缘层30。
参照图4，在第一绝缘层30上形成牺牲层40。可使用具有与第一绝缘层30的蚀刻选择性不同的蚀刻选择性的绝缘材料来形成牺牲层40。例如，可使用具有与第一绝缘层30的蚀刻选择性不同的蚀刻选择性的聚合物来形成牺牲层40。牺牲层40的厚度可小于基底10的厚度。可通过考虑插塞的从第二表面14暴露的部分的长度等来确定牺牲层40的厚度。
参照图5，在其上形成有牺牲层40的基底10中形成开口50。开口50可穿过基底10并延伸到牺牲层40的一部分中。
在示例性实施例中，在支持晶片附着到基底10的第一表面12之后，可在基底10中形成开口50以使开口50从第一表面12延伸到牺牲层40的一部分中。例如，可通过激光钻孔工艺、湿蚀刻工艺、干蚀刻工艺等形成开口50。
开口50穿过基底10和第一绝缘层30并延伸到牺牲层40的一部分中。因此，基底10可通过开口50的侧壁暴露，牺牲层40可通过开口50的侧壁和底面暴露。
在这种情况下，开口50可形成在已形成有芯片焊盘20的区域上，以使开口50穿过芯片焊盘20。可选地，开口50可形成在再分布焊盘(未示出)上，以使开口50穿过再分布焊盘。再分布焊盘可形成在基底10的第一表面12上以与芯片焊盘20电连接。
参照图6，在开口50的内壁上形成第二绝缘层60。
在示例性实施例中，可在基底10的第一表面12和开口50的内壁上形成第二绝缘层60。例如，可通过化学气相沉积(CVD)工艺、等离子体增强化学气相沉积(PECVD)工艺、原子层沉积(ALD)工艺、低压化学气相沉积(LPCVD)工艺、溅射工艺等形成第二绝缘层60。可使用具有与下面描述的牺牲层的蚀刻选择性不同的蚀刻选择性的绝缘材料来形成第二绝缘层60。绝缘材料的示例包括氧化物和氮化物等。这些可以单独使用或以它们的混合物的形式使用。然后，可使第二绝缘层60图案化以部分地暴露芯片焊盘20。
可至少在由开口50暴露的硅基底10上形成第二绝缘层60。第二绝缘层60可防止开口的侧壁与填充开口50的插塞之间的电短路。因此，第二绝缘层60可用作通孔绝缘层。
参照图7，形成插塞70以填充开口50。
在示例性实施例中，可在基底10的包括开口50的第一表面12上形成种子层(未示出)。可通过溅射工艺形成种子层。可使用对由后续工艺形成的插塞具有良好的粘附性和润湿性的金属形成种子层。种子层可包括钛/铜(Ti/Cu)、钛/钯(Ti/Pd)、钛/镍(Ti/Ni)或铬/镍(Cr/Ni)。这些可单独使用或以它们的组合的形式使用。
然后，可执行电镀工艺以形成填充开口50的插塞70。在基底10的第一表面12上形成掩模(未示出)以暴露开口50和第一表面12的一部分之后，将第一表面12的暴露部分和开口50浸入镀液。种子层可用作电极以形成填充开口50的插塞70。例如，插塞70可包括金(Au)、银(Ag)、铜(Cu)、铂(Pt)等。
在示例性实施例中，在种子层上形成导电保护层(未示出)之后，电镀工艺可形成导电电极。例如，可使用具有低扩散性和氧化的导电材料形成导电保护层。导电保护层可以是具有良好的焊料润湿性的导电层。可通过电镀工艺、化学气相沉积工艺、物理气相沉积工艺等形成导电保护层。
在本实施例中，导电保护层可包括镍(Ni)或镍/银(Ni/Ag)。因此，插塞70可包括导电电极和形成在导电电极的外表面上的导电保护层。导电保护层可形成在导电电极的外表面上以保护导电电极。
可选地，可通过化学气相沉积工艺或物理气相沉积工艺形成插塞70，或可通过反复地执行成膜工艺和回蚀(etch-back)工艺来形成插塞70。
在示例性实施例中，插塞70可包括主体部分72、第一连接部分74和第二连接部分76。主体部分72可形成在开口50的侧壁上。第一连接部分74(即，插塞70的上部)可从主体部分72延伸并可从基底10的第一表面12突出。第二连接部分76(即，插塞70的下部)可从主体部分72延伸并可从基底10的第二表面14突出。
参照图8和图9，从基底10的第二表面14去除牺牲层40以通过基底10的第二表面14暴露插塞70的下部。
在示例性实施例中，如图8所示，部分地去除牺牲层40以暴露在插塞70的第二连接部分76的下表面上的第二绝缘层60。例如，可通过干蚀刻工艺或湿蚀刻工艺去除牺牲层40。然后，去除通过牺牲层40暴露的第二绝缘层60以暴露插塞70的第二连接部分76的下表面。由于第二绝缘层60具有与牺牲层40的蚀刻选择性不同的蚀刻选择性，所以可通过干蚀刻工艺或湿蚀刻工艺选择性地去除第二绝缘层60的一部分。
然后，如图9所示，去除剩余的牺牲层40以暴露插塞70的下部，即，穿过基底10的第二表面14的第二连接部分76。由于牺牲层40具有与第一绝缘层30和第二绝缘层60的蚀刻选择性不同的蚀刻选择性，所以可通过干蚀刻工艺或湿蚀刻工艺选择性地去除牺牲层40。
可选地，在通过化学机械抛光工艺部分地去除牺牲层40以暴露第二连接部分76的下表面之后，可通过干蚀刻工艺或湿蚀刻工艺去除牺牲层40的剩余部分。因此，可暴露插塞70的下部(即，第二连接部分76)。
然后，通过锯切工艺去除基底10的切割区域(CA)以形成分别从初步半导体芯片分开的半导体芯片。
通过上述工艺制造的半导体器件可包括半导体芯片和穿过该半导体芯片的插塞70。插塞70可包括从基底10的第一表面12突出的第一连接部分74和从基底10的第二表面14突出的第二连接部分76。
根据本发明构思的示例性实施例，在基底10的第二表面14上形成第一绝缘层30和牺牲层40之后，可通过基底10的第二表面14暴露插塞70的下部(即，第二连接部分76)。因此，在暴露插塞70的第二连接部分76之前，将第一绝缘层30涂覆在基底10的第二表面14上。此外，在暴露第二连接部分76之前，还将第二绝缘层60形成在第二连接部分76的外表面(外侧壁)上。
因此，当包括具有高扩散性的诸如铜的金属的插塞70的下部被暴露时，第一绝缘层30已经涂覆在硅基底10上。因此，在执行诸如蚀刻工艺的后续工艺的同时，可防止插塞70中的金属扩散到基底10中，从而提高了半导体芯片的电可靠性。
此外，在使用牺牲层40形成插塞70之后，可去除牺牲层40以暴露插塞70的下部。因此，插塞70的下部可以以均匀高度从基底的下表面突出。
图10是示出根据本发明构思的另一示例性实施例的半导体器件的剖视图。图11是示出图10中的“A”部分的放大视图。
参照图10和图11，根据另一示例性实施例的半导体器件100包括安装基底110和堆叠在安装基底110上的第一半导体芯片200和第二半导体芯片300。根据另一示例性实施例的半导体器件可以是包括被堆叠的第一半导体芯片和第二半导体芯片的堆叠封装件。
在另一示例性实施例中，安装基底110可以是印刷电路板(PCB)。该PCB可以是包括形成在其中的插塞和各种电路图案的多层电路板。
窗口120可形成在安装基底110的中部区域中。多个键合焊盘152可以形成在安装基底110的中部区域中。键合焊盘152可以布置在窗口120附近。键合焊盘152可以沿窗口120的一边与另一键合焊盘分开。外连接焊盘154可以形成在安装基底110的外围区域。
第一半导体芯片200可安装在安装基底110上。例如，可通过第一附着膜280将第一半导体芯片200安装在安装基底110上。第二半导体芯片300可安装在第一半导体芯片200上。例如，可通过第二附着膜380将第二半导体芯片300安装在第一半导体芯片200上。第一附着膜280和第二附着膜380可包括环氧树脂、聚酰亚胺等。
在另一示例性实施例中，第一半导体芯片200可包括穿过第一半导体芯片200的第一插塞270。第二半导体芯片300可包括穿过第二半导体芯片300的第二插塞370。第一插塞270可形成在某区域中以穿过第一半导体芯片200的第一芯片焊盘220。
第二半导体芯片300的第二芯片焊盘320可与第一芯片焊盘220对应地布置在第二半导体芯片300的中部区域中。第二插塞370可形成在某区域中以穿过第二芯片焊盘320。
可通过诸如焊料的连接构件400将第一半导体芯片200的第一插塞270与第二半导体芯片300的第二插塞370电连接。因此，可通过第一插塞270和第二插塞370将第一半导体芯片200和第二半导体芯片300彼此电连接。
可在第二半导体芯片300上堆叠安装其它半导体芯片，并且堆叠的半导体芯片的数量应当不限于此。
此外，尽管第一半导体芯片200和第二半导体芯片300在中部区域中包括第一芯片焊盘220和第二芯片焊盘320，但是应该理解多个堆叠的半导体芯片可包括布置在外围区域中的芯片焊盘，而非在其中部区域中。
在另一示例性实施例中，第一插塞270的下部可通过第一半导体芯片200的下表面暴露。键合线130可从插塞270的暴露的下部穿过安装基底的窗口120延伸到键合焊盘，以将第一半导体芯片200电连接到安装基底110。用于与外部设备相互电连接的焊球500可设置在位于安装基底110的第二表面114上的外连接焊盘154上。
半导体器件100可包括第一模制构件510。第一模制构件510可形成在安装基底110的第一表面112上以覆盖第一半导体芯片200和第二半导体芯片300。半导体器件100可包括第二模制构件520。第二模制构件520可形成为覆盖安装基底110的窗口120和键合线130。
再参照图11，在另一示例性实施例中，第二插塞370可包括主体部分372、第一连接部分(未示出)和第二连接部分376。第二插塞370的第一连接部分可从主体部分372延伸并从第二半导体芯片300的上表面突出。第二插塞370的第二连接部分376可从主体部分372延伸并从第二半导体芯片300的下表面突出。
第一绝缘层330可形成在第二半导体芯片300的下表面上。第一绝缘层330可形成为覆盖第二半导体芯片300的除第二插塞370外的下表面。例如，第一绝缘层330可包括具有良好的绝缘性能的材料。
第二绝缘层360可形成在第二半导体芯片300的基底310与第二插塞370之间，以使第二插塞370与基底310电绝缘。第二绝缘层360可形成在基底310中的第二插塞370的外表面上。第二绝缘层360还可形成在第二插塞370的从第二半导体芯片300的下表面突出的第二连接部分376的外表面上。因此，第二绝缘层360可形成在插塞370的第二连接部分376和主体部分372的外表面上。
在另一示例性实施例中，在将第二插塞370的第二连接部分376暴露之前，第一绝缘层330已涂覆在第二半导体芯片300的下表面上，第二绝缘层360已经涂覆在第二连接部分376的外侧壁上。
因此，在用于使包括诸如铜的具有高扩散性的金属的第二插塞370的下部暴露的蚀刻工艺过程中，第一绝缘层330和第二绝缘层360可防止金属扩散到半导体芯片的基底310中，因此提高了半导体芯片的电可靠性。此外，使第二插塞370的下部暴露的工艺可以被容易地并精确地控制，因此，第二连接部分376可以以均匀高度从基底310的下表面突出。
在下文中，将解释制造根据另一示例性实施例的半导体器件的方法。
图12是示出制造根据本发明构思的另一示例性实施例的半导体器件的方法的剖视图。
首先，对其上形成有第一绝缘层30和牺牲层40的基底10中的开口50执行如图2至图7中示出的那些工艺，然后，形成插塞70以填充形成有第二绝缘层60的开口50。开口50可形成在基底10中以从基底10的第一表面12延伸到牺牲层40的一部分中。
参照图12，在另一示例性实施例中，连接构件400形成在插塞70的穿过基底10的第一表面12暴露的第一连接部分74上。例如，连接构件可包括焊料。
然后，在如图8和图9中示出的那些工艺过程中，去除牺牲层40以通过基底10的第二表面14使插塞70的第二连接部分76暴露。通过锯切工艺去除基底10的切割区域(CA)以形成分别从初步半导体芯片分开的半导体芯片。
再参照图10，在安装基底110上安装分开的第一半导体芯片200和第二半导体芯片300以完成堆叠封装件100。
在另一示例性实施例中，可通过形成在第一半导体芯片200的第一插塞270上的连接构件400将第一半导体芯片200和第二半导体芯片300彼此电连接。键合线130从第一半导体芯片200的第一插塞270的暴露的下部延伸，以使第一半导体芯片200与安装基底110电连接。
因此，根据本发明构思的示例性实施例的堆叠封装件100可使用电连接构件和第一插塞270及第二插塞370来输入和/或输出信号。在这样的情况下，第一插塞270和第二插塞370可用作相对短的信号通路，从而最小化堆叠封装件的电负载。
如上所述，在制造根据本发明构思的实施例的半导体器件的方法中，在第一绝缘层和牺牲层形成在基底的下表面上之后，在基底中形成开口，在该开口中形成第二绝缘层，然后形成插塞以填充该开口。然后，暴露插塞的下部。因此，在暴露插塞的下部之前，基底的下表面已涂覆有第一绝缘层。此外，插塞的第二连接部分(即，插塞的下部)的外侧壁已涂覆有第二绝缘层。
因此，在用于使包括诸如铜的具有高扩散性的金属的插塞的下部暴露的工艺过程中，硅基底已涂覆有第一绝缘层和第二绝缘层。因此，在诸如蚀刻工艺的后续工艺过程中，可防止插塞的金属扩散到基底中，因此提高了半导体器件的电可靠性。
以上内容是对本发明构思的示例性实施例的举例说明，并且不应被认为是对本发明构思的限制。尽管已经描述了一些示例性实施例，但是本领域技术人员应该容易理解，在实质上不脱离本发明构思的实施例的新颖教导的情况下，可能在其它示例性实施例中有多种修改。因此，应该理解，以上内容是对各种示例性实施例的举例说明，而不应被认为限于所公开的具体的示例性实施例，并且意图将公开的示例性实施例的修改以及其它示例性实施例包括在权利要求的范围内。

Claims (20)

1.一种半导体器件，包括：
基底，具有第一表面和背对第一表面的第二表面；
插塞，穿过基底，所述插塞包括通过第一表面暴露的第一连接部分和通过第二表面暴露的第二连接部分；
第一绝缘层，形成在第二表面上；
第二绝缘层，形成在基底中的插塞的外表面和第二连接部分上。
2.如权利要求1所述的半导体器件，还包括形成在第一连接部分上的连接构件。
3.如权利要求2所述的半导体构件，所述半导体器件是第一半导体芯片，第二半导体芯片设置在第一半导体芯片上并通过所述连接构件电连接到第一半导体芯片。
4.一种制造半导体器件的方法，所述方法包括以下步骤：
准备具有第一表面和背对第一表面的第二表面的基底；
在第二表面上形成第一绝缘层；
在第一绝缘层上形成牺牲层；
形成穿过基底并从第一表面延伸到牺牲层的一部分中的开口；
在开口的内壁上形成第二绝缘层；
形成填充开口的插塞；
去除牺牲层以通过第二表面暴露插塞的下部。
5.如权利要求4所述的方法，还包括在形成第一绝缘层之前，部分地去除基底的第二表面。
6.如权利要求4所述的方法，其中，使用具有与第一绝缘层的蚀刻选择性不同的蚀刻选择性的绝缘材料形成牺牲层。
7.如权利要求6所述的方法，其中，牺牲层包括聚合物。
8.如权利要求4所述的方法，其中，使用具有与牺牲层的蚀刻选择性不同的蚀刻选择性的绝缘材料形成第二绝缘层。
9.如权利要求4所述的方法，其中，通过电镀工艺形成插塞。
10.如权利要求4所述的方法，其中，所述去除牺牲层的步骤包括：
部分地去除牺牲层以暴露插塞的下表面上的第二绝缘层；
去除被暴露的第二绝缘层以暴露插塞的下表面；
彻底去除牺牲层。
11.如权利要求10所述的方法，其中，通过蚀刻工艺部分地和彻底地去除牺牲层，以暴露插塞的下部上的第二绝缘层。
12.如权利要求4所述的方法，其中，去除牺牲层的步骤包括：
通过第一工艺部分地去除牺牲层以暴露插塞的下表面；
通过第二工艺彻底去除牺牲层。
13.如权利要求12所述的方法，其中，第一工艺是化学机械抛光工艺。
14.如权利要求13所述的方法，其中，第二工艺是蚀刻工艺。
15.如权利要求4所述的方法，所述方法还包括在通过第一表面暴露的插塞上形成连接构件。
16.如权利要求15所述的方法，所述方法还包括将另一半导体器件附着到基底的第一表面，其中，通过所述连接构件将该另一半导体器件电连接到由权利要求15所述的方法制造的半导体器件。
17.如权利要求15所述的方法，其中，所述连接构件包括焊料。
18.一种半导体器件，包括：
第一半导体芯片；
穿过第一半导体芯片的插塞；
形成在插塞上的连接构件；
设置在第一半导体芯片上并通过所述连接构件电连接到第一半导体芯片的第二半导体芯片，
其中，第一半导体芯片包括第一表面和背对第一表面的第二表面，
插塞包括通过第一表面暴露的第一连接部分和通过第二表面暴露的第二连接部分，
所述连接构件形成在第一连接部分上，
其中，第一绝缘层形成在第二表面上，
第二绝缘层形成在第一半导体芯片中的插塞的外表面和第二连接部分上。
19.如权利要求18所述的半导体器件，其中，第二绝缘层围绕插塞的从第二表面突出的外侧壁。
20.如权利要求19所述的半导体器件，其中，通过第二绝缘层暴露插塞的下表面。
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