KR20110045185A - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

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Abstract

반도체 장치의 제조 방법에 있어서, 제1 면 및 상기 제1 면에 반대하는 제2 면을 갖는 기판을 마련한다. 상기 기판의 상기 제2 면 상에 제1 절연막을 형성한다. 상기 제1 절연막 상에 희생막을 형성한다. 상기 기판을 관통하며 상기 제1 면으로부터 상기 희생막의 일부까지 연장된 개구를 형성한다. 상기 개구의 내벽 상에 제2 절연막을 형성한다. 상기 개구를 채우는 플러그를 형성한다. 상기 희생막을 제거하여 상기 플러그의 하부를 상기 제2 면으로부터 노출시킨다. 상기 플러그의 하부를 노출시키는 단계 이전에 상기 기판의 제1 면은 상기 제1 절연막에 의해 이미 도포되어 있고, 상기 제2 접속부의 외측벽은 상기 제2 절연막에 의해 이미 도포되어 있다. 따라서, 이 후의 식각 공정 등과 같은 공정들을 수행할 때, 구리와 같은 상기 플러그의 금속이 상기 기판 내부로 확산되는 것을 방지하여 상기 반도체 장치의 전기적 신뢰성을 향상시킬 수 있게 된다.

Description

반도체 장치 및 반도체 장치의 제조 방법{Semiconductor device and method of manufacturing the semiconductor device}
본 발명은 반도체 장치 및 반도체 장치의 제조 방법에 관한 것으로, 보다 상세하게는 전기적 연결을 위한 관통 전극을 갖는 반도체 장치 및 상기 반도체 장치의 제조 방법에 관한 것이다.
최근 반도체 패키지는 전자기기의 집약적인 발달과 소형화에 따라 고집적화, 소형화, 고기능화의 추세에 따라 다양한 기술이 시도되고 있다. 특히, 실장 면적을 최소화하기 위하여 웨이퍼 레벨(level)에서 둘 이상의 단위 반도체 패키지를 적층하여 제조하는 적층 패키지(stack package)가 개발되고 있다.
상기 웨이퍼 레벨 적층 패키지에 있어서, 적층된 반도체 칩들은 상기 반도체 칩을 관통하는 관통 전극 또는 플러그를 포함할 수 있다. 상기 관통 전극은 금속 범프와 같은 접속 부재에 접합되어 상기 반도체 칩들을 서로 전기적으로 연결시킬 수 있다. 상기 관통 전극은 통상적으로 TSV(through Si via)라 불리기도 한다. 상기 관통 전극의 재료에는 저저항을 갖는 구리(Cu)가 많이 이용되고 있다. 구리는 확산성이 매우 강하며, 산화되기 쉬운 금속으로 알려져 있다.
종래에는, 기판에 상기 관통 전극을 형성한 후에 상기 기판의 후면을 연마하여 상기 관통 전극을 상기 기판의 후면으로부터 노출시키고 있다. 이 경우에 있어서, 구리를 포함하는 상기 관통 전극과 실리콘을 포함하는 기판은 이 후의 식각 공정 등과 같은 공정들에 반복적으로 노출될 수 있다. 특히, 상기 관통 전극의 일부를 상기 기판으로부터 노출시키기 위한 공정에서, 구리와 같은 상기 관통 전극의 금속이 상기 기판 내부로 확산되어 상기 반도체 칩의 전기적 특성을 저하시키는 문제점이 있다.
본 발명의 목적은 반도체 칩을 관통하는 금속 물질의 확산을 억제하여 전기적 특성을 향상시킬 수 있는 반도체 장치를 제공하는 데 있다.
본 발명의 다른 목적은 상술한 반도체 장치의 제조 방법을 제공하는 데 있다.
상기 본 발명의 목적을 달성하기 위해 본 발명에 따른 반도체 장치는 기판, 플러그, 제1 절연막 및 제2 절연막을 포함한다. 상기 기판은 제1 면 및 상기 제1 면에 반대하는 제2 면을 갖는다. 상기 플러그는 상기 기판을 관통하고, 상기 제1 면으로부터 노출된 제1 접속부 및 상기 제2 면으로부터 노출된 제2 접속부를 갖는다. 상기 제1 절연막은 상기 제2 면 상에 형성된다. 상기 제2 절연막은 상기 기판 내의 상기 플러그 및 상기 제2 접속부의 외부면 상에 형성된다.
본 발명의 일 실시예에 있어서, 상기 반도체 장치는 상기 기판의 제1 면 상에 적층되는 다른 반도체 장치와 전기적 연결을 위하여 상기 제1 접속부 상에 형성되는 접속 부재를 더 포함할 수 있다. 이 경우에 있어서, 상기 접속 부재는 솔더를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 반도체 장치는 상기 기판의 제1 면 상에 형성된 칩 패드를 더 포함하고, 상기 플러그는 상기 칩 패드를 관통할 수 있다.
본 발명의 다른 실시예에 있어서, 반도체 장치는 제1 반도체 칩, 접속 부재 및 제2 반도체 칩을 포함할 수 있다. 상기 제1 반도체 칩은 상기 제1 면 및 상기 제1 면에 반대하는 제2 면을 갖는 기판, 상기 기판을 관통하며 상기 제1 면으로부터 노출된 제1 접속부와 상기 제2 면으로부터 노출된 제2 접속부를 갖는 플러그, 상기 제2 면 상에 형성되는 제1 절연막, 및 상기 기판 내의 상기 플러그 및 상기 제2 접속부의 외부면 상에 형성되는 제2 절연막을 포함할 수 있다. 상기 접속 부재는 상기 제1 접속부 상에 형성될 수 있다. 상기 제2 반도체 칩은 상기 제1 반도체 칩의 상부에 배치되며 상기 접속 부재에 의해 상기 제1 반도체 칩과 전기적으로 연결될 수 있다.
이 경우에 있어서, 상기 접속 부재는 솔더를 포함할 수 있다. 또한, 상기 반도체 장치는 상기 제1 및 제2 반도체 칩들을 실장시키기 위한 실장 기판을 더 포함할 수 있다.
상기 본 발명의 다른 목적을 달성하기 위해 본 발명에 따른 반도체 장치의 제조 방법에 있어서, 제1 면 및 상기 제1 면에 반대하는 제2 면을 갖는 기판을 마 련한다. 상기 기판의 상기 제2 면 상에 제1 절연막을 형성한다. 상기 제1 절연막 상에 희생막을 형성한다. 상기 기판을 관통하며 상기 제1 면으로부터 상기 희생막의 일부까지 연장된 개구를 형성한다. 상기 개구의 내벽 상에 제2 절연막을 형성한다. 상기 개구를 채우는 플러그를 형성한다. 상기 희생막을 제거하여 상기 플러그의 하부를 상기 제2 면으로부터 노출시킨다.
본 발명의 일 실시예에 있어서, 상기 제1 절연막을 형성하는 단계 이전에, 상기 기판의 제2 면을 부분적으로 제거하는 단계를 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 희생막을 제거하는 단계는 상기 희생막의 일부를 제거하여 상기 플러그의 하부면 상의 상기 제2 절연막을 노출시키는 단계, 상기 노출된 제2 절연막을 제거하여 상기 플러그의 하부면을 노출시키는 단계, 및 상기 희생막을 나머지를 제거하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 희생막을 제거하는 단계는 상기 희생막의 일부를 제거하여 상기 플러그의 하부면을 노출시키는 단계, 및 상기 희생막의 나머지를 제거하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 방법은 상기 기판의 제1 면으로부터 노출된 상기 플러그 상에 접속 부재를 형성하는 단계를 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 접속 부재는 솔더를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 기판의 제1 면 상에는 칩 패드가 형성되고, 상기 개구는 상기 칩 패드를 관통하도록 형성될 수 있다.
본 발명의 다른 실시예에 있어서, 상기 방법은 상기 기판의 제1 면 상에 상 기 접속 부재에 의해 전기적으로 연결되는 다른 반도체 장치를 부착시키는 단계를 더 포함할 수 있다.
본 발명의 다른 실시예에 있어서, 상기 방법은 상기 반도체 장치를 실장 기판에 실장시키는 단계를 더 포함할 수 있다.
이와 같이 구성된 본 발명에 따른 반도체 장치의 제조 방법에 있어서, 기판의 하부면 상에 제1 절연막 및 희생막을 형성한 이후에, 상기 기판에 개구를 형성하고, 상기 개구의 내벽 상에 제2 절연막 및 상기 개구를 채우는 플러그를 형성한다. 이어서, 상기 플러그의 하부를 노출시키는 공정을 수행한다. 따라서, 상기 플러그의 하부를 노출시키는 공정 이전에 상기 기판의 하부면은 상기 제1 절연막에 의해 이미 도포되어 있다. 또한, 상기 제2 접속부의 외측벽은 상기 제2 절연막에 의해 이미 도포되어 있다.
따라서, 구리와 같은 확산성을 갖는 금속을 포함하는 상기 플러그의 하부를 노출시킬 때, 실리콘을 포함하는 기판은 상기 제1 절연막에 의해 도포되어 있게 된다. 그러므로, 이 후의 식각 공정 등과 같은 공정들을 수행할 때, 구리와 같은 상기 플러그의 금속이 상기 기판 내부로 확산되는 것을 방지하여 상기 반도체 장치의 전기적 신뢰성을 향상시킬 수 있게 된다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 반도체 장치 및 이의 제조 방법에 대해 상세히 설명한다. 본 발명은 다양한 변경을 가할 수 있고 여 러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는 기판(10), 플러그(70), 제1 절연막(30) 및 제2 절연막(60)을 포함한다. 본 발명의 일 실시예에 따른 반도체 장치는 내부를 관통하는 플러그를 갖는 반도체 칩일 수 있다.
본 발명의 일 실시예에 있어서, 기판(10)은 내부에 형성된 다수개의 회로 소자들을 포함할 수 있다. 상기 회로 소자는 다수개의 메모리 소자들을 포함할 수 있다. 상기 메모리 소자의 예로는 휘발성 반도체 메모리 소자와 비휘발성 반도체 메모리 소자를 들 수 있다. 상기 휘발성 반도체 메모리 소자의 예로는 DRAM, SRAM 등을 들 수 있다. 상기 비휘발성 반도체 메모리 소자의 예로는 EPROM, EEPROM, Flash EEPROM 등을 들 수 있다.
기판(10)은 제1 면(12) 및 제1 면(12)에 반대하는 제2 면(14)을 가질 수 있다. 기판(10)의 제1 면(12) 상에는 다수개의 칩 패드들(20)이 형성될 수 있다. 입출력 신호들은 칩 패드들(20)을 통해 상기 회로 소자에 입력되거나 상기 회로 소자로부터 출력될 수 있다.
또한, 기판(10)은 기판(12)을 관통하는 다수개의 관통홀들을 가질 수 있다. 플러그(70)는 상기 관통홀을 채우며, 플러그(70)의 양단부는 기판(10)의 제1 및 제 2 면들(12, 14)로부터 외부로 각각 노출될 수 있다.
본 발명의 일 실시예에 있어서, 플러그(70)는 칩 패드(20)가 형성된 영역에 형성되어 칩 패드(20)를 관통하여 형성될 수 있다. 이와 다르게, 기판(10)의 제1 면(12) 상에는 칩 패드(20)와 전기적으로 연결되는 재배선 패드(도시되지 않음)가 형성될 수 있다. 이 경우에 있어서, 플러그(70)는 상기 칩 패드 대신에 상기 재배선 패드를 관통하여 형성될 수 있다.
예를 들면, 플러그(70)는 도전성 전극 및 상기 도전성 전극의 외부면 상에 형성된 도전성 보호막을 포함할 수 있다. 상기 도전성 전극은 구리(Cu), 텅스텐(W), 금(Au), 은(Ag), 백금(Pt) 등을 포함할 수 있다. 본 실시예에 있어서, 상기 도전성 전극은 구리(Cu)를 포함할 수 있다. 상기 도전성 보호막은 상기 도전성 전극을 보호하기 위하여 상기 도전성 전극의 외부면 상에 형성될 수 있다. 상기 도전성 보호막은 확산성 및 산화성이 낮으며, 솔더에 대한 접합성이 우수한 도전막일 수 있다. 본 실시예에 있어서, 상기 도전성 보호막은 니켈(Ni) 또는 니켈(Ni)/은(Ag)을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 플러그(70)는 몸체부(72), 제1 접속부(74) 및 제2 접속부(76)를 포함할 수 있다. 몸체부(72)는 기판(10)의 상기 관통홀 내에 형성될 수 있다. 제1 접속부(74)는 몸체부(72)로부터 연장하여 기판(10)의 제1 면(12)으로부터 노출될 수 있다. 제2 접속부(76)는 몸체부(72)로부터 연장하여 기판(10)의 제2 면(14)으로부터 노출될 수 있다.
제1 절연막(30)은 기판(10)의 제2 면(14) 상에 형성될 수 있다. 제1 절연 막(30)은 상기 관통홀들을 제외한 기판(10)의 제2 면(14)을 덮도록 형성될 수 있다. 예를 들면, 제1 절연막(30)은 절연특성이 우수한 물질을 사용하여 형성할 수 있다. 상기 제1 절연막의 예로서는 산화물, 질화물 등을 포함할 수 있다. 이들은 단독 또는 이들을 혼합하여 사용할 수 있다. 또한, 제1 절연막(30)은 화학 기상 증착(CVD) 공정, 플라즈마 증대 화학 기상 증착(PECVD) 공정, 원자층 적층(ALD) 공정, 저압 화학 기상 증착 공정(LPCVD), 스퍼터링(sputtering) 공정 등을 이용하여 형성될 수 있다. 이와 다르게, 제1 절연막(30)은 스핀 코팅 방법 또는 스프레이 방법에 의해 형성된 폴리머(polymer) 막일 수 있다.
제2 절연막(60)은 플러그(70)와 기판(10)의 상기 관통홀 사이에 형성되어 플러그(70)와 기판(10)을 전기적으로 절연시킬 수 있다. 또한, 제2 절연막(60)은 기판(10)의 제1 면(14)을 덮도록 형성될 수 있다. 이 때, 칩 패드(20)는 제2 절연막(60)에 의해 부분적으로 노출될 수 있다. 이와 달리, 기판(10)의 제1 면(14)은 패시베이션 막과 같은 절연막에 의해 도포될 수 있다.
구체적으로, 제2 절연막(60)은 상기 관통홀 내의 플러그(70)의 외부면 상에 형성될 수 있다. 또한, 제2 절연막(60)은 기판(10)의 제2 면(14)으로부터 노출된 플러그(70)의 제2 접속부(76)의 외부면 상에 형성될 수 있다. 따라서, 제2 절연막(60)은 플러그(70)의 몸체부(72)의 외부면 및 플러그(70)의 제2 접속부(76)의 외부면 상에 형성될 수 있다. 플러그(70)의 제2 접속부(76)의 하부면은 제2 절연막(60)에 의해 노출될 수 있다.
예를 들면, 제2 절연막(60)은 화학 기상 증착(CVD) 공정, 플라즈마 증대 화 학 기상 증착(PECVD) 공정, 원자층 적층(ALD) 공정, 저압 화학 기상 증착 공정(LPCVD), 스퍼터링(sputtering) 공정 등을 이용하여 형성될 수 있다. 제2 절연막(60)은 이후에 설명될 희생막에 대하여 식각 선택비를 갖는 절연 물질을 사용하여 형성될 수 있다. 상기 제2 절연막의 예로서는 산화물, 질화물 등을 포함할 수 있다. 이들은 단독 또는 이들을 혼합하여 사용할 수 있다.
본 발명의 일 실시예에 있어서, 제1 접속부(74)의 상부면 상에는 솔더와 같은 제1 접속 부재(도시되지 않음)가 형성될 수 있다. 따라서, 상기 반도체 장치는 상기 제1 접속 부재를 매개로 하여 기판(10)의 제1 면(12) 상에 적층된 반도체 칩과 같은 다른 반도체 장치와 전기적으로 연결될 수 있다. 또한, 제2 접속부(76)의 하부면 상에 솔더 또는 본딩 와이어와 같은 제2 접속 부재(도시되지 않음)가 형성될 수 있다. 따라서, 상기 반도체 장치는 상기 제2 접속 부재를 매개로 하여 기판(10)의 제2 면(14) 상에 부착되는 실장 기판에 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 따르면, 플러그(70)의 하부, 즉 제2 접속부(76)를 노출시키는 공정을 수행하기 이전에, 제1 절연막(30)은 기판(10)의 제2 면(14) 상에 도포되어 있고, 제2 접속부(76)의 외부면 상에는 제2 절연막(60)이 이미 도포되어 있다.
따라서, 구리와 같은 확산성을 갖는 금속을 포함하는 플러그(70)의 하부를 노출시키기 위한 식각 공정 중에, 제1 및 제2 절연막들(30, 60)은 구리와 같은 금속이 실리콘을 포함하는 기판(10) 내부로 확산되는 것을 방지할 수 있다. 이에 따라, 상기 반도체 칩이 구리와 같은 금속에 의해 오염되는 것이 방지되어 상기 반도 체 칩의 전기적 신뢰성을 향상시킬 수 있게 된다.
이하에서는, 본 발명의 일 실시예에 따른 반도체 장치를 제조하는 방법에 대하여 설명하기로 한다.
도 2 내지 도 9는 본 발명의 일 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 단면도들이다.
도 2를 참조하면, 예비 반도체 칩들이 형성된 기판(10)을 마련한다. 기판(10)은 제1 면(12) 및 제1 면(12)과 반대하는 제2 면(14)을 가질 수 있다.
본 발명의 일 실시예에 있어서, 기판(10)은 실리콘 웨이퍼일 수 있다. 상기 웨이퍼는 다이 영역(DA) 및 절단 영역(CA)을 가질 수 있다. 상기 예비 반도체 칩들은 다이 영역(DA)에 형성될 수 있다. 즉, 상기 예비 반도체 칩들은 절단 영역(CA)에 의해 구분될 수 있다. 절단 영역(CA)은 이후의 소잉(sawing) 공정 등에 의해 절단되어 상기 예비 반도체 칩들로부터 개별적으로 분리된 반도체 칩들을 형성할 수 있다.
기판(10)의 제1 면(12) 상에는 다수개의 칩 패드들(20)이 형성될 수 있다. 상기 예비 반도체 칩들은 내부에 형성된 다수개의 회로 소자들을 포함할 수 있다. 입출력 신호들은 칩 패드들(20)을 통해 상기 회로 소자에 입력되거나 상기 회로 소자로부터 출력될 수 있다.
도 3을 참조하면, 기판(10)의 제2 면(14)을 부분적으로 제거한 후, 제2 면(14) 상에 제1 절연막(30)을 형성한다.
본 발명의 일 실시예에 있어서, 기판(10)의 제2 면(14) 전체를 연마 공정 또는 식각 공정에 의해 부분적으로 제거할 수 있다. 예를 들면, 기판(10)의 제2 면(14)을 화학 기계적 연마 공정을 통해 제거할 수 있다. 이 경우에 있어서, 기판(10)의 제1 면(12) 상에 지지용 웨이퍼(도시되지 않음)를 부착하여 지지한 후, 기판(10)의 제2 면(14) 전체를 부분적으로 제거할 수 있다. 기판(10)의 제2 면(14)이 제거되는 두께는 기판(10)을 관통하여 형성되는 플러그의 길이, 제조 공정에서의 기판(10)의 비틀림(warpage) 등을 고려하여 선택될 수 있다.
이어서, 기판(10)의 제2 면(14) 상에 제1 절연막(30)을 형성한다. 예를 들면, 제1 절연막(30)은 절연특성이 우수한 물질을 사용하여 형성할 수 있다. 상기 제1 절연막의 예로서는 산화물, 질화물 등을 포함할 수 있다. 이들은 단독 또는 이들을 혼합하여 사용할 수 있다. 또한, 제1 절연막(30)은 화학 기상 증착(CVD) 공정, 플라즈마 증대 화학 기상 증착(PECVD) 공정, 원자층 적층(ALD) 공정, 저압 화학 기상 증착 공정(LPCVD), 스퍼터링(sputtering) 공정 등을 이용하여 형성될 수 있다. 이와 다르게, 제1 절연막(30)은 스핀 코팅 방법 또는 스프레이 방법에 의한 폴리머(polymer) 막으로 형성할 수 있다.
도 4를 참조하면, 제1 절연막(30) 상에 희생막(40)을 형성한다. 희생막(40)은 제1 절연막(30)에 대하여 식각 선택비를 갖는 절연 물질을 사용하여 형성될 수 있다. 예를 들면, 희생막(40)은 제1 절연막(30)에 대하여 식각 선택비를 갖는 폴리머를 사용하여 형성될 수 있다. 희생막(40)의 두께는 기판(10)의 두께보다 작을 수 있다. 또한, 희생막(40)의 두께는 상기 플러그의 노출 길이 등을 고려하여 선택될 수 있다.
도 5를 참조하면, 희생막(40)이 형성된 기판(10)에, 기판(10)을 관통하고 희생막(40)의 일부까지 연장하는 개구(50)를 형성한다.
본 발명의 일 실시예에 있어서, 기판(10)의 제2 면(14) 상의 희생막(40) 상에 상기 지지용 웨이퍼를 부착한 후, 희생막(40)이 형성된 기판(10)에 기판(10)의 제1 면(12)으로부터 희생막(40)의 일부까지 연장된 개구(50)를 형성한다. 예를 들면, 개구(50)는 레이저 드릴링, 습식 식각 또는 건식 식각 등에 의해 형성될 수 있다.
개구(50)는 기판(10) 및 제1 절연막(30)을 관통하고 희생막(40)의 일부까지 연장한다. 따라서, 개구(50)의 측벽 일부에 의해 기판(10)이 노출되고, 개구(50)의 측벽 일부 및 바닥면에 의해 희생막(40)이 노출될 수 있다.
이 경우에 있어서, 개구(50)는 칩 패드(20)가 형성된 영역에 형성되어 칩 패드(20)를 관통할 수 있다. 이와 다르게, 개구(50)는 재배선 패드(도시되지 않음)를 관통하여 형성될 수 있다. 상기 재배선 패드는 기판(10)의 제1 면(12) 상에 형성되어 칩 패드(20)와 전기적으로 연결될 수 있다.
도 6을 참조하면, 개구(50)의 내벽 상에 제2 절연막(60)을 형성한다.
본 발명의 일 실시예에 있어서, 제2 절연막(60)은 개구(50)의 내벽 및 기판(10)의 제1 면(12)을 덮도록 형성될 수 있다. 예를 들면, 제2 절연막(60)은 화학 기상 증착(CVD) 공정, 플라즈마 증대 화학 기상 증착(PECVD) 공정, 원자층 적층(ALD) 공정, 저압 화학 기상 증착 공정(LPCVD), 스퍼터링(sputtering) 공정 등을 이용하여 형성될 수 있다. 제2 절연막(60)은 희생막(40)에 대하여 식각 선택비를 갖는 절연 물질을 사용하여 형성될 수 있다. 상기 제2 절연막의 예로서는 산화물, 질화물 등을 포함할 수 있다. 이들은 단독 또는 이들을 혼합하여 사용할 수 있다. 이어서, 제2 절연막(60)을 패터닝하여 칩 패드(20)를 부분적으로 노출시킬 수 있다.
제2 절연막(60)은 적어도 개구(50)에 의해 노출된 실리콘 기판(10) 상에 형성될 수 있다. 제2 절연막(60)은 개구(50)에 충진될 상기 플러그와 개구(30)의 측벽 사이의 접촉에 따른 전기적 쇼트를 방지할 수 있다. 따라서, 제2 절연막(60)은 비아 절연막으로 기능할 수 있다.
도 7을 참조하면, 개구(50)를 채우는 플러그(70)를 형성한다.
본 발명의 일 실시예에 있어서, 개구(50)를 포함한 기판(10)의 제1 면(12) 상에 시드층(도시되지 않음)을 형성할 수 있다. 상기 시드층은 스퍼터링 공정에 의해 형성될 수 있다. 상기 시드층은 상기 제2 절연막에 대하여 밀착성이 우수하고 이후에 형성될 플러그와의 용접에 대한 젖음성이 우수한 금속을 사용할 수 있다. 상기 시드층은 Ti/Cu, Ti/Pd, Ti/Ni, Cr/Cu 또는 이들의 조합으로 이루어진 합금층을 포함할 수 있다.
이어서, 전해 도금 공정을 이용하여 개구(50)를 채우는 플러그(70)를 형성할 수 있다. 기판(10)의 제1 면(12) 상에 개구(50) 및 제1 면(12)의 일부를 노출시키는 마스크(도시되지 않음)를 형성한 후, 상기 마스크에 의해 노출된 개구(50) 및 제1 면(12)의 일부를 첨가제가 혼합된 도금액에 노출시킨다. 상기 시드층을 전극으 로 이용하여 개구(50)를 채우는 플러그(70)를 형성할 수 있다. 예를 들면, 플러그(70)는 금(Au), 은(Ag), 구리(Cu), 백금(Pt) 등을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 시드층 상에 도전성 보호막(도시되지 않음)을 형성한 후에, 전해 도금 공정을 수행하여 도전성 전극을 형성할 수 있다. 예를 들면, 상기 도전성 보호막은 확산성 및 산화성이 낮으며, 솔더에 대한 접합성이 우수한 도전막일 수 있다. 예를 들면, 상기 도전성 보호막은 전해 도금 공정, 화학 기상 증착 공정 또는 물리 기상 증착 공정에 의해 형성될 수 있다.
본 실시예에 있어서, 상기 도전성 보호막은 니켈(Ni) 또는 니켈(Ni)/은(Ag)을 포함할 수 있다. 따라서, 플러그(70)는 상기 도전성 전극 및 상기 도전성 전극의 외부면 상에 형성된 도전성 보호막을 포함할 수 있다. 상기 도전성 보호막은 상기 도전성 전극을 보호하기 위하여 상기 도전성 전극의 외부면 상에 형성될 수 있다.
이와 다르게, 플러그(70)는 화학 기상 증착 공정 또는 물리 기상 증착 공정에 의해 형성되거나 박막 형성 공정 및 에치백 공정을 반복적으로 수행하여 형성될 수 있다.
본 발명의 일 실시예에 있어서, 플러그(70)는 몸체부(72), 제1 접속부(74) 및 제2 접속부(76)를 포함할 수 있다. 몸체부(70)는 개구(50)의 측벽 일부 상에 형성될 수 있다. 제1 접속부(74), 즉 플러그(70)의 상부는 몸체부(72)로부터 연장하여 기판(10)의 제1 면(12)으로부터 돌출될 수 있다. 제2 접속부(76), 즉 플러그(70)의 하부는 몸체부(72)로부터 연장하여 개구(50)의 측벽 일부 및 바닥면 상에 형성될 수 있다. 따라서, 제2 접속부(76)는 기판(10)의 제2 면(14)으로부터 돌출될 수 있다.
도 8 및 도 9를 참조하면, 희생막(40)을 제거하여 플러그(70)의 하부를 기판(10)의 제2 면(14)으로부터 노출시킨다.
본 발명의 일 실시예에 있어서, 먼저, 도 8에 도시된 바와 같이, 희생막(40)의 일부를 제거하여 플러그(70)의 제2 접속부(76)의 하부면 상의 제2 절연막(60)을 노출시킨다. 예를 들면, 희생막(40)의 일부는 건식 식각 공정 또는 습식 식각 공정을 사용하여 제거될 수 있다. 이어서, 희생막(40)에 의해 노출된 제2 절연막(60)을 제거하여 플러그(70)의 제2 접속부(76)의 하부면을 노출시킨다. 희생막(40)에 대하여 식각 선택비를 갖는 제2 절연막(60)은 건식 식각 공정 또는 습식 식각 공정에 의해 선택적으로 제거될 수 있다.
이어서, 도 9에 도시된 바와 같이, 희생막(40)의 나머지 부분을 제거하여 플러그(70)의 하부, 즉 제2 접속부(76)를 노출시킨다. 제1 및 제2 절연막들(30, 60)에 대하여 식각 선택비를 갖는 희생막(40)은 건식 식각 공정 또는 습식 식각 공정에 의해 선택적으로 제거될 수 있다.
이와 다르게, 희생막(40)의 일부를 화학 기계적 연마 공정을 이용하여 평탄화시킴으로써, 제2 접속부(76)의 하부면을 노출시킬 수 있다. 이어서, 희생막(40)의 나머지 부분을 건식 식각 공정 또는 습식 식각 공정을 이용하여 제거할 수 있다. 따라서, 플러그(70)의 하부, 즉, 제2 접속부(76)는 기판(10)의 제2 면(14)으로부터 노출될 수 있다.
이 후, 기판(10)의 절단 영역(CA)을 따라 절단하여 개별적으로 분리된 반도체 칩들을 형성한다.
상술한 공정들에 의해 형성된 반도체 장치는 반도체 칩과 상기 반도체 칩을 관통하는 플러그(70)를 포함할 수 있다. 이 때, 플러그(70)는 기판(10)의 제1 면(12)으로부터 노출되는 제1 접속부(74) 및 기판(10)의 제2 면(14)으로부터 노출되는 제2 접속부(16)를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 기판(10)의 제2 면(14) 상에 제1 절연막(30) 및 희생막(40)을 형성한 이후에, 기판(10)을 관통하는 플러그(70)를 형성하고, 이어서, 플러그(70)의 하부, 즉 제2 접속부(76)를 노출시키는 공정을 수행할 수 있다. 즉, 플러그(70)의 제2 접속부(76)를 노출시키는 공정 이전에 기판(10)의 제2 면(14)은 제1 절연막(30)에 의해 이미 도포되어 있다. 또한, 제2 접속부(76)의 외부면, 즉 외측벽은 제2 절연막(60)에 의해 도포되어 있다.
따라서, 구리와 같은 확산성을 갖는 금속을 포함하는 플러그(70)의 하부를 노출시킬 때, 실리콘을 포함하는 기판은 제1 절연막(30)의 의해 도포되어 있게 된다. 그러므로, 이 후의 식각 공정 등과 같은 공정들을 수행할 때, 구리와 같은 플러그(70)의 금속이 기판(10) 내부로 확산되는 것을 방지하여 상기 반도체 칩의 전기적 신뢰성을 향상시킬 수 있게 된다.
더욱이, 상기 기판의 후면에 형성된 희생막(40)을 이용하여 플러그(70)를 형성한 후, 희생막(40)을 제거하여 플러그(70)의 하부를 노출시키므로, 플러그(70)의 하부가 상기 기판의 후면으로부터 균일한 높이를 갖도록 돌출시킬 수 있다.
도 10은 본 발명의 다른 실시예에 따른 반도체 장치를 나타내는 단면도이고, 도 11은 도 10의 A 부분을 확대한 단면도이다.
도 10 및 도 11을 참조하면, 본 발명의 다른 실시예에 따른 반도체 장치(100)는 실장 기판(110) 및 실장 기판(110) 상에 적층되는 제1 및 제2 반도체 칩들(200, 300)을 포함한다. 본 발명의 다른 실시예에 따른 반도체 장치는 상기 실장 기판 상에 적층된 제1 및 제2 반도체 칩들을 갖는 적층 패키지일 수 있다.
본 발명의 다른 실시예에 있어서, 실장 기판(110)은 인쇄회로기판(PCB)일 수 있다. 상기 인쇄회로기판은 내부에 비아와 다양한 회로들을 갖는 다층 회로 보드일 수 있다.
실장 기판(110)의 중심 영역에는 개구부(120)가 형성될 수 있다. 다수개의 접합 패드들(152)은 실장 기판(110)의 중심 영역에 형성될 수 있다. 접합 패드들(152)은 개구부(120)에 인접하게 배치될 수 있다. 접합 패드들(152)은 개구부(120)의 일측부를 따라 서로 이격 배치될 수 있다. 또한, 외부 접속 패드들(154)은 실장 기판(110)의 중심 영역의 외부에 형성될 수 있다.
제1 반도체 칩(200)은 실장 기판(110) 상에 실장될 수 있다. 예를 들면, 제1 반도체 칩(200)은 제1 접착 필름(280)을 매개로 실장 기판(100) 상에 실장될 수 있다. 제2 반도체 칩(300)은 제1 반도체 칩(200) 상에 적층될 수 있다. 예를 들면, 제2 반도체 칩(300)은 제2 접착 필름(380)을 매개로 제1 반도체 칩(200) 상에 적층될 수 있다. 제1 및 제2 접착 필름들(280, 380)은 에폭시(epoxy), 폴리이미 드(polyimide) 등을 포함할 수 있다.
본 발명의 다른 실시예에 있어서, 제1 반도체 칩(200)은 내부를 관통하는 제1 플러그(270)를 포함할 수 있다. 제2 반도체 칩(300)은 내부를 관통하는 제2 플러그(370)를 포함할 수 있다. 제1 플러그(270)는 제1 칩 패드(220)가 형성된 영역에 형성되어 제1 칩 패드(220)를 관통할 수 있다.
제2 칩 패드들(320)은 제1 반도체 칩(200)의 제1 칩 패드들(220)에 대응하여 제2 반도체 칩(300)의 중심 영역에 배치될 수 있다. 제2 플러그(370)는 제1 반도체 칩(200)의 제1 플러그(270)에 대응하여 제2 칩 패드(320)가 형성된 영역에 형성되어 제2 칩 패드(320)를 관통할 수 있다.
제1 반도체 칩(200)의 제1 플러그(270)는 솔더와 같은 접속 부재(400)를 매개로 하여 제2 반도체 칩(300)의 제2 플러그(370)와 전기적으로 연결될 수 있다. 따라서, 제1 및 제2 반도체 칩들(200, 300)은 제1 및 제2 플러그들(270, 370)에 의해 전기적으로 연결될 수 있다.
제2 반도체 칩(300) 상에 다른 반도체 칩들이 적층될 수 있으며, 적층 패키지(100)의 적층된 반도체 칩들의 개수는 이에 제한되지 않음을 이해할 수 있을 것이다.
또한, 본 실시예에 따른 제1 및 제2 반도체 칩들(200, 300)은 상기 중심 영역에 배치된 제1 및 제2 칩 패드들(220, 320)들을 각각 갖지만, 이와 다르게, 개구부를 갖지 않는 실장 기판 상에 중심 영역이 아닌 다른 영역에 배치된 칩 패드들을 갖는 다수개의 반도체 칩들이 적층될 수 있음을 이해할 수 있을 것이다.
본 발명의 다른 실시예에 있어서, 제1 플러그(270)의 하부는 제1 반도체 칩(200)의 하부면으로부터 노출될 수 있다. 또한, 노출된 제1 플러그(270)의 하부는 실장 기판(110)의 개구부(120)를 통해 본딩 와이어(130)의 일단부에 접합되어 실장 기판(110)과 전기적으로 연결될 수 있다. 실장 기판(110)의 제2 면(114)에 형성된 외부 접속 패드(154) 상에는 외부 장치와의 전기적 연결을 위한 솔더 볼(500)이 형성될 수 있다.
반도체 장치(100)는 제1 및 제2 반도체 칩들(200, 300)을 덮도록 실장 기판(110) 상에 형성된 제1 몰딩 부재(510)를 포함할 수 있다. 반도체 장치(100)는 본딩 와이어(130)를 덮도록 실장 기판(110)의 개구부(120)에 형성된 제2 몰딩 부재(520)를 포함할 수 있다.
도 11을 다시 참조하면, 본 발명의 다른 실시예에 있어서, 제2 플러그(370)는 몸체부(372), 제1 접속부 및 제2 접속부(376)를 포함할 수 있다. 제2 플러그(370)의 상기 제1 접속부는 몸체부(372)로부터 연장하여 제2 반도체 칩(300)의 상부면으로부터 노출될 수 있다. 제2 플러그(370)의 제2 접속부(376)는 몸체부(372)로부터 연장하여 제3 반도체 칩(300)의 하부면으로부터 노출될 수 있다.
제1 절연막(330)은 제2 반도체 칩(300)의 하부면 상에 형성될 수 있다. 제1 절연막(330)은 제2 플러그(370)를 제외한 제2 반도체 칩(300)의 하부면을 덮도록 형성될 수 있다. 예를 들면, 제1 절연막(330)은 절연특성이 우수한 물질을 사용하여 형성할 수 있다.
제2 절연막(360)은 제2 플러그(370)와 제2 반도체 칩(300)의 기판(310) 사이 에 형성되어 제2 플러그(370)와 기판(310)을 전기적으로 절연시킬 수 있다. 제2 절연막(360)은 기판(310) 내의 플러그(370)의 외부면 상에 형성될 수 있다. 또한, 제2 절연막(360)은 제2 반도체 칩(300)의 하부면으로부터 노출된 제2 플러그(370)의 제2 접속부(376)의 외부면, 즉 외측벽 상에 형성될 수 있다. 따라서, 제2 절연막(360)은 제2 플러그(370)의 몸체부(372)의 외부면 및 제2 플러그(370)의 제2 접속부(376)의 외측벽 상에 형성될 수 있다. 따라서, 제2 플러그(370)의 제2 접속부(376)의 하부면은 제2 절연막(360)에 의해 노출될 수 있다.
본 발명의 다른 실시예에 따르면, 제2 플러그(370)의 하부, 즉 제2 접속부(376)를 노출시키기 이전에, 제1 절연막(330)은 제2 반도체 칩(300)의 하부면 상에 이미 도포되어 있고, 제2 절연막(360)은 제2 접속부(376)의 외측벽 상에 이미 도포되어 있다.
따라서, 구리와 같은 확산성을 갖는 금속을 포함하는 제2 플러그(370)의 하부를 노출시키기 위한 식각 공정 중에, 제1 및 제2 절연막들(330, 360)은 구리와 같은 금속이 실리콘을 포함하는 상기 반도체 칩의 기판(310) 내부로 확산되는 것을 방지하여 상기 반도체 칩의 전기적 신뢰성을 향상시킬 수 있다. 더욱이, 제2 플러그(70)의 하부를 노출시키는 공정을 용이하게 수행함으로써, 제2 접속부(376)는 기판(310)의 하부면으로부터 균일한 높이로 돌출된 구조를 가질 수 있다.
이하에서는, 본 발명의 다른 실시예에 따른 반도체 장치를 제조하는 방법에 대하여 설명하기로 한다.
도 12는 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 나타내는 단면도이다.
먼저, 도 2 내지 도 7에 도시된 공정들을 수행하여, 제1 절연막(30) 및 희생막(40)이 형성된 기판(10)에 기판(10)의 제1 면(12)으로부터 희생막(40)의 일부까지 연장된 개구(50)를 형성한 후, 개구(50)의 내벽에 제2 절연막(60) 및 개구(50)를 채우는 플러그(70)를 형성한다.
도 12를 참조하면, 본 발명의 다른 실시예에 있어서, 기판(10)의 제1 면(12)으로부터 노출된 플러그(70)의 제1 접속부(74) 상에 접속 부재(400)를 형성한다. 예를 들면, 상기 접속 부재는 솔더를 포함할 수 있다.
이어서, 도 8 및 도 9에 도시된 공정들을 수행하여, 희생막(40)을 제거하여 플러그(70)의 제2 접속부(76)를 기판(10)의 제2 면(14)으로부터 노출시킨다. 이 후, 기판(10)의 절단 영역(CA)을 따라 절단하여 개별적으로 분리된 반도체 칩들을 형성한다.
도 10을 다시 참조하면, 개별적으로 분리된 제1 및 제2 반도체 칩들(200, 300)을 실장 기판(110) 상에 실장시켜 적층 패키지(100)를 완성한다.
본 발명의 다른 실시예에 있어서, 제1 반도체 칩(200)의 제1 플러그(270) 상에 형성되어 있는 접속 부재(400)를 이용하여 제1 반도체 칩(200)과 제2 반도체 칩(300)을 전기적으로 연결시킨다. 제1 반도체 칩(200)의 제1 플러그(270)의 노출된 하부에 본딩 와이어(130)를 연결시켜 제1 반도체 칩(200)을 실장 기판(110)에 전기적으로 연결시킨다.
따라서, 본 발명에 따른 적층 패키지(100)는 상기 실장 기판, 상기 전기적 연결 수단 및 제1 및 제2 플러그들(270, 370)을 통해 신호를 입력 및 출력할 수 있다. 이 때, 제1 및 제2 플러그들(270, 370)은 최소화된 신호 전송 경로로 이용되어 적층 패키지(100)의 전기적 로딩을 최소화시킬 수 있다.
상술한 바와 같이, 본 발명의 실시예들에 따른 반도체 장치의 제조 방법에 있어서, 기판의 하부면 상에 제1 절연막 및 희생막을 형성한 이후에, 상기 기판에 개구를 형성하고, 상기 개구의 내벽 상에 제2 절연막 및 상기 개구를 채우는 플러그를 형성한다. 이어서, 상기 플러그의 하부를 노출시키는 공정을 수행한다. 따라서, 상기 플러그의 하부를 노출시키는 공정 이전에 상기 기판의 하부면은 상기 제1 절연막에 의해 이미 도포되어 있다. 또한, 상기 제2 접속부의 외측벽은 상기 제2 절연막에 의해 이미 도포되어 있다.
따라서, 구리와 같은 확산성을 갖는 금속을 포함하는 상기 플러그의 하부를 노출시킬 때, 실리콘을 포함하는 기판은 상기 제1 절연막에 의해 도포되어 있게 된다. 그러므로, 이 후의 식각 공정 등과 같은 공정들을 수행할 때, 구리와 같은 상기 플러그의 금속이 상기 기판 내부로 확산되는 것을 방지하여 상기 반도체 장치의 전기적 신뢰성을 향상시킬 수 있게 된다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있 음을 이해할 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 단면도이다.
도 2 내지 도 9는 본 발명의 일 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 단면도들이다.
도 10은 본 발명의 다른 실시예에 따른 반도체 장치를 나타내는 단면도이다.
도 11은 도 10의 A 부분을 확대한 단면도이다.
도 12는 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 나타내는 단면도이다.
* 도면의 주요부분에 대한 부호의 설명 *
10, 310 : 기판 20, 220, 320 : 칩 패드
30, 330 : 제1 절연막 40 : 희생막
50 : 개구 60, 360 : 제2 절연막
70 : 플러그 72, 372 : 몸체부
74 : 제1 접속부 76, 376 : 제2 접속부
100 : 반도체 장치 110 : 실장 기판
120 : 개구부 130 : 본딩 와이어
152 : 접합 패드 154 : 외부 접속 패드
200 : 제1 반도체 칩 270 : 제1 플러그
280 : 제1 접착 필름 300 : 제2 반도체 칩
370 : 제2 플러그 400 : 접속 부재
500 : 솔더 볼 510 : 제1 몰딩 부재
520 : 제2 몰딩 부재

Claims (10)

  1. 제1 면 및 상기 제1 면에 반대하는 제2 면을 갖는 기판;
    상기 기판을 관통하고, 상기 제1 면으로부터 노출된 제1 접속부 및 상기 제2 면으로부터 노출된 제2 접속부를 갖는 플러그;
    상기 제2 면 상에 형성되는 제1 절연막; 및
    상기 기판 내의 상기 플러그 및 상기 제2 접속부의 외부면 상에 형성되는 제2 절연막을 포함하는 반도체 장치.
  2. 제 1 항에 있어서, 상기 기판의 제1 면 상에 적층되는 다른 반도체 장치와 전기적 연결을 위하여 상기 제1 접속부 상에 형성되는 접속 부재를 더 포함하는 것을 특징으로 하는 반도체 장치.
  3. 제1 면 및 상기 제1 면에 반대하는 제2 면을 갖는 기판, 상기 기판을 관통하며 상기 제1 면으로부터 노출된 제1 접속부와 상기 제2 면으로부터 노출된 제2 접속부를 갖는 플러그, 상기 제2 면 상에 형성되는 제1 절연막, 및 상기 기판 내의 상기 플러그 및 상기 제2 접속부의 외부면 상에 형성되는 제2 절연막을 포함하는 제1 반도체 칩;
    상기 제1 접속부 상에 형성되는 접속 부재; 및
    상기 제1 반도체 칩의 상부에 배치되며, 상기 접속 부재에 의해 상기 제1 반 도체 칩과 전기적으로 연결되는 제2 반도체 칩을 포함하는 반도체 장치.
  4. 제1 면 및 상기 제1 면에 반대하는 제2 면을 갖는 기판을 마련하는 단계;
    상기 기판의 상기 제2 면 상에 제1 절연막을 형성하는 단계;
    상기 제1 절연막 상에 희생막을 형성하는 단계;
    상기 기판을 관통하며 상기 제1 면으로부터 상기 희생막의 일부까지 연장된 개구를 형성하는 단계;
    상기 개구의 내벽 상에 제2 절연막을 형성하는 단계;
    상기 개구를 채우는 플러그를 형성하는 단계; 및
    상기 희생막을 제거하여 상기 플러그의 하부를 상기 제2 면으로부터 노출시키는 단계를 포함하는 반도체 장치의 제조 방법.
  5. 제 4 항에 있어서, 상기 제1 절연막을 형성하는 단계 이전에, 상기 기판의 제2 면을 부분적으로 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제 4 항에 있어서, 상기 희생막을 제거하는 단계는
    상기 희생막의 일부를 제거하여 상기 플러그의 하부면 상의 상기 제2 절연막을 노출시키는 단계;
    상기 노출된 제2 절연막을 제거하여 상기 플러그의 하부면을 노출시키는 단 계; 및
    상기 희생막을 나머지를 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제 4 항에 있어서, 상기 희생막을 제거하는 단계는
    상기 희생막의 일부를 제거하여 상기 플러그의 하부면을 노출시키는 단계; 및
    상기 희생막의 나머지를 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제 4 항에 있어서, 상기 기판의 제1 면으로부터 노출된 상기 플러그 상에 접속 부재를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제 8 항에 있어서, 상기 기판의 제1 면 상에 상기 접속 부재에 의해 전기적으로 연결되는 다른 반도체 장치를 부착시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제 8 항에 있어서, 상기 접속 부재는 솔더를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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