KR101553560B1

KR101553560B1 - 적층 패키지 및 이의 제조 방법

Info

Publication number: KR101553560B1
Application number: KR1020080117780A
Authority: KR
Inventors: 신승우; 윤종호
Original assignee: 삼성전자주식회사
Priority date: 2008-11-26
Filing date: 2008-11-26
Publication date: 2015-09-16
Also published as: KR20100059123A

Abstract

적층 패키지는 제1 반도체 칩, 접속 부재 및 제2 반도체 칩을 포함한다. 상기 제1 반도체 칩은 제1 직경의 관통홀을 갖는 기판 및 상기 관통홀을 채우면서 하부가 상기 관통홀의 외부로 노출되며 상기 제1 직경보다 큰 제2 직경의 구형 형상으로 확장된 플러그를 구비한다. 상기 접속 부재는 상기 플러그의 확장된 하부를 감싸도록 형성된다. 상기 제2 반도체 칩은 상기 제1 반도체 칩의 하부에 배치되며 상기 접속 부재에 의해 상기 제1 반도체 칩과 전기적으로 연결된다. 따라서, 상기 플러그의 구형 형상의 하부는 상기 접속 부재와의 증가된 접합 면적을 제공하게 된다. 이에 따라, 솔더와 같은 상기 접속 부재와 접합된 부분에서의 크랙의 발생이 방지되어 상기 제1 및 제2 반도체 칩들 간의 전기적 기계적 접합 신뢰성을 향상시킬 수 있게 된다.

Description

적층 패키지 및 이의 제조 방법{Stack package and method of manufacturing the same}

본 발명은 적층 패키지 및 이의 제조 방법에 관한 것으로, 보다 상세하게는 다수개의 반도체 칩들이 적층된 적층 패키지 및 이의 제조 방법에 관한 것이다.

최근 반도체 패키지는 전자기기의 집약적인 발달과 소형화에 따라 고집적화, 소형화, 고기능화의 추세에 따라 다양한 기술이 시도되고 있다. 특히, 실장 면적을 최소화하기 위하여 웨이퍼 레벨(level)에서 둘 이상의 단위 반도체 패키지를 적층하여 제조하는 적층 패키지(stack package)가 개발되고 있다.

상기 웨이퍼 레벨 적층 패키지에 있어서, 적층된 반도체 칩들은 상기 반도체 칩을 관통하는 구리와 같은 금속을 갖는 관통 전극을 포함한다. 상기 관통 전극은 금속 범프에 접합되어 상기 반도체 칩들을 서로 전기적으로 연결시킬 수 있다.

그러나, 상기 관통 전극에 접합된 상기 범프는 열적 기계적 스트레스에 의해 쉽게 크랙이 발생할 수 있다. 특히, 상기 금속 펌프가 상기 관통 전극들 간에 좁은 간격이 요구되는 반도체 칩들에 사용될 경우, 상기 관통 전극과 상기 금속 펌프와의 좁은 접합 면적으로 인해 이들 간의 접합 신뢰성이 저하되는 문제가 있다.

본 발명의 목적은 적층된 반도체 칩들을 전기적으로 연결하는 플러그의 접합 신뢰성을 향상시킬 수 있는 적층 패키지를 제공하는 데 있다.

본 발명의 다른 목적은 상술한 적층 패키지를 제조하는 방법을 제공하는 데 있다.

상기 본 발명의 목적을 달성하기 위해 본 발명에 따른 적층 패키지는 제1 반도체 칩, 접속 부재 및 제2 반도체 칩을 포함한다. 상기 제1 반도체 칩은 제1 직경의 관통홀을 갖는 기판 및 상기 관통홀을 채우면서 하부가 상기 관통홀의 외부로 노출되며 상기 제1 직경보다 큰 제2 직경의 구형 형상으로 확장된 플러그를 구비한다. 상기 접속 부재는 상기 플러그의 확장된 하부를 감싸도록 형성된다. 상기 제2 반도체 칩은 상기 제1 반도체 칩의 하부에 배치되며 상기 접속 부재에 의해 상기 제1 반도체 칩과 전기적으로 연결된다.

본 발명의 일 실시예에 있어서, 상기 플러그는 상기 기판의 관통홀 내에 형성되는 몸체부 및 상기 몸체부의 하부에 형성되고 상기 기판의 제1 면상에 돌출된 구형 형상을 갖는 접속부를 포함할 수 있다.

본 발명의 일 실시예에 있어서, 상기 플러그는 도전성 전극 및 상기 도전성 전극의 외부면 상에 형성된 도전성 보호막을 포함할 수 있다. 이 경우에 있어서, 도전성 전극은 구리(Cu)를 포함하고, 상기 도전성 보호막은 니켈(Ni) 또는 니 켈(Ni)/은(Ag)을 포함할 수 있다. 또한, 상기 접속 부재는 솔더를 포함할 수 있다.

본 발명의 일 실시예에 있어서, 상기 제2 반도체 칩은 상기 제1 직경의 제2 관통홀을 갖는 제2 기판 및 상기 제2 관통홀을 채우면서 하부가 상기 제2 관통홀의 외부로 노출되며 상기 제1 직경보다 큰 제2 직경의 구형 형상으로 확장된 제2 플러그를 구비할 수 있다.

상기 본 발명의 다른 목적을 위해 본 발명에 따른 적층 패키지의 제조 방법에 있어서, 제1 면 및 상기 제1 면에 반대하는 제2 면을 가지며, 상기 제1 면측에 다수개의 예비 반도체 칩들이 구비된 웨이퍼를 마련한다. 상기 예비 반도체 칩에 제1 직경을 갖는 제1 개구 및 상기 제1 개구의 하부로부터 확장되어 상기 제1 직경보다 큰 제2 직경의 구형 형상을 갖는 제2 개구를 형성한다. 상기 제1 및 제2 개구들 내에 도전성 물질로 매립하여 확장된 구형 형상의 하부를 갖는 플러그를 형성한다. 상기 웨이퍼의 상기 제2 면을 연마하여 상기 플러그의 하부를 노출시킨다. 상기 웨이퍼를 절단하여 제1 및 제2 반도체 칩들을 형성한다. 상기 제1 반도체 칩의 플러그의 확장된 하부를 감싸는 접속 부재를 형성한다. 상기 제1 반도체 칩의 하부에 제2 반도체 칩을 부착시켜 상기 접속 부재에 의해 상기 제1 반도체 칩과 상기 제2 반도체 칩을 전기적으로 연결시킨다.

본 발명의 일 실시예에 있어서, 상기 예비 반도체 칩에 상기 제1 개구 및 상기 제2 개구를 형성하는 단계는 상기 제1 면상에 하드 마스크를 형성하는 단계, 상기 하드 마스크를 식각 마스크로 이용하여 상기 예비 반도체 칩에 상기 제1 직경을 갖는 제1 개구를 형성하는 단계, 상기 제1 개구의 측벽 상에 스페이서를 형성하는 단계, 및 상기 스페이서를 식각 마스크로 이용하여 상기 제1 개구로부터 확장된 상기 제2 직경의 구형 형상을 갖는 제2 개구를 형성하는 단계를 포함할 수 있다.

본 발명의 일 실시예에 있어서, 상기 제2 개구는 등방성 식각 공정을 이용하여 형성될 수 있다. 상기 제2 개구는 상기 스페이서의 하부가 노출될 때까지 식각될 수 있다.

본 발명의 일 실시예에 있어서, 상기 적층 패키지의 제조 방법은 상기 제1 개구 및 제2 개구들을 세정하는 단계를 더 포함할 수 있다.

본 발명의 일 실시예에 있어서, 상기 확장된 구형 형상의 하부를 갖는 플러그를 형성하는 단계는 상기 제1 및 제2 개구들의 내부면들 상에 도전성 보호막을 형성하는 단계 및 상기 도전성 보호막 상에 상기 제1 및 제2 개구들을 매립하는 도전성 전극을 형성하는 단계를 포함할 수 있다.

이 경우에 있어서, 상기 도전성 전극은 구리(Cu)를 포함하고, 상기 도전성 보호막은 니켈(Ni) 또는 니켈(Ni)/은(Ag)을 포함할 수 있다. 상기 접속 부재는 솔더를 포함할 수 있다.

본 발명의 일 실시예에 있어서, 상기 적층 패키지의 제조 방법은 상기 도전성 보호막을 형성하는 단계 이전에, 상기 제1 및 제2 개구들의 내부면들 상에 절연막을 형성하는 단계를 더 포함할 수 있다.

이 경우에 있어서, 상기 플러그의 하부를 노출시키는 단계는 상기 플러그의 하부를 감싸는 상기 절연막을 제거하는 단계를 더 포함할 수 있다.

이와 같이 구성된 본 발명에 따른 적층 패키지는 제1 반도체 칩을 관통하며, 상기 제1 반도체 칩의 하부에 배치된 제2 반도체 칩을 서로 전기적으로 연결시키기 위한 플러그를 포함한다. 상기 제1 반도체 칩은 제1 직경의 관통홀을 갖는 기판을 포함한다. 상기 플러그의 하부는 상기 관통홀의 외부로 노출되며 상기 제1 직경보다 큰 제2 직경의 구형 형상으로 확장된다.

접속 부재는 상기 플러그의 확장된 하부를 감싸도록 형성되고, 상기 제2 반도체 칩은 상기 접속 부재에 의해 상기 제1 반도체 칩과 전기적으로 연결된다.

따라서, 상기 플러그의 구형 형상의 하부는 상기 접속 부재와의 증가된 접합 면적을 제공하게 된다. 상기 접속 부재는 상기 플러그의 구형 형상의 하부를 감싸면서 접합된다. 이에 따라, 솔더와 같은 상기 접속 부재와 접합된 부분에서의 크랙의 발생이 방지되어 상기 제1 및 제2 반도체 칩들 간의 전기적 기계적 접합 신뢰성을 향상시킬 수 있게 된다.

더욱이, 상기 확장된 구형 형상의 플러그의 하부는 외부면 상에 도전성 보호막을 더 포함한다. 상기 도전성 보호막은 솔더와 같은 상기 접속 부재에 대하여 우수한 접합성을 가질 수 있다. 따라서, 상기 플러그의 산화를 방지하고 상기 접속 부재와의 접합 신뢰성을 향상시키게 된다.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 적층 패키지 및 이의 제조 방법에 대해 상세히 설명한다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하 게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

도 1은 본 발명의 일 실시예에 따른 적층 패키지를 나타내는 단면도이고, 도 2는 도 1의 A 부분을 나타내는 확대 단면도이다.

도 1 및 도 2를 참조하면, 적층 패키지(500)는 제1 및 제2 반도체 칩들(100, 200)을 포함한다. 제1 반도체 칩(100)은 제2 반도체 칩(200) 상에 적층된다.

제1 및 제2 반도체 칩들(100, 200)은 내부에 형성된 다수개의 회로 소자들을 포함할 수 있다. 상기 회로 소자는 다수개의 메모리 소자들을 포함할 수 있다. 상기 메모리 소자의 예로는 휘발성 반도체 메모리 소자와 비휘발성 반도체 메모리 소자를 들 수 있다. 상기 휘발성 반도체 메모리 소자의 예로는 DRAM, SRAM 등을 들 수 있다. 상기 비휘발성 반도체 메모리 소자의 예로는 EPROM, EEPROM, Flash EEPROM 등을 들 수 있다.

제1 반도체 칩(100)은 제1 관통홀(130)를 갖는 제1 기판(110) 및 제1 관통홀(130)을 채우는 제1 플러그(160)를 포함한다. 제2 반도체 칩(200)은 제2 관통홀(230)을 갖는 제2 기판(210) 및 제2 관통홀(230)을 채우는 제2 플러그(260)를 포함한다.

본 발명의 실시예들에 있어서, 제1 기판(110)은 제1 활성면(112) 상에 형성된 제1 칩 패드(도시되지 않음)를 포함할 수 있다. 제2 기판(210)은 제2 활성면(212) 상에 형성된 제2 칩 패드(도시되지 않음)를 포함할 수 있다. 상기 제1 칩 패드는 제2 반도체 칩(200)의 상기 제2 칩 패드에 대응하여 제1 활성면(112) 상에 형성될 수 있다.

도면에 도시되지는 않았지만, 제1 플러그(160)는 상기 제1 칩 패드가 형성된 영역에 형성되어 상기 제1 칩 패드를 관통할 수 있다. 제2 플러그(260)는 제1 플러그(160)에 대응하여 상기 제2 칩 패드가 형성된 영역에 형성되어 상기 제2 칩 패드를 관통할 수 있다.

제1 반도체 칩(100)의 제1 플러그(160)는 제2 반도체 칩(200)의 제2 플러그(260) 상에 배치될 수 있다. 제1 반도체 칩(100)은 솔더와 같은 접속 부재(300)를 매개로하여 제2 반도체 칩(200)과 전기적으로 연결될 수 있다.

도면에 도시되지는 않았지만, 적층된 제1 및 제2 반도체 칩들(100, 200)은 실장 기판(도시되지 않음)에 실장될 수 있다. 예를 들면, 상기 실장 기판은 인쇄회로기판(PCB)일 수 있다. 제2 반도체 칩(200)은 제1 접착 필름(도시되지 않음)을 매개로 상기 실장 기판 상에 실장되고, 제1 반도체 칩(100)은 제2 접착 필름(400)을 매개로 제2 반도체 칩(200) 상에 적층될 수 있다.

예를 들면, 상기 실장 기판은 솔더와 같은 전기적 연결 수단에 의해 제2 반도체 칩(200)의 제2 플러그(260)의 하부와 전기적으로 연결될 수 있다. 따라서, 본 발명에 따른 적층 패키지(500)는 상기 실장 기판, 상기 전기적 연결 수단 및 제1 및 제2 플러그들(160, 260)을 통해 신호를 입력 및 출력할 수 있다. 이 때, 제1 및 제2 플러그들(160, 260)은 최소화된 신호 전송 경로로 이용되어 적층 패키지(500)의 전기적 로딩을 최소화시킬 수 있다.

본 발명의 일 실시예에 있어서, 제1 반도체 칩(100)의 제1 플러그(160)는 제1 몸체부(162) 및 제1 접속부(164)를 포함할 수 있다. 제1 몸체부(162)는 제1 기판(110)의 제1 관통홀(130) 내에 형성될 수 있다.

제1 접속부(164)는 제1 몸체부(162)의 하부에 형성될 수 있다. 제1 접속부(164)는 제1 몸체부(162)와 일체로 형성될 수 있다. 제1 접속부(164)는 제1 관통홀(130)의 외부로 노출되며, 제1 접속부(164)는 구형 형상을 가질 수 있다. 제1 접속부(164)는 제1 기판(110)의 제1 활성면(112)의 반대면 상에 돌출된 구형 형상을 가질 수 있다. 제1 플러그(160)의 상부는 제1 기판(110)의 제1 활성면(112) 상에서 노출될 수 있다.

예를 들면, 제1 몸체부(162)는 제1 직경(D1)의 원기둥 형상을 가질 수 있다. 제1 접속부(164)는 제1 직경(D1)보다 큰 제2 직경(D2)으로 확장된 구형 형상을 가질 수 있다. 이 때, 제1 접속부(164)는 원형 또는 타원형의 단면 형상을 가질 수 있다.

제2 반도체 칩(200)의 제2 플러그(260)는 제2 몸체부(262) 및 제2 접속부(264)를 포함할 수 있다. 제2 몸체부(262)는 제2 기판(210)의 제2 관통홀(230) 내에 형성될 수 있다. 제2 접속부(264)는 제2 몸체부(262)의 하부에 형성될 수 있다. 제2 접속부(264)는 제2 몸체부(262)와 일체로 형성될 수 있다. 제2 플러그(260)의 상부는 제2 기판(210)의 제2 활성면(212) 상에서 노출될 수 있다.

제2 접속부(264)는 제2 관통홀(230)의 외부로 노출되며, 제2 접속부(264)는 구형 형상을 가질 수 있다. 제2 접속부(264)는 제2 기판(210)의 제2 활성면(212)의 반대면 상에 돌출된 구형 형상을 가질 수 있다.

접속 부재(300)는 제1 플러그(160) 및 제2 플러그(260) 사이에 배치될 수 있다. 제2 플러그(260)의 상부는 접속 부재(300)와 접촉하고, 제1 플러그(160)의 하부, 즉, 제1 접속부(164)는 접속 부재(300)와 접촉할 수 있다. 따라서, 제1 플러그(160)는 접속 부재(300)에 의해 제2 플러그(260)와 전기적으로 연결될 수 있다. 예를 들면, 접속 부재(300)는 솔더와 같은 도전성 금속을 포함할 수 있다.

제1 관통홀(130)로부터 노출된 제1 플러그(160)의 제1 접속부(164)는 제2 직경(D2)의 구형 형상을 갖는다. 따라서, 구형 형상의 제1 접속부(164)는 접속 부재(300)와의 증가된 접합 면적을 제공하게 된다. 접속 부재(300)는 제1 플러그(160)의 제1 접속부(164)의 구형 형상을 감싸면서 접합된다. 이에 따라, 솔더와 접합된 부분에서의 크랙의 발생이 방지되어 제1 및 제2 반도체 칩들(100, 200)의 연결에 있어 전기적 기계적 신뢰성을 향상시킬 수 있게 된다.

본 발명의 일 실시예에 있어서, 제1 플러그(160)의 제1 접속부(164)는 도전성 전극(62) 및 도전성 전극(62)의 외부면 상에 형성된 도전성 보호막(52)을 포함할 수 있다. 예를 들면, 도전성 전극(62)은 구리(Cu), 텅스텐(W), 금(Au), 은(Ag), 백금(Pt) 등을 포함할 수 있다. 본 발명의 일 실시예에 있어서, 도전성 전극(62)은 구리(Cu)를 포함할 수 있다.

도전성 보호막(52)은 도전성 전극(62)을 보호하기 위하여 도전성 전극(62)의 외부면 상에 형성될 수 있다. 도전성 보호막(52)은 확산성 및 산화성이 낮으며, 솔더에 대한 접합성이 우수한 도전막일 수 있다. 본 발명의 일 실시예에 있어서, 도 전성 보호막(52)은 니켈(Ni) 또는 니켈(Ni)/은(Ag)을 포함할 수 있다.

확장된 구형 형상을 갖는 제1 접속부(164)의 도전성 전극(62) 상에는 도전성 보호막(52)이 형성되어 있다. 도전성 보호막(52)은 솔더와 같은 접속 부재(300)에 대하여 우수한 접합성을 가질 수 있다. 이에 따라, 접속 부재(300)는 제1 플러그(160)의 하부에 접합되어 상기 구형 형상을 전체적으로 감싸게 된다. 따라서, 구리와 같은 도전성 전극(160)의 산화가 방지되고 접속 부재(300)와의 증가된 접합 면적을 제공하게 된다.

본 발명의 실시예들에 있어서, 제1 반도체 칩(100) 상에 다른 반도체 칩들이 적층될 수 있으며, 적층 패키지(500)의 적층된 반도체 칩들의 개수는 이에 제한되지 않음을 이해할 수 있을 것이다.

이하에서는, 상술한 적층 패키지를 제조하는 방법에 대하여 상세히 설명하기로 한다.

도 3 내지 도 11은 본 발명의 일 실시예에 따른 도 1의 적층 패키지를 제조하는 방법을 나타내는 단면도들이다.

도 3을 참조하면, 다수개의 예비 반도체 칩(11)들이 구비된 웨이퍼(W)를 마련하고, 예비 반도체 칩(11)의 플러그가 형성될 영역을 정의하는 산화막 패턴(20) 및 하드 마스크(22)를 형성한다.

본 발명의 일 실시예에 있어서, 웨이퍼(W)는 다이 영역(DA) 및 절단 영역(CA)을 포함할 수 있다. 예비 반도체 칩(11)들은 웨이퍼(W)의 실리콘 기판(10)의 다이 영역(DA)에 형성될 수 있다. 예비 반도체 칩(11)들은 절단 영역(CA)에 의해 구분될 수 있다. 절단 영역(CA)은 이후의 소잉(sawing) 공정과 같은 절단 공정에 의해 절단되어 상기 예비 반도체 칩들로부터 개별적으로 분리된 반도체 칩들을 형성할 수 있다.

웨이퍼(W)는 제1 면(12) 및 제1 면(12)에 반대하는 제2 면(14)을 가질 수 있다. 예를 들면, 제1 면(12)은 활성면(active surface)일 수 있으며, 예비 반도체 칩(11)들은 웨이퍼(W)의 제1 면(12) 측에 구비될 수 있다. 예비 반도체 칩(11)의 제1 면(12) 상에는 외부 신호와의 연결을 위한 다수개의 칩 패드들(도시되지 않음)이 형성될 수 있다.

산화막 패턴(20)은 실리콘 산화물과 같은 산화물로 형성될 수 있다. 예를 들면, 산화막 패턴(20)은 중온 산화물(MTO)을 사용하여 형성될 수 있다. 산화막 패턴(20)은 화학 기상 증착(CVD) 공정, 열 산화 공정, 플라즈마 증대 화학 기상 증착(PECVD) 공정, 원자층 적층(ALD) 공정, 저압 화학 기상 증착(LPCVD) 공정, 고밀도 플라즈마 화학 기상 증착(HDP-CVD) 공정 등을 이용하여 형성될 수 있다.

하드 마스크(22)는 기판(10) 및 산화막 패턴(20)에 대한 식각 선택비를 갖는 물질을 사용하여 형성될 수 있다. 예를 들면, 하드 마스크(22)는 실리콘 질화물과 같은 질화물이나 실리콘 산질화물 등의 산질화물을 사용하여 형성될 수 있다. 하드 마스크(22)는 화학 기상 증착(CVD) 공정, 플라즈마 증대 화학 기상 증착(PECVD) 공정, 원자층 적층(ALD) 공정, 저압 화학 기상 증착(LPCVD) 공정, 스퍼터링 공정 등을 이용하여 형성될 수 있다.

본 발명의 일 실시예에 있어서, 산화막 패턴(20)과 하드 마스크(22)는 사진 식각 공정을 통하여 기판(10) 상에 형성될 수 있다. 예를 들면, 기판(10) 상에 산화막 및 하드 마스크층을 순차적으로 형성한 후, 이러한 하드 마스크층 및 산화막에 대해 사진 식각 공정을 수행함으로써, 기판(10) 상에 제1 개구가 형성될 부분을 노출시키는 산화막 패턴(20)과 하드 마스크(22)를 형성할 수 있다.

본 발명의 일 실시예에 있어서, 도면에 도시되지는 않았지만, 산화막 패턴(20)과 하드 마스크(22)는 상기 칩 패드가 형성된 영역의 일부를 노출시킬 수 있다.

본 발명의 다른 실시예에 있어서, 기판(10)에 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 상기 제1 개구를 형성하기 위한 식각 마스크로 사용할 수 있다.

도 4를 참조하면, 하드 마스크(22) 및 산화막 패턴(20)을 식각 마스크들로 이용하는 제1 식각 공정을 수행하여 기판(10)에 제1 개구(30)를 형성한다. 하드 마스크(22) 및 산화막 패턴(20)에 의해 노출되는 부분의 기판(10)을 식각하여 기판(10)의 제1 면(12)으로부터 하방으로 제1 개구(30)를 형성할 수 있다.

예를 들면, 제1 개구(30)는 기판(10)의 제1 면(12)으로부터 소정의 제1 직경(D1) 및 제1 깊이를 가질 수 있다.

본 발명의 일 실시예에 있어서, 상기 제1 식각 공정은 습식 식각 공정 및 건식 식각 공정을 포함할 수 있다. 이러한 식각 공정 동안, 기판(10)을 식각하는 식각 가스의 조성을 조절하여 기판(10)에 대해 실질적으로 수직한 방향으로 제1 직 경(D1) 및 상기 제1 깊이를 갖는 제1 개구(30)를 형성할 수 있다.

도 5를 참조하면, 제1 개구(30)의 저면과 측벽 그리고 하드 마스크(22) 상에 스페이서(42, 도 6 참조) 형성용 절연막(40)을 연속적으로 형성한다. 절연막(40)은 기판(10)에 대하여 식각 선택비를 갖는 물질을 사용하여 형성할 수 있다.

예를 들면, 절연막(40)은 실리콘 질화물 등의 질화물이나 실리콘 산질화물과 같은 산질화물을 사용하여 형성할 수 있다. 또한, 절연막(40)은 화학 기상 증착(CVD) 공정, 플라즈마 증대 화학 기상 증착(PECVD) 공정, 원자층 적층(ALD) 공정, 저압 화학 기상 증착 공정(LPCVD), 스퍼터링(sputtering) 공정 등을 이용하여 형성될 수 있다.

본 발명의 일 실시예에 있어서, 절연막(40)은 하드 마스크(22)와 실질적으로 동일한 물질을 사용하여 형성될 수 있다. 이와 다르게, 절연막(40)과 하드 마스크(22)는 서로 상이한 물질을 사용하여 형성될 수 있다.

도 6을 참조하면, 절연막(40)을 이방성 식각 공정으로 식각하여 제1 개구(30)의 측벽 상에 스페이서(42)를 형성한다.

본 발명의 일 실시예에 있어서, 절연막(40)과 하드 마스크(22)가 동일한 물질을 포함하므로, 스페이서(42)를 형성하기 위한 상기 이방성 식각 공정 동안 제1 개구(30)의 저면 상의 절연막(40)이 제거되는 동시에 산화막 패턴(20) 상의 하드 마스크(22)도 제거될 수 있다. 예를 들면, 절연막(40)과 하드 마스크(22)가 모두 실리콘 질화물로 이루어질 경우, 인산을 포함하는 식각 용액이나 식각 가스를 사용하여 스페이서(42)를 형성할 수 있다.

제1 개구(30)의 측벽 상에 스페이서(42)가 형성되면, 제1 개구(30)의 저면을 이루는 기판(10)의 일부가 다시 노출된다. 스페이서(42)는 기판(10)에 대한 식각 선택비를 갖는 물질로 이루어지기 때문에, 스페이서(42)를 형성하기 위한 식각 공정의 식각 종료 시점을 정확하게 조절하여 제1 개구(30)의 저면을 통해 노출되는 기판(10)의 면적을 조절할 수 있다.

도 7을 참조하면, 스페이서(42)를 식각 마스크로 이용하는 제2 식각 공정을 수행하여 제1 개구(30)로부터 확장된 제2 개구(32)를 형성한다. 상기 제2 식각 공정에 의해, 스페이서(42) 아래의 제1 개구(30)의 하부는 확장되어 제2 개구(32)가 형성된다. 제2 개구(32)는 제1 개구(30)의 제1 직경(D1)보다 큰 제2 직경(D2)을 갖게 된다.

예를 들면, 상기 제2 식각 공정은 등방성 식각 공정을 포함할 수 있다. 또한, 상기 제2 식각 공정은 습식 식각 공정 또는 건식 식각 공정을 포함할 수 있다.

본 발명의 일 실시예에 있어서, 등방성 식각 공정을 이용하여 제1 개구(30)의 하부를 구형 형상으로 확장시켜 제1 개구(30)에 연결되는 제2 개구(32)를 형성할 수 있다. 이 때, 제2 개구(32)는 원형 또는 타원형의 단면 형상을 가질 수 있다. 또한, 상기 제2 식각 공정은 스페이서(42)의 하부가 노출될 때까지 진행될 수 있다.

도 8을 참조하면, 스페이서(42)를 제거하여 제1 및 제2 개구들(30, 32)을 갖는 리세스 구조를 완성한다. 본 발명의 일 실시예에 있어서, 질화물을 포함하는 스페이서(42)는 인산을 포함하는 식각 용액이나 식각 가스를 사용하여 기판(10)으로 부터 스페이서(42)를 제거할 수 있다.

본 발명의 일 실시예에 있어서, 기판(10)으로부터 스페이서(42)를 제거한 후, 습식 세정 공정을 추가적으로 수행하여 제1 및 제2 개구들(30, 32)의 내면 상에 잔류하는 원하지 않는 물질을 제거할 수 있다. 이 경우, 산화물을 포함하는 산화막 패턴(20)도 기판(10)으로부터 완전히 제거될 수 있다.

도 9를 참조하면, 제1 및 제2 개구들(30, 32)의 내면에 절연막(50)을 형성한다. 절연막(50)은 적어도 제1 개구(30)의 측벽 및 기판(10) 상에 형성될 수 있다.

예를 들면, 절연막(50)은 화학적 기상 증착(CVD) 공정에 의해 형성될 수 있다. 절연막(50)은 산화물, 질화물 등을 포함할 수 있다. 이들은 단독 또는 이들을 혼합하여 사용할 수 있다. 절연막(50)은 제1 및 제2 개구들(30, 32)에 충진될 플러그와 제1 및 제2 개구들((30, 32)의 측벽 사이의 접촉에 따른 전기적 쇼트를 방지할 수 있다.

이어서, 제1 및 제2 개구들(30, 32)을 포함한 웨이퍼(W)의 제1 면(12) 상에 도전성 보호막(52) 및 시드층(도시되지 않음)을 형성할 수 있다.

본 발명의 실시예들에 있어서, 도전성 보호막(52)은 확산성 및 산화성이 낮으며, 솔더와 같은 접속 부재에 대한 접합성이 우수한 도전막일 수 있다. 또한, 도전성 보호막(52)은 절연막(50)에 대하여 식각 선택비를 갖는 물질을 이용하여 형성될 수 있다.

예를 들면, 도전성 보호막(52)은 니켈(Ni), 니켈(Ni)/은(Ag), 티타늄(Ti), 탄탈륨(Ta), 티타늄질화물(TiN), 탄탈륨질화물(TaN) 등을 포함할 수 있다. 본 발명 의 일 실시예에 있어서, 도전성 보호막(52)은 니켈(Ni) 또는 니켈(Ni)/은(Ag)을 포함할 수 있다. 도전성 보호막(52)은 물리 기상 증착(PVD) 공정, 전해 도금 공정, 무전해 도금 공정, 화학 기상 증착(CVD) 공정 등을 통해 형성될 수 있다.

예를 들면, 상기 시드층은 구리(Cu), 코발트(Co), 티타늄(Ti)/구리(Cu), 티타늄(Ti)/팔라듐(Pd), 티타늄(Ti)/니켈(Ni), 크롬(Cr)/구리(Cu) 또는 이들의 조합으로 이루어진 합금층을 포함할 수 있다. 상기 시드층은 스퍼터링 공정에 의해 형성될 수 있다.

도 10을 참조하면, 제1 및 제2 개구들(30, 32)을 도전성 물질로 채우면서 확장된 구형 형상의 하부를 갖는 플러그(160)를 형성한다. 상기 도전성 물질은 도전성 도전막(52) 상에 제1 및 제2 개구들(30, 32)을 매립하는 도전성 전극(62)을 형성한다. 따라서, 플러그(160)는 도전성 보호막(52) 및 도전성 전극(62)을 포함할 수 있다. 예를 들면, 도전성 전극(62)은 물리 기상 증착 공정, 전해 도금 공정, 무전해 도금 공정, 화학 기상 증착 공정 등을 통해 형성될 수 있다.

본 발명의 일 실시예에 있어서, 웨이퍼(W)의 제1 면(12) 상에 제1 개구(30, 32) 및 제1 면(12)의 일부를 노출시키는 마스크(54)를 형성한 후, 마스크(54)에 의해 노출된 개구(30, 32) 및 제1 면(12)의 일부를 첨가제가 혼합된 도금액에 노출시킬 수 있다. 상기 시드층을 전극으로 이용하여 제1 및 제2 개구들(30, 32)을 채우는 도전성 전극(62)을 형성할 수 있다. 예를 들면, 도전성 전극(62)은 구리(Cu), 텅스텐(W), 금(Au), 은(Ag), 백금(Pt) 등을 포함할 수 있다.

도 11을 참조하면, 웨이퍼(W)의 제2 면(14)을 연마하여 플러그(160)의 하부 를 노출시킨다.

먼저, 웨이퍼(W)의 제1 면(12) 상에 형성된 마스크(54)를 제거한 후, 제1 면(12) 상에 돌출된 플러그(160)에 의해 노출된 상기 시드층 및 도전성 보호막(52)을 제거할 수 있다. 예를 들면, 플러그(160)를 식각 마스크로 이용하여 플러그(160) 외측의 상기 시드층 및 상기 도전성 보호막(52)을 선택적으로 제거할 수 있다.

이어서, 웨이퍼(W)의 하부면을 연마 공정 또는 식각 공정에 의해 제거하여 플러그(160)의 하부를 노출시킬 수 있다. 기판(10)의 제2 면(14)상에는 구형 형상의 플러그(160)의 하부가 돌출되게 된다.

이 때, 플러그(160)의 하부에는 절연막(50)이 남아 있을 수 있다. 본 발명의 일 실시예에 있어서, 플러그(160)의 하부 상의 절연막(50)은 식각 공정에 의해 제거될 수 있다. 도전성 보호막(52)은 절연막(50)에 대하여 식각 선택비를 가지므로, 절연막(50)이 제거되는 동안 식각 저지막의 역할을 하게 된다.

이에 따라, 플러그(160)의 상부는 기판(10)의 제1 면(12) 상에서 외부로 노출되고, 확장된 구형 형상을 갖는 플러그(160)의 하부는 기판(10)의 제2 면(14) 상에서 돌출되어 외부로 노출된다.

이후, 웨이퍼(W)의 절단 영역(CA)을 따라 절단하여 개별적으로 분리된 반도체 칩들을 형성한다.

도 1 및 도 2를 다시 참조하면, 제2 반도체 칩(200) 상에 개별적으로 분리된 제1 반도체 칩(100)을 적층한다.

예를 들면, 제2 반도체 칩(200)이 형성된 웨이퍼(W) 상에 제1 반도체 칩(100)을 적층한 후, 웨이퍼(W)를 절단하여 적층된 제1 및 제2 반도체 칩들(100, 200)을 형성할 수 있다. 이 경우에 있어서, 웨이퍼(W)의 테스트 공정을 통해 양호한 제2 반도체 칩(200)이 선택되고, 선택된 제2 반도체 칩(200) 상에 개별적으로 분리된 제1 반도체 칩(100)을 적층할 수 있다. 이와 다르게, 개별적으로 분리된 제1 반도체 칩(100)을 개별적으로 분리된 제2 반도체 칩(200) 상에 적층할 수 있다.

제1 반도체 칩(100)은 제2 접착 필름(400)을 매개로하여 제2 반도체 칩(200) 상에 적층될 수 있다. 예를 들면, 제2 접착 필름(400)은 에폭시(epoxy), 폴리이미드(polyimide) 등을 포함할 수 있다.

본 발명의 일 실시예에 있어서, 제2 반도체 칩(200)의 제2 플러그(260)의 상부 상에 접속 부재(300)를 형성한 후에, 제2 반도체 칩(200) 상에 제1 반도체 칩(100)을 적층할 수 있다. 이 때, 제1 반도체 칩(100)의 제1 플러그(160)는 제2 반도체 칩(200)의 제2 플러그(260)와 정렬되고, 제1 플러그(160)의 하부는 접속 부재(300)와 접촉하게 된다. 이 때, 접속 부재(300)는 제1 플러그(160)의 하부에 접합되어 상기 구형 형상을 감싸게 된다.

예를 들면, 접속 부재(300)는 솔더를 포함할 수 있다. 확장된 구형 형상을 갖는 제1 플러그(160)의 하부 상에는 도전성 보호막(52)이 형성되어 있다. 도전성 보호막(52)은 솔더에 대하여 우수한 접합성을 가지고 있으며, 이에 따라, 솔더는 제1 플러그(160)의 하부에 접합되어 상기 구형 형상을 전체적으로 감싸게 된다.

따라서, 제1 플러그(160)의 구형 형상의 하부는 접속 부재(300)와의 증가된 접합 면적을 제공하게 된다. 접속 부재(300)는 제1 플러그(160)의 구형 형상의 하부를 감싸면서 접합된다. 이에 따라, 솔더와 접합된 부분에서의 크랙의 발생이 방지되어 제1 및 제2 반도체 칩들(100, 200)의 연결에 있어 전기적 기계적 신뢰성을 향상시킬 수 있게 된다.

이어서, 적층된 제1 및 제2 반도체 칩들(100, 200)은 실장 기판(도시되지 않음) 상에 실장되어 적층 패키지(500)를 완성하게 된다.

상술한 바와 같이, 본 발명의 실시예들에 따른 적층 패키지는 제1 반도체 칩을 관통하며, 상기 제1 반도체 칩의 하부에 배치된 제2 반도체 칩을 서로 전기적으로 연결시키기 위한 플러그를 포함한다. 상기 제1 반도체 칩은 제1 직경의 관통홀을 갖는 기판을 포함한다. 상기 플러그의 하부는 상기 관통홀의 외부로 노출되며 상기 제1 직경보다 큰 제2 직경의 구형 형상으로 확장된다.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

도 1은 본 발명의 일 실시예에 따른 적층 패키지를 나타내는 단면도이다.

도 2는 도 1의 A 부분을 나타내는 확대 단면도이다.

<도면의 주요부분에 대한 부호의 설명>

10 : 기판 20 : 산화막 패턴

22 : 하드 마스크 30 : 제1 개구

32 : 제2 개구 42 : 스페이스

52 : 도전성 보호막 62 : 도전성 전극

100 : 제1 반도체 칩 130 : 제1 관통홀

160 : 제1 플러그 162 : 제1 몸체부

164 : 제1 접속부 200 : 제2 반도체 칩

230 : 제2 관통홀 260 : 제2 플러그

300 : 접속 부재 500 : 적층 패키지

Claims

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제1 면 및 상기 제1 면에 반대하는 제2 면을 가지며, 상기 제1 면측에 다수개의 예비 반도체 칩들이 구비된 웨이퍼를 마련하는 단계;

상기 예비 반도체 칩에 제1 직경을 갖는 제1 개구 및 상기 제1 개구의 하부로부터 확장되어 상기 제1 직경보다 큰 제2 직경의 구형 형상을 갖는 제2 개구를 형성하는 단계;

상기 제1 및 제2 개구들 내에 도전성 물질로 매립하여 확장된 구형 형상의 하부를 갖는 플러그를 형성하는 단계;

상기 웨이퍼의 상기 제2 면을 연마하여 상기 플러그의 하부를 노출시키는 단계;

상기 웨이퍼를 절단하여 제1 및 제2 반도체 칩들을 형성하는 단계;

상기 제1 반도체 칩의 플러그의 확장된 하부를 감싸는 접속 부재를 형성하는 단계; 및

상기 제1 반도체 칩의 하부에 제2 반도체 칩을 부착시켜 상기 접속 부재에 의해 상기 제1 반도체 칩과 상기 제2 반도체 칩을 전기적으로 연결시키는 단계를 포함하는 적층 패키지의 제조 방법.
제 7 항에 있어서, 상기 예비 반도체 칩에 상기 제1 개구 및 상기 제2 개구를 형성하는 단계는

상기 제1 면상에 하드 마스크를 형성하는 단계;

상기 하드 마스크를 식각 마스크로 이용하여 상기 예비 반도체 칩에 상기 제1 직경을 갖는 제1 개구를 형성하는 단계;

상기 제1 개구의 측벽 상에 스페이서를 형성하는 단계; 및

상기 스페이서를 식각 마스크로 이용하여 상기 제1 개구로부터 확장된 상기 제2 직경의 구형 형상을 갖는 제2 개구를 형성하는 단계를 포함하는 것을 특징으로 하는 적층 패키지의 제조 방법.
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제 7 항에 있어서, 상기 확장된 구형 형상의 하부를 갖는 플러그를 형성하는 단계는

상기 제1 및 제2 개구들의 내부면들 상에 도전성 보호막을 형성하는 단계; 및

상기 도전성 보호막 상에 상기 제1 및 제2 개구들을 매립하는 도전성 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 적층 패키지의 제조 방법.
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제 12 항에 있어서, 상기 도전성 보호막을 형성하는 단계 이전에, 상기 제1 및 제2 개구들의 내부면들 상에 절연막을 형성하는 단계를 더 포함하는 것을 특징 으로 하는 적층 패키지의 제조 방법.
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