KR100954003B1 - 웨이퍼 관통 인터커넥트의 형성 방법 및 그로부터 형성된구조체 - Google Patents

웨이퍼 관통 인터커넥트의 형성 방법 및 그로부터 형성된구조체 Download PDF

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Abstract

반도체 기판 내에 도전성 비아 또는 웨이퍼 관통 인터커넥트를 형성하는 방법 및 그에 따른 웨이퍼 관통 인터커넥트 구조체가 개시된다. 본 발명의 일 실시예에서, 웨이퍼 관통 인터커넥트 구조체의 형성 방법은 기판의 제1 표면 내에 개구를 형성하는 단계, 개구의 내부 표면 상에 제1 절연 또는 유전체 층을 성막하는 단계, 제1 유전체 층 위에 전기 도전층을 성막하는 단계, 개구의 내부 표면 상에 그리고 전기 도전성 재료 위에 제2 절연 또는 유전체 층을 성막하는 단계, 및 기판의 반대편의 제2 표면을 통해 전기 도전층의 일부분을 노출시키는 단계를 포함한다. 본 발명의 방법에 의해 생산된 웨이퍼 관통 인터커넥트를 포함하는 반도체 소자가 또한 설명된다.
반도체 소자, 개구, 유전체 층, 도전층, 웨이퍼 관통 인터커넥트

Description

웨이퍼 관통 인터커넥트의 형성 방법 및 그로부터 형성된 구조체{METHODS OF FORMING THROUGH-WAFER INTERCONNECTS AND STRUCTURES RESULTING THEREFROM}
본 발명은 일반적으로 반도체 제조 기술 및 반도체 기판 내의 전기 접점의 형성 방법에 관한 것이다. 더욱 상세하게는, 본 발명은 반도체 기판 내의 웨이퍼 관통(through-wafer) 인터커넥트의 형성 방법 및 그로부터 형성된 구조체에 관한 것이다.
반도체 기판은 흔히 그를 통하여 연장하는 비아(via)를 가지며, 비아는, 예를 들어 반도체 소자의 일 표면 상의 회로를 그의 다른 표면 상의 회로와 접속시키거나 외부 회로와의 접속부를 수용하기 위해 사용되는 인터커넥트(interconnect)(통상 웨이퍼 관통 인터커넥트 또는 TWI로 알려짐)를 형성하는 도전성 재료로 채워져 있다.
본 명세서에 사용되는 바와 같이, 비아는 도전성 재료 또는 도전성 부재를 그 내부에 갖는 홀(hole) 또는 개구를 지칭하며, 이는 기판을 실질적으로 관통하여 (예를 들어, 실질적으로 일 표면으로부터 다른 반대편의 표면으로) 연장한다. 비아는 본드 패드가 형성되지 않은 기판의 면 상에 위치한 반도체 소자, 전기 구성요소 또는 회로의 전기 접속부를 수용하기 위해 사용될 수 있다. 비아는 통상 다양 한 용도로 다양한 기판 내에 형성된다. 예를 들어, 단일 다이 패키지를 위한 인터포저(interposer), 다중 다이 패키지를 위한 인터커넥트, 및 반도체 다이스를 시험 장치에 임시로 연결하기 위한 접촉 프로브 카드가 이들의 구조체 내에 흔히 비아를 채용한다.
더 구체적인 예에서, (예를 들어, 웨이퍼 시험 장치의 전체 또는 부분 상에서) 반도체 다이의 본드 패드들을 임시로 그리고 동시에 접속시키기 위해 시험 장치가 형성될 수 있다. 시험 인터포저로 채용된 기판은 그를 관통하는 비아를 포함하여, 반도체 다이스의 본드 패드 패턴과 정합하는 인터포저 기판의 일 면 상의 도전성 인터커넥트 구조체의 패턴 및 시험 장치와 접속을 위한 인터포저 기판의 반대면 상의 복수의 인터커넥트를 제공한다. 따라서, 인터포저 기판의 비아는 반도체 다이스(또는 다른 소자)와 시험 장치 사이의 전기 접속을 제공한다.
규소와 같은 반도체성 재료를 관통하여 비아가 형성되는 경우, 비아를 구성하는 한 가지 공지된 방법은, 매우 작은 라우터 또는 드릴 비트가 선봉 홀(precursor hole)을 생성하도록 종축에 대해 반경 방향으로 이동하면서 종축을 중심으로 회전하는 소위 "트레판(trepan)" 공정에 의해 제1 홀(때로는 "선봉 홀"로 지칭됨)을 형성하는 것을 포함한다. 선봉 홀의 직경은 완성된 비아의 의도한 직경보다 크다. 선봉 홀을 형성한 후, 산화 분위기에 노출시킴으로써 홀의 표면 상에 얇은 산화규소 층을 형성하거나, 홀을 산화시키고 이어서 이를 절연성 중합체 재료로 코팅함으로써, 절연(유전체) 층이 홀 내에 형성된다. 절연성 중합체 재료 코팅이 바람직할 때, 파릴렌(Parylene™)과 같은 적합한 중합체가 기판 위로 그리고 그 의 일 면 상의 각각의 선봉 홀 내부로, 홀의 반대편 단부에 음압(즉, 진공)을 가하면서 증착된다. 몇몇 경우에서, 주어진 중합체 재료의 실리콘에 대한 접착력이 비교적 낮을 수 있기 때문에, 홀의 표면은 중합체 재료의 접착력을 개선하도록 산화될 수 있다.
절연성 중합체 재료가 각각의 선봉 홀 내부로 흡인되어 이를 충전하고, 중합체는 경화된다. 비아 홀이 선봉 홀의 직경보다 작은 직경을 나타내도록 경화된 절연성 중합체 재료 내에 (예컨대, 충격 드릴 또는 레이저에 의해) 드릴가공되거나 또는 달리 형성된다. 그 후, 비아 홀은 기판의 대향하는 표면들 사이의 도전성 경로를 제공하도록, 통상적으로 금속, 금속 합금 또는 금속 함유 재료를 포함하는 도전성 재료로 충전된다. 비아의 도전성 재료는 절연성 중합체 재료의 층 또는 층들에 의해 기판 자체로부터 절연된다.
이러한 방법은 기판의 일 표면으로부터 기판의 다른 표면으로의 전기 상호접속을 가능하게 하기에 적합한 구조를 제공하지만, 이러한 방법을 사용해서는 비아들의 조밀한 간격을 달성하기가 곤란하며 높은 종횡비(즉, 높이 대 폭 또는 단면 치수 비)를 나타내는 비아를 형성하기가 곤란하다는 것에 주목하여야 한다.
비아를 형성하는 다른 종래 기술의 방법에서, 실리콘 웨이퍼에는 대향하는 양쪽의 주 표면 상에 이산화규소의 얇은 층이 제공된다. 비아가 형성되지 않는 영역의 에칭을 방지하는 마스크 층을 사용하여 웨이퍼 상에 패턴이 형성된다. 웨이퍼의 중간에서 만나는 홀 또는 피드스루(feedthrough)를 형성하도록 양쪽의 주 표면에 에칭액이 가해진다. 그 후, 피드스루 측벽을 포함하여 웨이퍼 표면 위에 유 전체 층이 형성된다. 유전체 층 위에 금속 층이 형성되고 피드스루 내에 도전성 재료가 배치되어 도전성 비아가 완성된다. 각각의 비아를 절연시키기 위하여 금속 층은 피드스루 표면만을 덮도록, 즉 이후에 비아와 웨이퍼의 외면으로부터 제거되도록 형성되어야 한다는 것에 주목하여야 한다. 역시, 이러한 통상의 방법을 사용해서는 높은 종횡비의 비아를 얻기가 곤란하며, 따라서 주어진 응용을 위한 그러한 비아의 높은 레벨의 밀도를 제공하기가 곤란하다.
비아를 형성하는 다른 종래 기술의 방법이 타니리안(Tanielian)에게 허여된 미국 특허 제5,166,097호, 겔러(Geller) 등에게 허여된 미국 특허 제5,063,177호 및 아크람(Akram) 등에게 허여된 미국 특허 제6,400,172호에 일반적으로 예시되어 있다.
반도체 제조에 사용되는 제조 기술 및 공정을 개선하기 위한 요구가 계속되고 있다. 높은 밀도의 비아를 가능하게 하고 높은 종횡비의 TWI 구조의 제조를 가능하게 하며 TWI 구조의 신뢰성을 유지 또는 개선하면서 제조 공정의 단순화를 증진하는 웨이퍼 관통 인터커넥트를 형성하기 위한 보다 효율적인 방법을 제공하는 것이 유리할 것이다.
본 발명은 기판 내에 웨이퍼 관통 인터커넥트(TWI)로서도 알려진 도전성 비아를 형성하는 방법, 및 그에 따른 TWI 구조를 포함하는 반도체 소자, 전기 구성요소 및 조립체를 개시한다.
일 실시예에서, 웨이퍼 관통 인터커넥트를 형성하는 방법은 기판의 제1 표면 내에 개구를 형성하는 단계, 개구의 내부 표면 상에 제1 유전체 층을 성막하는(deposit) 단계, 제1 유전체 층 위에 전기 도전층을 성막하는 단계, 개구의 내부 표면 상에 제2 유전체 층을 성막하는 단계, 및 기판의 반대편의 제2 표면을 통해 전기 도전층의 일부분을 노출시키는 단계를 포함한다.
본 발명의 다른 양태에 따르면, 웨이퍼 관통 인터커넥트 구조체를 형성하는 다른 방법이 제공된다. 이 방법은 기판의 제1 표면 내에 개구를 형성하는 단계, 개구의 내부 표면 상에 제1 유전체 층을 성막하는 단계, 제1 유전체 층 위에 도전층을 성막하는 단계, 제1 표면과 적어도 전기 도전층의 일부분 위에 제2 유전체 층을 성막하는 단계, 및 제2 유전체 층이 적어도 전기 도전층의 일부분 위에 남도록 기판의 제1 표면으로부터 제2 유전체 층을 제거하는 단계를 포함한다. 제1 유전체 층의 일부분은 기판의 제2 표면을 통해 노출되며, 제3 유전체 층은 기판의 반대편의 제2 표면과 제1 유전체 층의 노출된 부분 위에 배치된다. 제3 유전체 층의 일부분은 제3 유전체 층의 잔여 부분을 통해 제1 유전체 층의 일부분을 노출시키기 위하여 제거된다. 제1 유전체 층의 노출된 부분이 제거되고, 그럼으로써 기판의 반대편의 제2 표면과 제3 유전체 층의 잔여 부분을 통해 전기 도전층의 일부분이 노출된다.
본 발명의 다른 양태에 따르면, 반도체 소자가 제공된다. 반도체 소자는 제1 표면과 반대편의 제2 표면 및 기판의 제1 표면 내부로 연장하는 웨이퍼 관통 인터커넥트를 포함한다. 웨이퍼 관통 인터커넥트는 기판의 제1 표면으로부터 기판의 반대편의 제2 표면으로 연장하는 전기 도전성 재료를 포함하며, 전기 도전성 재료의 제1 부분은 기판의 제1 표면을 통해 노출되고 전기 도전성 재료의 제2 부분은 기판의 반대편의 제2 표면을 통해 노출된다. 제1 유전체 재료가 전기 도전성 재료와 기판 사이에 배치되며, 기판의 반대편의 제2 표면으로부터 도전성 재료의 제1 부분으로 연장한다. 제2 유전체 재료가 전기 도전성 재료의 일부분 위에 배치되며, 제1 표면으로부터 반대편의 제2 표면을 향해 연장하는 블라인드 개구를 형성하는 표면을 나타낸다.
도면에서, 본 발명의 다양한 특징들의 비제한적인 실시예가 도시되며, 다양한 요소가 반드시 축척대로 도시된 것은 아니다.
도 1 내지 도 8은 본 발명의 소정의 양태에 따라, 웨이퍼 관통 인터커넥트 구조체의 형성을 포함하는, 상이한 제조 단계에서의 반도체 소자의 단면도이다.
도 9는 본 발명에 따라 형성된 반도체 소자를 포함한 컴퓨팅 시스템의 개략도이다.
본 발명에서, 도전성 비아 또는 웨이퍼 관통 인터커넥트(TWI)가 형성되는 반도체 웨이퍼 또는 그의 일부분, 기판 및 구성요소는 TWI의 목적 또는 기판이나 TWI를 구성하는 재료에 관계없이 본 명세서에서 "기판"으로 간주한다. 따라서, 예컨대 "기판"이란 용어는 반도체 웨이퍼, 반도체 웨이퍼의 일부분, 다른 벌크 반도체 기판, 반도체 소자, 인터포저, 프로브 시험 카드 등과 관련하여 사용될 수 있다. 본 발명은 반도체 기판을 구성하는 데에 일반적으로 적용되는 것으로 설명된다. 반도체 소자 내에 TWI를 제조하는 방법 및 그에 따라 제조된 구조체, 구성요소 및 조립품이 설명된다.
본 명세서에 개시된 방법의 일부는 주위 온도에서 사용되는 중합체를 사용하기 때문에, TWI를 형성하는 방법 및 그에 따른 구조는 통상의 방법보다 낮은 온도의 공정을 사용한다는 장점이 있다. 또한, 본 발명의 TWI를 형성하는 일부 방법은 납땜 충전 공정을 필요로 하지 않기 때문에 고온 납땜 공정에 필요한 환기(venting) 또는 용매제 세정(flux clean)이 필요하지 않다. 또한, 본 명세서에 설명된 방법은 전기 도전성 재료로 충전되거나 또는 충전되지 않을 수 있는 높은 종횡비의 TWI를 제조하게 할 수 있다.
도 1 내지 도 8을 참조하면, 본 발명의 일 실시예에 따른 방법 및 구조가 개시되어 있다. 도 1은 본 발명의 일 실시예의 일례에 따른 제1 표면(12) 및 반대편의 제2 표면(14)을 갖는 반도체 소자(10)의 단면도를 도시한다. 반도체 소자(10)는 반도체 기판(16)(즉, 실리콘 기판)을 포함하며, 본 기술 분야의 숙련자가 이해할 수 있는 바와 같이, 선택적으로 유전체 층(도시되지 않음), 패시베이션 층(passivation layer)(17) 또는 내부 회로(도시되지 않음)와 결합될 수 있는 본드 패드(18)를 포함하는 도전성 요소를 포함할 수 있다.
기판(16)은 벌크 반도체 기판(예를 들어, 반도체 재료, 예컨대 실리콘, 비화갈륨, 인화인듐, 폴리실리콘(polysilicon), 실리콘-온-인슐레이터(silicon-on-insulator)(SOI) 유형 기판, 예컨대 실리콘-온-세라믹(silicon-on-ceramic)(SOC), 실리콘-온-글래스(silicon-on-glass)(SOG), 실리콘-온-사파이어(silicon-on- sapphire)(SOS), 또는 복수의 반도체 다이스 또는 그 내부에 형성된 기타 반도체 소자를 포함할 수 있는 반도체 제조 등에 적합한 중합체 재료의 전체 또는 부분 웨이퍼)을 제한 없이 포함할 수 있다. 기판(16)이 웨이퍼인 경우, 기판(16)은 또한 공급체로부터 입수한 그대로의 전체 두께 웨이퍼, 또는 반도체 소자(10)의 제조 후에 얇게 된(예컨대, 그럼으로써 제2 표면(14)을 형성하는) 웨이퍼일 수 있다. 구체적으로 도시되지 않았지만, 반도체 소자(10)는 다양한 도전성 요소, 활성 영역 또는 구역, 트랜지스터, 커패시터, 재분배 라인, 또는 집적 회로를 생산하는 데에 사용되는 기타 구조를 추가로 포함할 수 있거나 또는 포함하도록 추가로 처리될 수 있다. 본 발명의 TWI는 제조 공정의 특정 필요에 따라 반도체 다이 레벨 또는 웨이퍼(또는 다른 벌크 기판) 레벨에서 형성될 수 있다. 따라서, 도 1 내지 도 8이 단일 본드 패드(18)(도면에서는 2개의 단면 부분으로 도시됨)와 관련하여 단일 TWI의 제조를 도시하지만, 반도체 소자(10)는 다수의 TWI를 포함하도록 구성될 수 있으며 그러한 TWI는 내부 회로(도시되지 않음)와 관련되거나 기판(16)의 "유휴 공간"(dead space) 내에 형성될 수 있다는 것을 이해하여야 한다. 또한, 도 1에 도시된 바와 같이 그리고 본드 패드(18)를 반도체 소자(10) 상에 배치하는 데에 사용되는 공정의 유형에 따라, 본드 패드(18)는 패시베이션 층(17)으로 부분적으로 덮일 수 있다. 본 기술 분야의 숙련자가 이해할 수 있는 바와 같이, 패시베이션 층(17)은 반도체 재료의 산화를 방지하기 위하여 기판의 표면 상에 배치된 절연성 또는 유전체 재료의 적절한 층을 포함할 수 있다.
도 1에 도시된 바와 같이, 본 개시된 실시예에서 블라인드 홀(blind hole)로 서 형성된 개구(20)가 반도체 소자(10)의 제1 표면(12) 내에 형성된다. 일 실시예에서, 개구(20)는 본드 패드(18)를 통하여 기판(16) 내부로 패터닝 및 에칭된다. 개구(20)는 포토레지스트(photoresist) 또는 다른 재료(예를 들어, 산화물 하드 마스크)를 적절히 마스킹 및 패터닝하고, 예를 들어 깊은 실리콘 에칭된 비아와 같은 TWI의 형성에 적합한 미리설정된 깊이까지 개구(20)를 형성하도록 습식 또는 건식 에칭함으로써 형성될 수 있다. 적합한 하나의 "습식" 금속 에칭은 탈이온(DI)수 내에 질산과 불화수소(HF)산의 혼합물을 채용한다. "건식" 에칭은 반응 이온 에칭(RIE)으로도 불릴 수 있다. 습식 또는 건식 에칭액 중 하나가 개구(20)를 형성하고 본드 패드(18)(및 존재할 경우 기판(16) 위의 다른 재료) 관통하도록 에칭하는 데에 사용될 수 있다. 또한, 기판(16)이 실리콘으로 제조된 경우, 이산화규소 자연산화물은 제거될 필요가 있으며, HF 에칭액이 기판(16)의 하부 실리콘을 에칭하기 전에 이러한 목적으로 사용될 수 있다. 다른 실시예에서, 개구(20)는, 예를 들어 레이저 드릴링, 레이저 제거(ablation) 또는 기계식 드릴링에 의해 형성될 수 있다. 형성 후, 개구(20)는 개구 형성 공정 동안 형성된 임의의 원치 않는 반응물 또는 불순물을 제거하기 위하여 세정 공정을 거칠 수 있다.
개구(20)가 형성된 후, 금속 또는 다른 도전층(22)이 본드 패드(18)의 일부분 상에 형성될 수 있다. 도전층(22)은 본드 패드(18)와 그 다음의 도전성 재료, 예컨대 금속 라이너 또는 소정 재료의 플레이팅(plating) 사이의 증가된 재료 접착력을 제공할 수 있다. 예를 들어, 본드 패드가 알루미늄과 같은 재료로 형성된 경우 그리고 그 다음의 도전성 재료 층이 니켈을 포함하는 경우, 도전층(22)은 니켈 플레이팅의 접착을 보장하도록 본드 패드(18) 상에 배치될 수 있다.
계속, 도 1을 참조하면, 절연 층(24)은 개구(20)의 내부 표면에 적용된다. 절연 층(24)은 유전체 재료, 예컨대 저 산화실란(low silane oxide, LSO)의 펄스 성막 층(PDL), 쿡슨 일렉트로닉스(Cookson Electronics)의 스페셜티 코팅 시스템즈 디비젼(Specialty Coating Systems division)으로부터 입수할 수 있는 것과 같은 파릴렌(Parylene™) 중합체, 이산화규소(SiO2), 산화알루미늄(Al2O3), 폴리벤조옥사졸(polybenzoxazole, PBO) 또는 벤조사이클로부텐(benzocyclobutene, BCB)과 같은 패시베이션 목적에 적합한 유기 중합체 재료, 또는 이들의 임의의 조합을 포함할 수 있다. 절연 층(24)으로서 사용될 수 있는 다른 유전체 재료는 테트라에틸 오르소실리케이트(tetraethyl orthosilicate, TEOS), 스핀-온 글래스(spin-on glass), 열 산화물(thermal oxide), 고 알루미늄 산화물(aluminum rich oxide)을 포함한 펄스 성막 층, 질화규소, 산질화규소(silicon oxynitride), 글래스(즉, 보로포스포실리케이트 글래스(borophosphosilicate glass, BPSG), 포스포실리케이트 글래스(phosphosilicate glass), 보로실리케이트 글래스(borosilicate glass)) 또는 본 기술 분야에 알려진 임의의 다른 적합한 유전체 재료를 포함한다. 절연 층(24)을 성막하는 방법은 본 기술 분야의 숙련자에게 공지되어 있으며 절연 층(24)으로 사용되는 재료의 유형에 따라 달라질 수 있다.
도전층(26)이 절연 층(24) 위에 성막되고, 개구(20)를 둘러싸는 방식으로 반도체 소자(10)의 제1 표면(12) 위에 부분적으로 배치될 수 있다. 도전층(26)은, 예를 들어 니켈(N)과 같은 도전성 재료의 적어도 하나의 층을 포함한다.
일 실시예에서, 도전층(26)은 플레이팅-애트랙티브 코팅(plating-attractive coating, PAC) 또는 절연 층(24) 위에 배치되는 소정 유형의 시드(seed) 층과 같은 다른 층을 포함하여, 도전층(26)의 성막이 향상될 수 있다. 질화티타늄(TiN)이, 예를 들어 도전층(26)을 형성하기 위한 무전해 또는 전해 플레이팅과 같은 플레이팅 공정에 의한 시드 층의 후속 성막을 위한 PAC로 작용하도록 화학 증착(CVD) 기술을 사용하여 절연 층(24) 위에 배치될 수 있다.
도전층(26)을 형성하기 위해 사용될 수 있는 다른 도전성 재료는 티타늄(Ti), 폴리실리콘, 팔라듐(Pd), 주석(Sn), 탄탈륨(Ta), 텅스텐(W), 코발트(Co), 구리(Cu), 은(Ag), 알루미늄(Al), 이리듐, 금(Au), 몰리브덴(Mo), 백금(Pt), 니켈-인(NiP), 팔라듐-인(Pd-P), 코발트-인(Co-P), Co-W-P 합금, 임의의 전술한 금속들의 다른 합금, 중합체 내에 혼입된 도전성 중합체 또는 도전성 재료(즉, 도전성 또는 도체 충전 에폭시) 및 임의의 이들의 혼합물을 제한 없이 포함한다.
도전층(26)의 다양한 층들을 성막하기 위하여 사용할 수 있는 다른 성막공정은 유기금속 화학 증착(metallo-organic chemical vapor deposition, MOCVD), 물리 증착(physical vapor deposition, PVD), 플라즈마강화 화학 증착(plasma-enhanced chemical vapor deposition, PECVD), 진공 증착 및 스퍼터링(sputtering)을 포함한다. 도전층(26)을 위해 사용되는 재료 또는 다양한 층들의 재료의 유형과 두께 및 도전층(26)의 층들의 성막에 사용되는 성막 공정은, 예를 들어 TWI를 형성하기 위해 사용된 원하는 재료의 유형과 전기적 요건 및 TWI의 의도한 용도에 따라 달라질 것이라는 것을 본 기술 분야의 숙련자는 이해할 것이다.
이제, 도 2를 참조하면, 제2 절연 층(28)이 반도체 소자(10)의 제1 표면(12) 및 개구(20)의 내부 표면 위에 배치된다. 일 실시예에서 제2 절연 층(28)은 파릴렌(Parylene™) 중합체를 포함할 수 있지만, 다른 실시예에서 제2 절연 층(28)은 도 1의 절연 층(24)과 관련하여 본 명세서에서 논의된 것과 같은 다른 유전체 재료를 포함할 수 있다. 그러므로, 제2 절연 층(28)은 개구(20)의 내부 표면을 균일하게 코팅하는 납땜 불가능 층을 제공하며, 그 결과 TWI 구조를 형성하는 종래 기술에서와 같은 용매제 세정, 고온 납땜 공정 및 환기는 필요로 하지 않는다.
도전층(26)과 반도체 소자(10)의 제1 표면(12) 상부의 제2 절연 층(28)의 일부분은, 예를 들어 반응성 이온(건식) 에칭에 의한 스페이서 에칭과 같은 공정에 의해 제거된다. 그 결과 도 3에 도시된 반도체 소자(10) 구조가 형성된다. 다른 실시예에서, 제2 절연 층(28)의 일부분은, 화학기계적 평탄화(chemical mechanical planarization, CMP), 기계적 스트리핑(mechanical stripping), 습식 또는 건식 에칭을 수반한 포토레지스트의 적합한 마스킹 및 패터닝, 또는 기타 공지된 공정을 포함하지만 이에 제한되지 않는, 다른 공정을 사용하여 제거될 수 있다. 일 실시예에서, 제2 절연 층(28)이 파릴렌(Parylene™) 중합체를 포함한 때, 제2 절연 층(28)은 도 3에 도시된 바와 같이 제2 절연 층(28)의 원하는 부분을 제거하여 본 명세서에서 상호접속 패드(interconnecting pad)(29)로 지칭되는 도전층(26)의 상부 부분을 노출시키도록 마스킹, 패터닝 및 에칭될 수 있다.
이제, 도 4를 참조하면, 후속 공정 단계 및 그에 따른 특징을 설명함에 있어 서의 편리함을 위하여, 반도체 소자가 도 1 내지 도 3의 반도체 소자에 대해 수평선에 대해 반전된 것으로 도시되어 있다. 반도체 소자(10)는 반도체 소자(10)의 제2 표면(14)으로부터 기판(16)의 일부분을 제거함으로써 얇아지고, 그 결과 새롭게 형성된 제2 표면(14')이 형성된다. 반도체 소자(10)가 얇아짐에 따라 개구(20)의 표면을 따라 초기에 형성된 절연 층(24)이 노출되어 반도체 소자(10)의 제2 표면(14')을 통해 부분적으로 연장한다. 기판(16)은, CMP 또는 통상의 후면 연삭(back grinding)과 같은 연마 기술, 기판(16)을 선택적으로 에칭하기 위한 화학물질의 사용, 또는 예컨대 기판(16)을 제거하기 위한 습식 또는 건식 에칭의 이전에 패터닝된 포트레지스트와 같은 제2 표면(14)(도 1 내지 도 3)의 적합한 마스킹, 패터닝 및 에칭을 포함할 수 있지만 이에 제한되지 않는 임의의 적합한 공정을 사용하여 얇게 될 수 있다.
이제, 도 5를 참조하면, 제3 절연 층(30)이 반도체 소자(10)의 제2 표면(14) 상에 그리고 절연 층(24)의 노출된 부분 위에 성막된다. 일 실시예에서, 제3 절연 층(30)은 파릴렌(Parylene™) 중합체, 피라린(pyralin) 중합체(듀퐁(DuPont)으로부터 입수가능한 PI-2611 중합체로도 알려짐), 폴리벤조옥사졸(polybenzoxazole, PBO), 벤조사이클로부텐(benzocyclobutene, BCB), 절연성 에폭시, LSO의 PDL, 이산화규소(SiO2), 산화알루미늄(Al2O3) 또는 도 1을 참조하여 본 명세서에서 설명된 절연 층(24)을 형성하는 데에 사용된 재료들 중 임의의 재료와 같은 중합체를 포함한다.
도 6에 도시된 바와 같이, 제3 절연 층(30)의 일부분이 제거되어 절연 층(24)의 작은 부분이 다시 노출된다. 절연 층(24) 상부의 제3 절연 층(30)의 일부분을 제거하는 데에 사용된 공정은 제3 절연 층(30)으로 사용되는 재료의 유형에 적합하다. 예를 들어, 파릴렌(Parylene™) 중합체 또는 피라린 중합체가 제3 절연 층(30)으로 사용되는 실시예에서, 제3 절연 층(30)을 제거하는 공정은 제3 절연 층(30) 위의 포토레지스트를 마스킹 및 패터닝하는 것과, 제3 절연 층(30)의 노출된 부분을 통해 건식 에칭을 하는 것과, 그 후 포토레지스트를 스트리핑하는 것을 포함할 수 있다.
다른 실시예에서, 절연성 에폭시가 사용되는 경우, 레지스트가 사용되어 에폭시 패턴의 프레임을 구성하고, 에폭시를 적용하며, 그 후 레지스트를 제거하여, 제2 표면(14')이 덮여 있고 절연 층(24)이 노출되게 한다.
다른 실시예에서, PBO가 제3 절연 층(30)으로 사용된 때, PBO는 선택적으로 노출되고, 현상되며, 베이킹되어(baked), 돌출한 절연 층(24)이 노출되게 한다.
또 다른 실시예에서, 제2 표면(14') 위에 제3 절연 층(30)을 선택적으로 제공하고 돌출된 절연 층(24)이 노출된 상태로 되도록 (일본 과학기술청(JST)으로부터의 것과 같은) 스테레오리소그래피(stereolithography) 공정이 사용될 수 있다. 다른 실시예에서, 절연 층(24)이 노출된 상태로 되도록 오브젝트 지오메트리즈(Object Geometries)로부터의 폴리제트(PolyJet™) 기술을 사용하여 중합체가 제3 절연 층(30) 위에 소정의 패턴으로 분산될 수 있다. 다른 실시예에서, LSO 또는 PDL이 제3 절연 층(30)으로서 사용된 때, 제3 절연 층(30)의 일부분을 제거하여 돌 출한 절연 층(24)이 노출되도록 CMP가 사용될 수 있다. 물론, 본 기술 분야의 숙련자가 이해할 수 있는 바와 같이, 다른 기술 또는 이러한 기술들의 다양한 조합이 또한 제3 절연 층(30)의 일부분을 선택적으로 제거하기 위해 사용될 수 있다.
이제, 도 7을 참조하면, 절연 층(24)의 돌출된 부분이 제거되고, 그럼으로써 하부의 도전층(26)의 일부분이 노출되며, 이는 상호접속 패드(31)로 지칭될 수 있다. 절연 층(24)의 돌출된 부분은 절연 층(24)에 사용되는 재료의 유형에 따라 임의의 적합한 공정을 사용하여 제거될 수 있다. 예를 들어, 절연 층(24)의 돌출된 부분은 기계적 연마 또는 연삭 등에 의해 기계적으로 제거될 수 있으며, CMP, 절연 층(24)을 에칭하기 위한 절연 층(24)에 대한 선택적인 에칭액의 사용, 또는 적합한 포토리소그래피(photolithography) 공정이 사용될 수도 있다. 노출된 도전층(26)의 일부분에 의해, 상호접속 패드(29, 31)가 서로 전기적으로 연결되고 또한 반도체 소자(10)의 본드 패드(18)와 전기 접속 상태에 있는 TWI 구조가 형성된다. 앞서 논의한 바와 같이, 본드 패드(18)는 기판(16) 내부 또는 기판 상에 형성된 전기 회로와 전기적으로 연결될 수 있다. 다른 실시예에서, 형성된 TWI 구조는 기판과 관련된 어떤 회로와도 접속되지 않을 수 있고, 단순히 기판(16)의 대향하는 면들에 위치한 다양한 외부의 전기 구성요소들의 전기적 상호접속을 제공할 수 있다.
본 발명의 몇몇 실시예에서, 제3 절연 층(30)의 제거 및 절연 층(24)의 다른 돌출 부분의 제거는 동일한 단계 동안 달성될 수 있다. 그러나, 도전층(26)이 형성되는 하부 재료에 따라, 별개의 단계에서 제3 절연 층(30)의 일부분을 제거하고 도전층의 상호접속 패드(31)를 노출시키는 것이 바람직할 수 있다. 예를 들어, 도 전층(26)이 니켈로 형성되고 제3 절연 층(30)의 일부분을 제거하기 위하여 CMP 공정이 사용되는 경우, 이러한 공정은 니켈 상호접속 패드(31) 상에 균일한 표면을 형성하지 못할 수도 있다. 따라서, 도 6 및 도 7과 관련하여 설명된 바와 같이, 별개의 단계가 상호접속 패드(31)를 노출시키는 데에 바람직할 수 있다.
이제, 도 8을 참조하면, 일 실시예에서, 도전층(26)의 노출된 부분(또는 상호접속 패드(31))은 금속 캡(32)과 같은 도전성 재료의 하나 이상의 층을 포함할 수 있다. 금속 캡(32)은, 예를 들어, 니켈(Ni), 금(Au), 이들의 조합, 또는 도전층(26)과 관련하여 본 명세서에서 앞서 설명된 것들을 포함하는, 도전층(26)과 양립가능한 임의의 다른 도전성 재료를 포함할 수 있다. 예를 들어, 금속 캡(32)은 금속 캡(32)으로 사용되는 도전성 재료의 유형에 따라 플레이팅 공정 또는 다른 적합한 공정에 의해 성막될 수 있다.
또 다른 실시예에서, 개구(20)는 도전성 충전재 재료로 충전될 수 있다. 예를 들어, 개구(20)는 주석(Sn), 은(Ag), 구리(Cu), 본 명세서에서 앞서 설명된 도전층(26)으로 사용될 수 있는 재료들 중 하나, 이들의 임의의 조합, 또는 본 기술 분야에 공지된 비아를 충전하는 데에 사용되거나 고체 도전성 비아를 형성하는 데에 사용되는 다른 재료로 충전될 수 있다. 다른 충전재 재료는 금속 분말, 금속 또는 합금 분말, 땜납(예를 들어, Pb/Sn 또는 Ag/Sn), 유동가능한 도전성 광중합체(photopolymer), 열가소성 도전성 수지, 또는 수지로 덮인 미립자 금속 재료를 포함한다. 또한, 개구(20)를 도전성 재료로 충전하기 위하여, 예를 들어 웨이브 납땜 기술, 진공 납땜 리플로우(reflow) 기술, 또는 개구(20) 내에 땜납 볼을 퇴적 시키기 위한 독일 나우엔 소재의 팍 테크 게엠베하(Pac Tech GmbH)로부터 입수가능한 레이저 스피어(laser sphere) 기술의 사용을 포함하는 다양한 공정이 사용될 수 있다.
개구(20)가 도전성 충전재 재료로 채워지는 일 실시예에서, 절연 층(24)의 일부분(34)은 적합한 공정을 사용하여 제거되어, 충전재 재료가 도전층(26)과 전기 접속 상태에 있을 수 있다. 또한, 충전재 재료는, 예를 들어 본 명세서에서 상호접속 패드(29)로 정의된 도전층(26)의 일부분과 접촉하도록 형성될 수 있다.
또한, 도전성 충전재가 사용된 때, 기판은, 제2 표면(14') 상의 상호접속 패드(31)를 제공하는 도전층(26)의 존재로 인하여 그러한 것이 필요하지 않더라도, 충전재가 기판의 제2 표면(14')을 통해 노출될 정도로 얇게 될 수 있다는 것에 또한 주목하여야 한다.
표 1은 개시된 본 발명에 따라 생산된 다양한 웨이퍼 관통 인터커넥트(TWI)에 대해 얻은 데이터를 나열한다. 일 실시예에서, 다양한 TWI의 절연 층(24)은 PDL을 포함하며, 도전층(26)은 표시된 단면 두께의 Ta 또는 W의 PAC, Cu의 시드 층 및 Ni의 라이너를 포함한다.
Figure 112008010487080-pct00001
도 1 내지 도 8을 참조하여 본 명세서에서 설명된 방법은 다양한 반도체 소자에서 TWI를 형성하는 데에 사용될 수 있다. TWI는 직경이 약 15㎛ 이상이고 길이가 150㎛ 이상인 것과 같은 통상의 크기를 갖거나, 미래의 반도체 소자의 향상된 소형화에 적용가능한 것일 수 있다. 물론, 더 작은 직경의 TWI가 더 얇은 기판 내에 형성될 수도 있으며, 기판의 재료에 적합한 에칭 화학물질의 선택에 의해 원하는 종횡비의 TWI가 달성될 수도 있다. 본 발명의 공정 자체보다도, 기판이 얇아짐에 따른 기판의 물리적 강도 및 집적회로가 기판 재료 내부로 연장하는 깊이와 같은 다른 고려사항이 본 발명에 따라 형성될 수 있는 TWI의 깊이와 폭에 있어서 중요한 인자가 될 수 있다. 반도체 소자는, 트레이스(trace)를 포함하며, 선택적으로, 본 기술 분야의 숙련자에게 공지된 기술에 의해 반도체 소자의 하나의 표면 상에 배치 또는 형성되어 트레이스에 의해 TWI와 전기적으로 상호접속되거나 또는 TWI 상의 도전층(26) 또는 금속 캡(32) 상에 직접 배치될 수 있는 그 상에 형성된 연관된 이산적인 외부 도전성 요소, 예컨대 납땜 범프, 도전성 에폭시 또는 전도체 충전 에폭시 포함하는 재분배 층을 갖도록 추가로 형성될 수 있다.
본 발명에 따라 생산되는 TWI는 또한 필요에 따라 집적 회로와의 후속 접속을 위해 사용될 수 있다. 예를 들어, 높은 레벨의 패키징 시스템이 본 발명의 방법에 의해 생산되는 TWI를 갖는 반도체 소자를 포함할 수 있다. 예를 들어, 제1 반도체 소자 및 제2 반도체 소자를 갖는 PC 보드가 본 발명의 TWI 구조를 이용하여 적층된 배열로 배치될 수 있다.
전술한 반도체 소자(10) 또는 본 발명의 하나 이상의 TWI 구조를 통합하는 다른 구성요소가 컴퓨터 환경에서 이용될 수 있다는 것에 또한 주목하여야 한다. 예를 들어, 도 9를 참조하면, 반도체 소자는, 예컨대 (임의의 다양한 랜덤 액세스 메모리 장치, 플래시 메모리 또는 다른 유형의 메모리 장치를 포함할 수 있는) 메모리 장치(102) 및 메모리 장치(들)(102)와 작동가능하게 결합되는 중앙 처리 장치 또는 다른 논리 장치와 같은 프로세서 장치(104)를 포함할 수 있는 컴퓨팅 시스템(100) 내에 통합될 수 있다. 메모리 장치(102)와 프로세서 장치(104) 중 하나는 본 발명에 따른 TWI 구조로 형성될 수 있다. 프로세서 장치(104)는 또한 하나 이상의 적절한 입력 장치(106)(예를 들어, 마우스, 키보드, 하드 드라이브, 마이크 등) 및 하나 이상의 출력 장치(108)(예를 들어, 모니터, 프린터, 스피커 등)와 결합될 수 있다.
전술한 설명은 많은 구체적 사항을 포함하고 있지만, 이들은 본 발명의 범주를 제한하는 것으로 해석되어서는 안 되며, 단지 소정의 예시적인 실시예를 제공하는 것이다. 유사하게, 본 발명의 사상 또는 범주로부터 벗어나지 않는 본 발명의 다른 실시예가 고려될 수 있다. 그러므로, 본 발명의 범주는 전술한 설명에 의해서가 아니라 첨부된 특허청구범위 및 이들의 법적인 등가물에 의해서만 지시되고 제한된다. 특허청구범위의 의미 및 범주 내에 포함되는, 본 명세서에 개시된 바와 같은, 본 발명에 대한 모든 첨가, 삭제 및 수정이 본 발명에 포함된다.

Claims (28)

  1. 웨이퍼 관통 인터커넥트(through-wafer interconnect)를 형성하는 방법으로서,
    본드 패드에 인접하여 기판의 제1 표면 내에 블라인드 개구를 형성하는 단계;
    상기 본드 패드의 상부 표면 상에, 상기 개구의 내부 표면으로 연장하는 제1 전기 도전층을 형성하는 단계;
    상기 제1 전기 도전층에 인접한 상기 개구의 내부 표면 상에 제1 유전체 층을 성막하는 단계;
    상기 기판의 제1 표면과 평행한 평면 상에서 종결되는 제2 전기 도전층을 상기 개구 내의 제1 유전체 층 위에 그리고 상기 제1 전기 도전층의 일부분 위에 성막함으로써 상기 개구에 인접한 상호접속 패드를 형성하는 단계;
    상기 제2 전기 도전층 위에 제2 유전체 층을 성막하는 단계; 및
    상기 기판의 반대편의 제2 표면을 통해 상기 제2 전기 도전층의 일부분을 노출시키는 단계
    를 포함하는 방법.
  2. 제1항에 있어서,
    상기 기판의 반대편의 제2 표면을 통해 상기 제2 전기 도전층을 노출시키기 전에, 상기 기판의 반대편의 제2 표면을 통해 상기 제1 유전체 층을 노출시키고 상기 기판의 반대편의 제2 표면 및 상기 노출된 제1 유전체 층 위에 제3 유전체 층을 배치하는 단계를 더 포함하는 방법.
  3. 제2항에 있어서,
    상기 제2 전기 도전층의 일부분을 노출시키기 전에, 상기 기판의 반대편의 제2 표면을 통해 상기 제1 유전체 층의 일부분을 노출시키는 단계를 더 포함하는 방법.
  4. 제2항에 있어서,
    상기 기판의 반대편의 제2 표면을 통해 상기 제1 유전체 층의 일부분을 노출시키는 단계는 상기 기판의 일부분을 제거하는 단계를 포함하는 방법.
  5. 제2항에 있어서,
    상기 기판의 반대편의 제2 표면을 통해 상기 제2 전기 도전층을 노출시키는 단계는 상기 제3 유전체 층의 일부분과 상기 제1 유전체 층의 일부분을 제거하는 단계를 더 포함하는 방법.
  6. 제1항에 있어서,
    상기 기판의 제1 표면 내에 상기 개구를 형성하는 단계는 상기 기판의 상기 제1 표면 상의 상기 본드 패드를 통해 상기 개구를 형성하는 단계를 포함하는 방 법.
  7. 제1항에 있어서,
    상기 제2 전기 도전층 위에 상기 제2 유전체 층을 성막하는 단계는 상기 기판의 제1 표면 및 상기 제2 전기 도전층을 포함하는 개구의 상기 내부 표면 위에 상기 제2 유전체 층을 성막하는 단계를 더 포함하며, 상기 방법은 적어도 상기 기판의 제1 표면으로부터 상기 제2 유전체 층을 제거하는 단계를 더 포함하는 방법.
  8. 제7항에 있어서,
    적어도 상기 기판의 제1 표면으로부터 상기 제2 유전체 층을 제거하는 단계는 스페이서 에칭(spacer etching)을 포함하는 방법.
  9. 제1항에 있어서,
    상기 기판의 반대편의 제2 표면을 통해 노출된 상기 제2 전기 도전층의 일부분 위에 도전성 재료를 배치하는 단계를 더 포함하는 방법.
  10. 제1항에 있어서,
    충전재 재료로 상기 개구를 충전(fill)하는 단계를 더 포함하는 방법.
  11. 제1항에 있어서,
    상기 제2 전기 도전층을 성막하는 단계는 상기 제1 유전체 층 위에 적어도 하나의 금속 층을 성막하는 단계를 포함하는 방법.
  12. 기판 내에 웨이퍼 관통 인터커넥트를 형성하는 방법으로서,
    본드 패드에 인접하여 상기 기판의 제1 표면 내에 블라인드 개구를 형성하는 단계;
    상기 본드 패드의 상부 표면 상에, 상기 개구의 내부 표면으로 연장하는 제1 전기 도전층을 형성하는 단계;
    상기 개구의 내부 표면 상에 제1 유전체 층을 성막하는 단계;
    제2 전기 도전층을 상기 제1 유전체 층 위에 성막함으로써 상기 본드 패드와 전기적으로 접촉하는 상호접속 패드를 형성하는 단계;
    상기 기판의 제1 표면 상에 그리고 상기 제2 전기 도전층 위에 제2 유전체 층을 성막하는 단계;
    상기 제2 유전체 층이 적어도 상기 제2 전기 도전층의 일부분 위에 남도록 상기 기판의 제1 표면으로부터 상기 제2 유전체 층을 제거하는 단계;
    상기 기판의 반대편의 제2 표면을 통해 상기 제1 유전체 층의 일부분을 노출시키는 단계;
    상기 기판의 반대편의 제2 표면과 상기 제1 유전체 층의 노출된 부분 위에 제3 유전체 층을 배치하는 단계;
    상기 제3 유전체 층의 일부분을 제거하여 상기 제3 유전체 층의 잔여 부분을 통해 상기 제1 유전체 층의 일부분을 노출시키는 단계; 및
    상기 제1 유전체 층의 노출된 부분을 제거하고, 상기 기판의 반대편의 제2 표면과 상기 제3 유전체 층의 잔여 부분을 통해 상기 제2 전기 도전층의 일부분을 노출시키는 단계
    를 포함하는 방법.
  13. 제1 표면 및 반대편의 제2 표면을 갖는 기판;
    상기 기판의 제1 표면 상의 본드 패드; 및
    상기 본드 패드에 인접하며 상기 제1 표면으로부터 반대편의 상기 제2 표면으로 연장하는 웨이퍼 관통 인터커넥트 구조체
    를 포함하며,
    상기 웨이퍼 관통 인터커넥트는,
    상기 본드 패드의 상부 표면으로부터 상기 웨이퍼 관통 인터커넥트 구조체의 내부 표면을 향해 연장하는 제1 전기 도전성 재료,
    상기 제1 전기 도전성 재료의 상부 표면 상에서 개시하여 상기 기판의 제1 표면으로부터 상기 기판의 반대편의 제2 표면으로 연장하는 제2 전기 도전성 재료 - 상기 제2 전기 도전성 재료의 제1 부분은 상기 기판의 제1 표면을 통해 노출되며, 상기 제2 전기 도전성 재료의 제2 부분은 상기 기판의 반대편의 제2 표면을 통해 노출됨 -,
    상기 제2 전기 도전성 재료와 상기 기판 사이에 배치되며, 상기 기판의 반대편의 제2 표면으로부터 상기 제2 전기 도전성 재료의 제1 부분으로 연장하는 제1 유전체 재료, 및
    상기 제2 전기 도전성 재료의 일부분 위에 배치되며, 상기 제1 표면으로부터 반대편의 상기 제2 표면을 향해 연장하는 블라인드 개구를 형성하는 표면을 나타내는 제2 유전체 재료
    를 포함하는 반도체 소자.
  14. 제13항에 있어서,
    적어도 상기 기판의 반대편의 제2 표면의 일부분을 덮는 유전체 층을 더 포함하는 반도체 소자.
  15. 제14항에 있어서,
    적어도 반대편의 상기 제2 표면의 일부분을 덮는 상기 유전체 층은 파릴렌(Parylene™) 중합체, 피라린(pyralin) 중합체, PBO, BCB, 유전체 에폭시, 저 산화실란(low silane oxide), 이산화규소 및 산화알루미늄 중 적어도 하나를 포함하는 반도체 소자.
  16. 제13항에 있어서,
    상기 제2 전기 도전성 재료의 제2 부분 상에 배치된 제3 전기 도전성 재료를 더 포함하는 반도체 소자.
  17. 제16항에 있어서,
    상기 제3 전기 도전성 재료는 니켈, 질화티타늄, 티타늄, 폴리실리콘, 팔라듐, 주석, 탄탈륨, 텅스텐, 코발트, 구리, 은, 알루미늄, 이리듐, 금, 몰리브덴, 백금, 니켈-인, 팔라듐-인, 코발트-인 및 이들의 임의의 조합으로 구성되는 그룹으로부터 선택되는 재료를 포함하는 반도체 소자.
  18. 제13항에 있어서,
    상기 제2 유전체 재료의 표면에 의해 형성된 상기 블라인드 개구 내에 배치되는 충전재 재료를 더 포함하는 반도체 소자.
  19. 제18항에 있어서,
    상기 충전재 재료는 니켈, 질화티타늄, 티타늄, 질화규소, 폴리실리콘, 팔라듐, 주석, 납, 탄탈륨, 텅스텐, 코발트, 구리, 은, 알루미늄, 이리듐, 금, 몰리브덴, 백금, 니켈-인, 팔라듐-인, 코발트-인 및 이들의 임의의 조합으로 구성되는 그룹으로부터 선택되는 반도체 소자.
  20. 제13항에 있어서,
    상기 제2 전기 도전성 재료는 니켈, 질화티타늄, 티타늄, 질화규소, 폴리실리콘, 팔라듐, 주석, 탄탈륨, 텅스텐, 코발트, 구리, 은, 알루미늄, 이리듐, 금, 몰리브덴, 백금, 니켈-인, 팔라듐-인, 코발트-인, 도전성 중합체 및 이들의 임의의 조합으로 구성되는 그룹으로부터 선택되는 재료를 포함하는 반도체 소자.
  21. 제13항에 있어서,
    상기 제1 유전체 재료는 저 산화실란, 파릴렌 중합체, PBO, BCB, 이산화규소, 산화알루미늄, 테트라에틸 오르소실리케이트, 스핀-온 글래스(spin-on glass), 열 산화물(thermal oxide), 고 알루미늄 산화물, 질화규소, 산질화규소, 포스포실리케이트 글래스, 보로실리케이트 글래스, 보로포스포실리케이트 글래스 및 이들의 임의의 조합으로 구성되는 그룹으로부터 선택되는 재료를 포함하는 반도체 소자.
  22. 제13항에 있어서,
    상기 제2 유전체 재료는 저 산화실란, 파릴렌 중합체, PBO, BCB, 이산화규소, 산화알루미늄, 테트라에틸 오르소실리케이트, 스핀-온 글래스, 열 산화물, 고 알루미늄 산화물, 질화규소, 산질화규소, 포스포실리케이트 글래스, 보로실리케이트 글래스, 보로포스포실리케이트 글래스 및 이들의 임의의 조합으로 구성되는 그룹으로부터 선택되는 재료를 포함하는 반도체 소자.
  23. 제13항에 있어서,
    상기 기판은 실리콘, 비화갈륨, 인화인듐, 폴리실리콘, 실리콘-온-인슐레이터(silicon-on-insulator), 실리콘-온-세라믹(silicon-on-ceramic), 실리콘-온-글래스(silicon-on-glass), 실리콘-온-사파이어(silicon-on-sapphire), 중합체 및 이들의 임의의 조합으로 구성되는 그룹으로부터 선택되는 재료를 포함하는 반도체 소 자.
  24. 제13항에 있어서,
    상기 웨이퍼 관통 인터커넥트는 약 150㎛ 이상의 기판 관통 길이를 갖는 반도체 소자.
  25. 제13항에 있어서,
    상기 웨이퍼 관통 인터커넥트는 약 15㎛ 이상의 단면 폭을 갖는 반도체 소자.
  26. 제18항에 있어서,
    상기 충전재 재료는 상기 제2 전기 도전성 재료와 전기 접속되는 반도체 소자.
  27. 제1항에 있어서,
    상기 개구 내의 상기 제2 유전체 층의 일부분을 제거하여 상기 제2 전기 도전층을 노출시키는 단계를 더 포함하는 방법.
  28. 제12항에 있어서,
    상기 개구 내의 상기 제2 유전체 층의 일부분을 제거하여 상기 제2 전기 도전층을 노출시키는 단계를 더 포함하는 방법.
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