CN113658930A - 一种半导体结构的制备方法及其应用方法 - Google Patents
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Abstract
本发明公开一种半导体结构的制备方法及其应用方法，属于集成电路技术领域。本发明的半导体结构的制备方法，其至少包括以下步骤：提供一基板，所述基板上包括互连层和覆盖所述互连层的钝化层；在所述钝化层上形成连接互连层的第一导电体，所述第一导电体的表面与所述钝化层的表面齐平；在所述第一导电体上形成第二导电体，所述第二导电体呈长柱状。本发明解决了由于半导体器件尺寸缩减导致的金属垫与导电凸起之间的结合力不好的问题。
Description
技术领域
本发明属于集成电路技术领域，特别是涉及一种半导体结构的制备方法及其应用方法。
背景技术
为了不断提高集成电路和集成系统的性能及性能价格比，人们不断缩小半导体器件的特征尺寸，因为随着器件特征尺寸的缩小，会使工作速度提高、功耗降低。同时，可以把更多的元器件做在一个芯片上，从而提高集成度，降低单元功能的平均价格。
半导体结构通常利用与金属垫连接的导电凸起与其他半导体结构作电连接，但随着半导体结构尺寸的微缩，导电凸起之间的间距也在不断缩小，现有的金属垫为了与导电凸起进行结合，势必要缩小间距，这会导致金属垫面积缩小，导致金属垫与导电凸起之间的结合力不好。
发明内容
本发明的目的在于提供一种半导体结构的制备方法及其应用方法，解决了随着半导体结构尺寸的微缩，金属垫间距、面积减小，从而导致的金属垫与导电凸起之间的结合力不好的问题。
为解决上述技术问题，本发明是通过以下技术方案实现的：
本发明提供一种半导体结构的制备方法，其至少包括以下步骤：
提供一基板，所述基板上包括互连层和覆盖所述互连层的钝化层；
在所述钝化层上形成连接互连层的第一导电体，所述第一导电体的表面与所述钝化层的表面齐平；
在所述第一导电体上形成第二导电体，所述第二导电体呈长柱状。
在本发明的一个实施例中，所述第二导电体的形成过程包括以下步骤：在所述钝化层和所述第一导电体表面旋涂液态聚酰亚胺层，加热烘干后形成第一阻挡层。
在本发明的一个实施例中，所述液态聚酰亚胺层的加热烘干温度范围为150℃-250℃。
在本发明的一个实施例中，所述第二导电体的形成过程还包括以下步骤：
刻蚀所述第一阻挡层在对应所述第一导电体的位置形成开口。
在本发明的一个实施例中，所述第二导电体的形成过程还包括以下步骤：
在所述第一阻挡层上沉积导电材料以填充所述开口。
在本发明的一个实施例中，所述第二导电体的形成过程还包括以下步骤：
去除多余所述导电材料，使所述导电材料表面与所述第一阻挡层表面齐平。
在本发明的一个实施例中，所述第二导电体的形成过程还包括以下步骤：采用湿法腐蚀的方法去除所述第一阻挡层。
在本发明的一个实施例中，所获得的第二导电体的直径为0.5μm-10μm。
在本发明的一个实施例中，所述半导体结构的制备方法还包括在基板上形成与所述互连层连接且外露的第三导电体。
本发明还提供一种半导体的封装方法，其至少包括以下步骤：
提供第一半导体结构，所述第一半导体结构的制备方法包括以下步骤：
提供一基板，所述基板上包括互连层和覆盖所述互连层的钝化层；
在所述钝化层上形成连接互连层的第一导电体，所述第一导电体的表面与所述钝化层的表面齐平；
在所述第一导电体上形成第二导电体，所述第二导电体呈长柱状；
提供第二半导体结构，所述第二半导体结构通过所述第二导电体与所述第一半导体结构电连接。
本发明通过长柱状结构的第二导电体取代现有的金属垫结构，采用长柱状结构的第二导电体插入导电凸起的方式进行连接，从而可以进一步减小第二导电体之间的间距，有利于半导体器件尺寸的缩减，同时还可以增加第二导电体与导电凸起之间的接触面积，进而提高第二导电体与导电凸起之间的结合力。
当然，实施本发明的任一产品并不一定需要同时达到以上所述的所有优点。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为应用本发明半导体结构获得的半导体器件的结构图；
图2为图1中局部区域的放大图；
图3为图1中第一半导体结构的制备方法流程图；
图4为图3中对应步骤S1的结构示意图；
图5、图6为图3中对应步骤S2的结构示意图；
图7至图13为图3中对应步骤S3的结构示意图。
附图标记
001第一半导体结构；002第二半导体结构；010基板；
020第一导电体；030第一阻挡层；040第二导电体；
050导电凸起；060第一图案化光阻层；070第二图案化光阻层；
011互连层；012第三导电体；013钝化层；014第二阻挡层。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
请参阅图1及图3，本发明提供一种半导体封装结构，其包括：第一半导体结构001和第二半导体结构002。其中第一半导体结构001包括：基板010、第一导电体020、第二导电体040、第三导电体012和导电凸起050。基板010上可能包含互连层011，互连层011可通过导电材料提供连接至另一基板的电气和/或机械连接，互连层011例如可以包括铜、铝等导电金属。第二半导体结构002可以与第一半导体结构001相同，也可以与第一半导体结构001不同，例如第二半导体结构002可以为另一个集成电路半导体器件也可以为一块印刷电路板。第一半导体结构001和第二半导体结构002之间通过互连层011、第一导电体020、第二导电体040和导电凸起050之间形成的电路通道形成电气/机械耦合，第三导电体012作为输入/输出端，可以使第一半导体结构001和第二半导体结构002之间形成一电路。
本发明还一种半导体的封装方法，其至少包括以下步骤：首先提供第一半导体结构001，再提供第二半导体结构002，使其与所述第一半导体结构001连接。所述第一半导体结构001的制备方法包括以下步骤：提供一基板010，所述基板010上包括互连层011和覆盖所述互连层011的钝化层013，再在所述钝化层013上形成连接互连层011的第一导电体020，所述第一导电体020的表面与所述钝化层013的表面齐平，之后在所述第一导电体020上形成第二导电体040，再在所述第二导电体040上形成导电凸起050，所述第二导电体040插入所述导电凸起050。
最后使第二半导体结构002与导电凸起050连接，例如焊接，继而使其与所述第一半导体结构001连接。
请参阅图1及图3，本发明的半导体结构，其包括：基板010、第一导电体020、第二导电体040、第三导电体012和导电凸起050。
请参阅图1及图3，基板010可以包括半导体基板，例如硅、砷化镓、氮化镓、和/或碳化硅基板，所述半导体基板上面可以包含电子器件，例如晶体管、二极管、电阻、电容、和/或电感。此处的基板可以是指上面包含许多半导体结构的晶片，也可以是指上面包含单个半导体结构的集成电路芯片。本实施例中，基板可以为包含金属-氧化物-半导体场效应晶体管(MOS管)的基板。
请参阅图1及图3，本实施例中，基板010上可能包含互连层011、一个外露的第三导电体012和钝化层013，其中互连层011可通过导电材料提供连接至另一基板的电气和/或机械连接。互连层011例如可以包括铜、铝等导电金属。第三导电体012可以形成于互连层011上，也可以与互连层011由同一金属层引出，第三导电体012可以包括铝等导电金属，第三导电体012的高度例如可以为50μm-200μm。第三导电体012可以直接或通过互连层011与基板电连接，第三导电体012可以用来对包含基板的电子器件进行输入/输出，在一些实施例中，第三导电体012可以用作后续焊接的焊盘，在另一些实施例中，第三导电体012还可提供一个熔丝，此熔丝可以通过机械方法或用激光切割获得，此熔丝可以为基板上的多余电路提供耦合/去耦合，在另一些实施例中，第三导电体012还可提供一个用来检测基板上电路的焊盘。本实施例中，第三导电体012用来作为对包含基板的电子器件进行输入/输出的连接端。钝化层013可以包含无机材料，例如二氧化硅和/或氮化硅，钝化层013也可以包含有机材料，例如正硅酸乙酯和/聚酰亚胺。钝化层013上凹槽可以使第三导电体012部分外露，更具体的说，可以在第三导电体012和互连层011上形成钝化层013，然后有选择的去除部分钝化层013以暴露部分第三导电体012，通过让部分第三导电体012外露，此第三导电体012可以在以后被用作电子器件的输入/输出端，或者以后被用来检测、切割、和/或用作焊接焊盘。在其他一些实施例中，互连层上还可以设有第二阻挡层014。
请参阅图1及图3，在钝化层013上对应第三导电体012之外的区域进行刻蚀，形成与基板互连层011连通的孔，在孔内填充金属形成第一导电体020，第一导电体020的表面与钝化层013的表面齐平，第一导电体020例如可以为W、TiW、TiN和/或其组合，第一导电体020的直径例如为0.5μm-10μm。第一导电体020的数量可以设为一个，如图4至图12所示，在其他实施例中，第一导电体020的数量也可以设为多个，且相邻第一导电体020的间距(相邻边缘之间的距离)例如可以为1μm-5μm。
请参阅图1及图3，在第一导电体020上形成第二导电体040，第二导电体040呈长柱形，第二导电体040例如可以包括铜，第二导电体040的直径可以等于第一导电体020的直径，在一些实施例中，第二导电体040的直径还可以小于第一导电体020的直径。第二导电体040的数量可以设为一个，如图5至图9所示，也可以设为多个，如图10至图12所示，当第二导电体040的直径小于第一导电体020的直径时，相邻第二导电体040的间距(相邻边缘之间的距离)例如为2μm-10μm。
本实施例中，第二导电体040可以呈突出钝化层013表面的柱状结构。第一导电体020可以使第二导电体040与互连层011连接，第一导电体020还可以实现第二导电体040与基板之间的信号电传输。
请参阅图1及图3，导电凸起050形成于第二导电体040上，具体的呈柱状的第二导电体040部分插入导电凸起050中，导电凸起050可以呈多种形状，本实施例中，导电凸起050例如呈球状，导电凸起050中例如为包含锡的焊料，在其他实施例中，导电凸起050中还可以包含镍、金，和/或铜，本实施例中，导电凸起050采用包含锡的焊料。导电凸起050、第二导电体040和第一导电体020形成一导电路径与互连层011连接，实现与基板的电气耦合。
请参阅图1及图3，在第三导电体012暴露的条件下，通过导电凸起050可以实现与另一个基板，例如另一个集成电路半导体器件和/或一块印刷电路板，的电气和/或机械耦合。这样在形成导电凸起050和/或将导电凸起050焊到另一基板之后，可以将第三导电体012作为输入/输出端，也可以将第三导电体012燃烧、切割、检测和/或焊接。
请参阅图1及图3，由于第二导电体040呈长柱状，且采用插入的方式与导电凸起050连接，使得在缩小第二导电体040之间间距的同时，不影响第二导电体040与导电凸起050之间的接触面积，甚至还可以进一步提高第二导电体040与导电凸起050之间的接触面积，进而提高导电凸起050与第二导电体040之间的结合力，继而在缩小半导体器件尺寸的情况下，保证半导体器件的性能。在其他一些实施例中，基板010上可以包括一个第三导电体012和若干个导电凸起050、第二导电体040和第一导电体020形成的多条与互连层011连接的导电路径，实现半导体器件之间的的电气耦合。
请参阅图2，本发明还提供一种半导体结构的制备方法，其至少包括以下步骤：
S1、提供一基板010，所述基板010上包括互连层011和覆盖所述互连层011的钝化层013；
S2、在所述钝化层013上形成连接互连层011的第一导电体020，所述第一导电体020的表面与所述钝化层013的表面齐平；
S3、在所述第一导电体020上形成第二导电体040，所述第二导电体040呈长柱状。
具体的，下面结合图1至图13对半导体结构的制备方法的各个步骤进行详细描述。
请参阅图3，首先，在步骤S1中，基板010可以包括半导体基板，例如硅、砷化镓、氮化镓、和/或碳化硅基板，所述半导体基板上面可以包含电子器件，例如晶体管、二极管、电阻、电容、和/或电感。此处的基板可以是指上面包含许多半导体结构的晶片，也可以是指上面包含单个半导体结构的集成电路芯片。本实施例中，基板可以为包含金属-氧化物-半导体场效应晶体管(MOS管)的基板。基板010上还包含互连层011、第三导电体012和覆盖互连层011、第三导电体012的钝化层013，其中互连层011可通过导电材料与另一基板进行电气和/或机械连接。互连层011例如可以包括铜、铝等导电金属。第三导电体012可以形成于互连层011上，也可以与互连层011由同一金属层引出，本实施例中，第三导电体012形成于部分互连层011上，与互连层011连接，第三导电体012可以包括铝等导电金属，第三导电体012的高度例如可以为50μm-200μm。第三导电体012可以直接或通过互连层011与基板电连接，第三导电体012可以用来对包含基板的电子器件进行输入/输出，在一些实施例中，第三导电体012可以用作后续焊接的焊盘，在另一些实施例中，第三导电体012还可提供一个熔丝，此熔丝可以通过机械方法或用激光切割获得，此熔丝可以为基板上的多余电路提供耦合/去耦合，在另一些实施例中，第三导电体012还可提供一个用来检测基板上电路的焊盘。本实施例中，第三导电体012用来作为对包含基板的电子器件进行输入/输出的连接端。在互连层011和第三导电体012上可以通过溅射、蒸发、和/或化学气相沉积等方法形成钝化层013，钝化层013可以包含无机材料，例如二氧化硅和/或氮化硅，钝化层013也可以包含有机材料，例如四乙氧基硅烷和/聚酰亚胺，本实施例中，钝化层013采用四乙氧基硅烷，具体可以包括磷掺杂的四乙氧基硅烷(PTEOS)或硼磷硅酸盐四乙氧基硅烷(BPTEOS)，钝化层013覆盖包裹互连层011和第三导电体012。
请参阅图4及图5，在步骤S2中，在钝化层013上形成连接互连层011的第一导电体020，第一导电体020的表面与钝化层013的表面齐平，第一导电体020例如可以为W、TiW、TiN和/或其组合，第一导电体020的直径例如为0.5μm-10μm。第一导电体020的数量可以设为一个，如图4及图5所示，在其他实施例中，第一导电体020的数量也可以设为多个，且相邻第一导电体020的间距(相邻边缘之间的距离)例如可以为1μm-5μm。
第一导电体020的具体制备过程可以包括以下步骤：通过干法刻蚀在钝化层013上形成与互连层011连通的孔，具体的，本实施例中，可以在钝化层013上形成第一图案化光阻层060，第一图案化光阻层060暴露部分钝化层013，由第一图案化光阻层060定义出第一导电体020的位置，此位置与互连层011的位置相对应。在本实施例中，可例如利用反应离子刻蚀或等离子体刻蚀工艺进行刻蚀，即通过反应离子刻蚀或等离子体刻蚀工艺钝化层013，以暴露出互连层011的表面材料。
请参阅图4及图5，在步骤S2中，在一些实施例中，可例如利用旋涂法在所述钝化层013上形成光刻胶层，经过曝光，显影工艺，在所述光刻胶层上形成开口，获得第一图案化光阻层060，以第一图案化光阻层060为掩膜，去除位于所述开口图案下的所述钝化层013，直至露出互连层011的表面材料，形成一连通至互连层011的孔，然后可以采用灰化法去除光刻胶层。
请参阅图4及图5，在步骤S2中，利用高密度等离子体化学气相沉积法在钝化层013表面沉积导电材料，所述导电材料例如为W、TiW、TiN和/或其组合，以填充所述孔，然后例如通过化学机械研磨去除多余的导电材料，使得孔内的导电材料的上表面与钝化层013的上表面齐平，形成第一导电体020。
请参阅图6至图12，在步骤S3中，在第一导电体020上形成第二导电体040，第二导电体040例如可以包括铜，第二导电体040的直径可以等于第一导电体020的直径，在一些实施例中，第二导电体040的直径还可以小于第一导电体020的直径。第二导电体040的数量可以设为一个，也可以设为多个，如图10至图12所示，当第二导电体040的直径小于第一导电体020的直径时，相邻第二导电体040的间距(相邻边缘之间的距离)例如为2μm-10μm。第二导电体040的具体制备过程可以包括以下步骤：在钝化层013和第一导电体020表面涂敷第一阻挡层030，所述第一阻挡层030例如选用感光性材料，具体的，本实施例中例如在钝化层013及第一导电体020表面旋涂液态聚酰亚胺层，对液态聚酰亚胺层在150°-250°的温度范围进行加热烘干，形成固态的聚酰亚胺层，由于聚酰亚胺属于感光性材料，因此可以无需再经过曝光、显影等工艺，而对固态的聚酰亚胺层直接进行干法刻蚀，本实施例中，例如采用激光刻蚀的方法在固态的聚酰亚胺层对应第一导电体020的位置形成开口，再在固态的聚酰亚胺层上通过溅射、蒸发、和/或化学气相沉积等方法沉积金属材料，以填充所述开口，本实施例中，例如采用高密度等离子体化学气相沉积法在固态的聚酰亚胺层上沉积例如含铜金属，并使沉积的含铜金属填充所述开口，然后例如通过化学机械研磨去除多余的含铜金属，使得开口内的含铜金属的上表面与固态的聚酰亚胺层的上表面齐平，再通过湿法腐蚀的方法去除第一阻挡层030，即固态的聚酰亚胺层，直至暴露钝化层013，通过上述过程在第一导电体020上形成突出钝化层013的第二导电体040，本实施例中通过控制固态的聚酰亚胺层上的开口形状，形成柱状结构的第二导电体040。在步骤S2中形成的第一导电体020可以使第二导电体040与互连层011连接，第一导电体020还可以实现第二导电体040与基板之间的信号电传输。
请参阅图6至图12，在步骤S3中，去除部分钝化层013，暴露第三导电体012。具体的，本实施例中，可以在钝化层013和第二导电体040上形成覆盖第二导电体040的第二图案化光阻层070，第二图案化光阻层070暴露部分钝化层013，光阻层的图案对应第三导电体012所在的位置。在本实施例中，可例如利用反应离子刻蚀或等离子体刻蚀工艺进行刻蚀，即通过反应离子刻蚀或等离子体刻蚀工艺刻蚀钝化层013，直至第三导电体012停止，以暴露出第三导电体012，在一些实施例中，当刻蚀至第三导电体012时，将继续刻蚀一定深度，以保证第三导电体012后期电性连接的质量。
请参阅图6至图12，在步骤S3中，在一些实施例中，可例如利用旋涂法在所述钝化层013上形成光刻胶层，经过曝光，显影工艺，在所述光刻胶层上形成凹槽，获得第二图案化光阻层070，以第二图案化光阻层070为掩膜，去除位于所述凹槽图案下的所述钝化层013，直至露出第三导电体012的表面材料，然后可以采用灰化法去除光刻胶层。钝化层013上凹槽可以使第三导电体012部分外露，此第三导电体012可以在以后被用作电子器件的输入/输出端，或者以后被用来检测、切割、和/或用作焊接焊盘。
请参阅图13，在其他步骤中，在第二导电体040上形成导电凸起050，使第二导电体040插入导电凸起050中。本实施例中，可以通过无掩膜电镀或其他沉积技术在第二导电体040表面及侧面形成导电凸起050，使第二导电体040插入导电凸起050中，导电凸起050中例如为包含锡的焊料，在其他实施例中，导电凸起050中还可以包含镍、金，和/或铜，本实施例中，采用导电凸起050采用包含锡的焊料。导电凸起050可以呈多种形状，本实施例中，导电凸起050例如呈球状，具体的，形成的导电凸起050可以经过熔化、回流等步骤形成球状。导电凸起050、第二导电体040和第一导电体020形成一导电路径与互连层011连接，实现与基板的电气耦合。在其他实施例中，还可以在第三导电体012和第二导电体040上形成一保护层，以避免第三导电体012和第二导电体040发生氧化，具体的，可以通过例如化学涂敷或沉积的方法在第三导电体012和第二导电体040上形成例如树脂层，以避免第三导电体012和第二导电体040发生氧化。
请参阅图13，在步骤S4中，在第三导电体012暴露的条件下，通过导电凸起050可以实现与另一个基板，例如另一个集成电路半导体器件和/或一块印刷电路板，的电气和/或机械耦合。这样在形成导电凸起050和/或将导电凸起050焊到另一基板之后，可以将第三导电体012作为输入/输出端，也可以将第三导电体012燃烧、切割、检测和/或焊接。
请参阅图1至图13，综合步骤S1至S4，由于第二导电体040呈柱状，且采用插入的方式与导电凸起050连接，使得在缩小第二导电体040之间间距的同时，不影响第二导电体040与导电凸起050之间的接触面积，甚至还可以进一步提高第二导电体040与导电凸起050之间的接触面积，进而提高导电凸起050与第二导电体040之间的结合力，继而在缩小半导体器件尺寸的情况下，保证半导体器件的性能。
以上公开的本发明选实施例只是用于帮助阐述本发明。优选实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施方式。显然，根据本说明书的内容，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地理解和利用本发明。本发明仅受权利要求书及其全部范围和等效物的限制。
Claims (10)
1.一种半导体结构的制备方法，其特征在于，其至少包括以下步骤：
提供一基板，所述基板上包括互连层和覆盖所述互连层的钝化层；
在所述钝化层上形成连接互连层的第一导电体，所述第一导电体的表面与所述钝化层的表面齐平；
在所述第一导电体上形成第二导电体，所述第二导电体呈长柱状。
2.根据权利要求1所述一种半导体结构的制备方法，其特征在于，所述第二导电体的形成过程包括以下步骤：在所述钝化层和所述第一导电体表面旋涂液态聚酰亚胺层，加热烘干后形成第一阻挡层。
3.根据权利要求2所述一种半导体结构的制备方法，其特征在于，所述液态聚酰亚胺层的加热烘干温度范围为150℃-250℃。
4.根据权利要求2所述一种半导体结构的制备方法，其特征在于，所述第二导电体的形成过程还包括以下步骤：
刻蚀所述第一阻挡层在对应所述第一导电体的位置形成开口。
5.根据权利要求4所述一种半导体结构的制备方法，其特征在于，所述第二导电体的形成过程还包括以下步骤：
在所述第一阻挡层上沉积导电材料以填充所述开口。
6.根据权利要求5所述一种半导体结构的制备方法，其特征在于，所述第二导电体的形成过程还包括以下步骤：
去除多余所述导电材料，使所述导电材料表面与所述第一阻挡层表面齐平。
7.根据权利要求6所述一种半导体结构的制备方法，其特征在于，所述第二导电体的形成过程还包括以下步骤：采用湿法腐蚀的方法去除所述第一阻挡层。
8.根据权利要求1所述一种半导体结构的制备方法，其特征在于，所获得的第二导电体的直径为0.5μm-10μm。
9.根据权利要求1所述一种半导体结构的制备方法，其特征在于，所述半导体结构的制备方法还包括在基板上形成与所述互连层连接且外露的第三导电体。
10.一种半导体的封装方法，其特征在于，其至少包括以下步骤：
提供第一半导体结构，所述第一半导体结构的制备方法包括以下步骤：
提供一基板，所述基板上包括互连层和覆盖所述互连层的钝化层；
在所述钝化层上形成连接互连层的第一导电体，所述第一导电体的表面与所述钝化层的表面齐平；
在所述第一导电体上形成第二导电体，所述第二导电体呈长柱状；提供第二半导体结构，所述第二半导体结构通过所述第二导电体与所述第一半导体结构电连接。
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