JP5136856B2 - ウェハ貫通相互接続部を形成する方法およびそれから得られる構造体 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 67
- 239000000758 substrate Substances 0.000 claims description 101
- 239000004065 semiconductor Substances 0.000 claims description 83
- 239000000463 material Substances 0.000 claims description 46
- 239000004020 conductor Substances 0.000 claims description 34
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 20
- 229920000642 polymer Polymers 0.000 claims description 20
- 238000000151 deposition Methods 0.000 claims description 19
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 16
- 229910052710 silicon Inorganic materials 0.000 claims description 16
- 239000010703 silicon Substances 0.000 claims description 16
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 15
- 229910052751 metal Inorganic materials 0.000 claims description 15
- 239000002184 metal Substances 0.000 claims description 15
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 claims description 12
- 239000003989 dielectric material Substances 0.000 claims description 12
- 239000004593 Epoxy Substances 0.000 claims description 9
- 229910052759 nickel Inorganic materials 0.000 claims description 9
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 claims description 9
- 229920000052 poly(p-xylylene) Polymers 0.000 claims description 9
- 239000011135 tin Substances 0.000 claims description 9
- 229910052782 aluminium Inorganic materials 0.000 claims description 8
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 8
- 239000010949 copper Substances 0.000 claims description 8
- 238000011049 filling Methods 0.000 claims description 7
- 239000010931 gold Substances 0.000 claims description 7
- 235000012239 silicon dioxide Nutrition 0.000 claims description 7
- 239000000377 silicon dioxide Substances 0.000 claims description 7
- 239000000945 filler Substances 0.000 claims description 6
- 239000011521 glass Substances 0.000 claims description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 6
- 229910052709 silver Inorganic materials 0.000 claims description 6
- 229910052718 tin Inorganic materials 0.000 claims description 6
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 5
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 claims description 5
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 5
- 239000011231 conductive filler Substances 0.000 claims description 5
- 229910052802 copper Inorganic materials 0.000 claims description 5
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 5
- 229910052737 gold Inorganic materials 0.000 claims description 5
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 claims description 5
- 229910052763 palladium Inorganic materials 0.000 claims description 5
- 239000004332 silver Substances 0.000 claims description 5
- 229910052715 tantalum Inorganic materials 0.000 claims description 5
- 239000010936 titanium Substances 0.000 claims description 5
- 229910052721 tungsten Inorganic materials 0.000 claims description 5
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 claims description 4
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 claims description 4
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 4
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 4
- 239000005380 borophosphosilicate glass Substances 0.000 claims description 4
- 229910017052 cobalt Inorganic materials 0.000 claims description 4
- 239000010941 cobalt Substances 0.000 claims description 4
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 4
- 229910052741 iridium Inorganic materials 0.000 claims description 4
- GKOZUEZYRPOHIO-UHFFFAOYSA-N iridium atom Chemical compound [Ir] GKOZUEZYRPOHIO-UHFFFAOYSA-N 0.000 claims description 4
- 229910052750 molybdenum Inorganic materials 0.000 claims description 4
- 239000011733 molybdenum Substances 0.000 claims description 4
- 229910052698 phosphorus Inorganic materials 0.000 claims description 4
- 239000011574 phosphorus Substances 0.000 claims description 4
- 229910052697 platinum Inorganic materials 0.000 claims description 4
- 229910000077 silane Inorganic materials 0.000 claims description 4
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims description 4
- 229910052719 titanium Inorganic materials 0.000 claims description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 4
- 239000010937 tungsten Substances 0.000 claims description 4
- 229920002160 Celluloid Polymers 0.000 claims description 3
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 3
- 239000005388 borosilicate glass Substances 0.000 claims description 3
- 239000011133 lead Substances 0.000 claims description 3
- SIBIBHIFKSKVRR-UHFFFAOYSA-N phosphanylidynecobalt Chemical compound [Co]#P SIBIBHIFKSKVRR-UHFFFAOYSA-N 0.000 claims description 3
- OFNHPGDEEMZPFG-UHFFFAOYSA-N phosphanylidynenickel Chemical compound [P].[Ni] OFNHPGDEEMZPFG-UHFFFAOYSA-N 0.000 claims description 3
- 239000005360 phosphosilicate glass Substances 0.000 claims description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 3
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 claims description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims description 2
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 claims description 2
- 239000000919 ceramic Substances 0.000 claims description 2
- 229920001940 conductive polymer Polymers 0.000 claims description 2
- 239000012212 insulator Substances 0.000 claims description 2
- 229910052594 sapphire Inorganic materials 0.000 claims description 2
- 239000010980 sapphire Substances 0.000 claims description 2
- 230000000149 penetrating effect Effects 0.000 claims 3
- OINMNSFDYTYXEQ-UHFFFAOYSA-M 2-bromoethyl(trimethyl)azanium;bromide Chemical compound [Br-].C[N+](C)(C)CCBr OINMNSFDYTYXEQ-UHFFFAOYSA-M 0.000 claims 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims 2
- 230000002093 peripheral effect Effects 0.000 claims 1
- 238000004519 manufacturing process Methods 0.000 description 20
- 235000012431 wafers Nutrition 0.000 description 15
- 230000015572 biosynthetic process Effects 0.000 description 12
- 238000012360 testing method Methods 0.000 description 7
- 238000005530 etching Methods 0.000 description 6
- 229920002577 polybenzoxazole Polymers 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 238000007747 plating Methods 0.000 description 5
- 229910000679 solder Inorganic materials 0.000 description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical compound C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 description 4
- 239000011248 coating agent Substances 0.000 description 4
- 238000000576 coating method Methods 0.000 description 4
- 238000002161 passivation Methods 0.000 description 4
- 229910045601 alloy Inorganic materials 0.000 description 3
- 239000000956 alloy Substances 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000004140 cleaning Methods 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 230000000873 masking effect Effects 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 239000002861 polymer material Substances 0.000 description 3
- 238000005476 soldering Methods 0.000 description 3
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 230000000712 assembly Effects 0.000 description 2
- 238000000429 assembly Methods 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- 238000005553 drilling Methods 0.000 description 2
- 125000003700 epoxy group Chemical group 0.000 description 2
- 230000004907 flux Effects 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 229920000647 polyepoxide Polymers 0.000 description 2
- 239000000843 powder Substances 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- 239000000523 sample Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 1
- -1 PSO of LSO Substances 0.000 description 1
- 241000425571 Trepanes Species 0.000 description 1
- 238000005299 abrasion Methods 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 238000007792 addition Methods 0.000 description 1
- 230000001464 adherent effect Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000009849 deactivation Effects 0.000 description 1
- 238000007872 degassing Methods 0.000 description 1
- 238000012217 deletion Methods 0.000 description 1
- 230000037430 deletion Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000007772 electroless plating Methods 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 230000009969 flowable effect Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000000608 laser ablation Methods 0.000 description 1
- 229910001092 metal group alloy Inorganic materials 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910017604 nitric acid Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000009527 percussion Methods 0.000 description 1
- 239000011148 porous material Substances 0.000 description 1
- 239000000376 reactant Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 229920001169 thermoplastic Polymers 0.000 description 1
- 239000004416 thermosoftening plastic Substances 0.000 description 1
- 238000001771 vacuum deposition Methods 0.000 description 1
- 238000013022 venting Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
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- H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
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- B33Y80/00—Products made by additive manufacturing
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
- H01L2924/097—Glass-ceramics, e.g. devitrified glass
- H01L2924/09701—Low temperature co-fired ceramic [LTCC]
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- H—ELECTRICITY
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/12—Passive devices, e.g. 2 terminal devices
- H01L2924/1204—Optical Diode
- H01L2924/12044—OLED
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Description
本発明は、一般に半導体製造技術、および半導体基板中に電気接点を形成する方法に関する。より詳細には、本発明は、半導体基板中にウェハ貫通相互接続部を形成する方法、およびそれから得られる構造体に関する。
半導体基板は多くの場合、それを貫通して延びるバイアを有し、このバイアは導電材料で充填されて、たとえば半導体デバイスの一方の表面上の回路をその他方の表面上の回路に接続するため、あるいは外部回路との接続に対応するために使用される相互接続部（一般にウェハ貫通相互接続部、または「ＴＷＩ」と呼ばれる）を形成する。
本明細書では、「バイア」とは、導電材料または導電部材をその中に有し、基板を実質的に貫通して（たとえば、実質的に一方の表面から反対側の他方の表面まで）延びる孔または開口を指す。バイアは、ボンド・パッドが形成された側以外の基板の側に配置された半導体デバイス、電気部品、または回路の電気的接続に対応するために使用することができる。バイアは従来から、様々な用途の様々な基板に形成されている。たとえば、単一ダイ・パッケージ用の中間基板（interposer）、複数ダイ・パッケージ用の相互接続部、および半導体ダイを試験装置に一時的に接続するための接触プローブ・カードは多くの場合、それらの構造内にバイアを使用する。
より具体的な例では、試験装置が、半導体ダイのボンド・パッドを一時的に、かつ同時に接続するように構成されることがある（たとえば、全ウェハまたは部分ウェハ試験装置で）。供試中間基板として使用される基板は、それを貫通するバイアを含み、それによって、半導体ダイのボンド・パッド・パターンに適合する導電性相互接続構造体のパターンを中間基板の片側に設けるばかりでなく、試験装置との接続用の複数の相互接続構造体を中間基板の反対側に設けることができる。すなわち中間基板のバイアは、半導体ダイ（または他のデバイス）と試験装置の間の電気的相互接続を行う。
バイアがシリコンなどの半導体材料を貫通して形成されるべき場合、バイアを作製する１つの既知の方法は、いわゆる「トレパン（ｔｒｅｐａｎ）」加工によって第１孔（「先行孔」と呼ばれることもある）を形成することを含み、ルータまたはドリルの非常に小さな刃を長軸まわりに径方向に移動させながらその軸のまわりに回転させて、この先行孔を作り出す。先行孔は直径が、完成バイアの意図された直径よりも大きい。先行孔の形成に続いて絶縁（または誘電体）層が、酸化雰囲気に曝すことで孔の表面に薄い酸化シリコン層を形成することによって、あるいは孔を酸化し、次いでそれを絶縁性高分子材料で被覆することによって孔の中に形成される。高分子の絶縁性材料被覆が望ましい場合には、パリレン（登録商標）ポリマーなどの適切なポリマーを基板の上、およびその基板の一方の側の各先行孔内に、孔の反対側の端部に負圧（すなわち真空）を加えながら蒸着させることができる。場合によっては、所与のポリマー材料のシリコンとの付着性が比較的よくないことがあるので、孔の表面を酸化させてポリマー材料の付着性を改善することもある。
絶縁性高分子材料は各先行孔内に吸い込まれ、それを充填して、ポリマーが硬化される。バイア・ホールは、先行孔よりも小さな直径を呈するように（パーカッション・ドリルまたはレーザなどによって）穴をあけられ、あるいは別な方法で、硬化された絶縁性高分子材料中に形成される。次に、バイア・ホールは、従来の金属、金属合金、または金属含有材料を含む導電材料で充填されて、基板の両側間に導電経路が設けられる。バイアの導電材料は、絶縁性高分子材料の１つまたは複数の層によって基板自体から絶縁される。
このような方法は、基板の一方の表面から基板の他方の表面までの電気的相互接続を可能にする適切な構造体を提供するが、このような方法を使用してバイアの高密度配置を実現するのが困難であること、また高いアスペクト比（すなわち高さと幅の比、または断面寸法比）を示すバイアを形成するのが困難であることに注意されたい。
バイアを形成する別の従来技術の方法では、シリコンウェハが二酸化シリコンの薄い層を両方の主要対向面に備える。このウェハの上にパターンが、バイアのない領域のエッチングを防止するマスク層を使用して形成される。エッチング液が両方の主要面に塗布されて、ウェハの中間で一緒になる孔、すなわち「フィードスルー（ｆｅｅｄｔｈｒｏｕｇｈ）」を形成する。次に、フィードスルー側壁を含むウェハ表面上に誘電体層が形成される。この誘電体層上に金属層が形成され、フィードスルー内に導電材料が配置されて導電バイアが完成する。各バイアを分離絶縁するために金属層は、フィードスルー表面だけを覆うように構成されなければならない、すなわちバイアおよびウェハの外面から後で除去されなければならないことに注意されたい。そしてまたしても、このような従来の方法を使用して高いアスペクト比を得ることは困難であり、したがってこのようなバイアの高いレベルの密度を所与の用途に実現することは困難である。
バイアを形成するための他の従来技術の方法は、Ｔａｎｉｅｌｉａｎの米国特許第５１６６０９７号、Ｇｅｌｌｅｒらの米国特許第５０６３１７７号、およびＡｋｒａｍらの米国特許第６４００１７２号で一般的に説明されている。
半導体製造に使用される製造技術および製造方法を改善することが引き続き求められている。高い密度のバイアを可能にし、高いアスペクト比のＴＷＩ構造体の製造を可能にし、ＴＷＩ構造体の信頼性を維持または改善しながら製造工程の単純さを向上する、ウェハ貫通相互接続部のより効率的な形成方法を提供することは有利なはずである。
本発明は、本明細書でウェハ貫通相互接続部（ＴＷＩ）とも呼ばれる導電バイアを基板中に形成する方法と、結果として得られる、ＴＷＩ構造体を含む半導体デバイス、電気部品、および組立品とを開示する。
一実施形態では、ウェハ貫通相互接続部を形成する方法は、基板の第１の表面に開口を形成すること、開口の内部表面に第１の誘電体層を堆積させること、第１の誘電体層の上に導電層を堆積させること、開口の内部表面に第２の誘電体層を堆積させること、ならびに基板の反対側の第２の表面を貫通して導電層の一部分を露出させることを含む。
本発明の別の態様によれば、別の方法は、ウェハ貫通相互接続構造体を形成することを含む。この方法は、基板の第１の表面に開口を形成すること、開口の内部表面に第１の誘電体層を堆積させること、第１の誘電体層上に導電層を堆積させること、第１の表面、および導電層の少なくとも一部分を覆って第２の誘電体層を堆積させること、ならびに第２の誘電体層が導電層の少なくとも一部分を覆ったままであるように第２の誘電体層を基板の第１の表面から除去することを含む。第１の誘電体層の一部分が基板の第２の表面を貫通して露出し、第３の誘電体層が基板の反対側の第２の表面の上、および第１の誘電体層の露出部分の上に配置される。第３の誘電体層の一部分が除去されて、第１の誘電体層の一部分が第３の誘電体層の残りの部分を貫通して露出する。第１の誘電体層の露出部分は除去され、それによって導電層の一部分が基板の反対側の第２の表面、および第３の誘電体層の残りの部分を貫通して露出する。
本発明のもう１つの態様によれば、半導体デバイスが提供される。この半導体デバイス
は、第１の表面、および反対側の第２の表面を有する基板と、基板の第１の表面内に延びるウェハ貫通相互接続部とを含む。ウェハ貫通相互接続部は、基板の第１の表面から基板の反対側の第２の表面まで延びる導電材料を含み、この導電材料の第１の部分が基板の第１の表面を貫通して露出し、導電材料の第２の部分が基板の反対側の第２の表面を貫通して露出する。第１の誘電体材料が導電材料と基板の間に配置され、基板の反対側の第２の表面から導電材料の第１の部分まで延びる。第２の誘電体材料が導電材料の一部分の上に配置され、第１の表面から反対側の第２の表面に向かって延びる盲開口を画定する表面を呈する。
は、第１の表面、および反対側の第２の表面を有する基板と、基板の第１の表面内に延びるウェハ貫通相互接続部とを含む。ウェハ貫通相互接続部は、基板の第１の表面から基板の反対側の第２の表面まで延びる導電材料を含み、この導電材料の第１の部分が基板の第１の表面を貫通して露出し、導電材料の第２の部分が基板の反対側の第２の表面を貫通して露出する。第１の誘電体材料が導電材料と基板の間に配置され、基板の反対側の第２の表面から導電材料の第１の部分まで延びる。第２の誘電体材料が導電材料の一部分の上に配置され、第１の表面から反対側の第２の表面に向かって延びる盲開口を画定する表面を呈する。
本発明では、導電バイアすなわちウェハ貫通相互接続部（ＴＷＩ）がその中に形成されるべき半導体ウェハまたはその一部分、基板、および構成要素は、ＴＷＩの目的、あるいは基板またはＴＷＩの構造の構成要素にかかわらず、本明細書で「基板」として同一に扱われる。したがって、たとえば、「基板」という用語が半導体ウェハ、半導体ウェハ部分、他のバルク半導体基板、半導体デバイス、中間基板、プローブ試験カードなどに関して使用されることがある。本発明を、半導体基板の作製に広く適用されるものとして説明する。半導体デバイス中にＴＷＩを作製する方法、ならびにそのようにして作製された、結果として得られる構造体、構成要素、および組立品について説明する。
本明細書で開示される方法のいくつかは室温で使用されるポリマーを使用するので、ＴＷＩを形成する方法、および結果として得られる構造体は、従来の方法よりも低い温度処理を使用することから利益を得る。さらに、本発明のＴＷＩを形成する方法のいくつかは、熱はんだ処理のためのガス抜きの必要がなく、はんだ充填工程が不要であるのでフラックス洗浄が不要である。加えて、本明細書に記載の方法は、高アスペクト比のＴＷＩの製作を可能にし、このＴＷＩは導電材料で充填されても、されなくてもよい。
ここで図１〜８を参照すると、本発明の一実施形態による方法および構造が開示されている。図１は、本発明の一実施形態の一例による、第１の表面１２、および反対側の第２の表面１４を有する半導体デバイス１０の断面図である。半導体デバイス１０は、半導体基板１６（すなわちシリコン基板）を含み、誘電体層（図示せず）、不活性化層（パッシベーション層）１７、またはボンド・パッド１８を含む導電要素を任意選択で含むことができ、この導電要素は、当業者には理解されるように内部回路（図示せず）に結合することができる。
基板１６は、それだけには限らないが、バルク半導体基板を含んでよく（たとえば、シリコン、砒化ガリウム、リン化インジウム、多結晶シリコンなどの半導体材料からなる全ウェハまたは部分ウェハや、シリコン・オン・セラミック（ＳＯＣ）、シリコン・オン・ガラス（ＳＯＧ）、シリコン・オン・サファイア（ＳＯＳ）などのシリコン・オン・インシュレータ（ＳＯＩ）型基板、あるいは半導体製造に適した高分子材料など）、このバルク半導体基板は、その中に形成された複数の半導体ダイまたは他の半導体デバイスを含むことができる。基板１６がウェハである場合、基板１６はまた、供給業者から受け取ったときの全厚さのウェハでよく、あるいは半導体デバイス１０の製造後に薄くされた（たとえば、それによって第２の表面１４を画定する）ウェハでもよい。具体的には図示されていないが、半導体デバイス１０はさらに、様々な導電要素、活性部分または領域、トランジスタ、コンデンサ、再配線ライン、あるいは集積回路を生成するために使用される他の構造体を含むことができ、あるいはこれらを含むようにさらに加工することもできる。本発明のＴＷＩは、製造工程の個別の必要に応じて、半導体ダイ・レベルで、あるいはウェハ（または他のバルク基板）レベルで形成することができる。したがって、図１〜８は、単一のボンド・パッド１８（図面では２つの断面部分として示されている）を伴う単一のＴＷＩの製作を示すが、半導体デバイス１０は複数のＴＷＩを含むように作製できること
、またこのようなＴＷＩを内部回路（図示せず）に接続することができ、あるいは基板１６の「デッド・スペース」内に形成できることを理解されたい。さらに、図１に示されるように、ボンド・パッド１８を半導体デバイス１０の上に配置するために使用されるプロセスの種類に応じて、ボンド・パッド１８を部分的に不活性化層１７で覆うこともできる。当業者には理解されるように、不活性化層１７は、半導体材料の酸化を防止するために、基板の表面に配置された絶縁材料または誘電体材料の適切な層を含むことができる。
、またこのようなＴＷＩを内部回路（図示せず）に接続することができ、あるいは基板１６の「デッド・スペース」内に形成できることを理解されたい。さらに、図１に示されるように、ボンド・パッド１８を半導体デバイス１０の上に配置するために使用されるプロセスの種類に応じて、ボンド・パッド１８を部分的に不活性化層１７で覆うこともできる。当業者には理解されるように、不活性化層１７は、半導体材料の酸化を防止するために、基板の表面に配置された絶縁材料または誘電体材料の適切な層を含むことができる。
図１に示されるように、本開示の実施形態において盲穴として形成された開口２０は、半導体デバイス１０の第１の表面１２に形成される。一実施形態では、開口２０はパターニングされ、ボンド・パッド１８を貫通して基板１６内にエッチングされる。開口２０は、フォトレジストまたは他の材料（たとえば酸化膜ハード・マスク）を適切にマスキングしパターニングし、たとえばディープ・シリコン・エッチングされたバイアなどのＴＷＩの形成に適した所定の深さに開口２０を形成するように湿式または乾式エッチングすることによって形成することができる。１つの適切な「湿式」金属エッチングでは、脱イオン（ＤＩ）水に硝酸とフッ化水素（ＨＦ）酸を混ぜた物を使用する。「乾式」エッチングもまた、反応性イオンエッチング（ＲＩＥ）と称される。湿式エッチング液と乾式エッチング液のどちらも、ボンド・パッド１８（および、存在すれば基板１６の上の他の材料）を貫通してエッチングするためだけでなく、開口２０を形成するために使用することができる。さらに、基板１６がシリコン製の場合には、二酸化シリコンの自然酸化膜を除去する必要があり、その下にある基板１６のシリコンのエッチングの前に、ＨＦエッチング液をこの目的に使用することができる。他の実施形態では、開口２０は、たとえばレーザ・ドリル加工、レーザ・アブレーション、または機械式ドリル加工によって形成することができる。形成後、開口２０を洗浄処理にかけて、開口形成工程中に形成されたあらゆる不要な反応物または不純物を除去することができる。
開口２０が形成された後、金属化層または他の導電層２２をボンド・パッド１８の一部分の上に形成することができる。導電層２２は、ボンド・パッド１８と、それに続く金属ライナーまたは素材メッキなどの導電材料との間の材料付着性を増大させることができる。たとえば、ボンド・パッドがアルミニウムなどの材料で形成され、それに続く導電層の材料がニッケルを含むなら、導電層２２をボンド・パッド１８の上に配置してニッケルメッキの付着性を確保することができる。
図１を引き続き参照すると、絶縁層２４が開口２０の内部表面に付けられている。絶縁層２４は、たとえば低シラン酸化物（ＬＳＯ）、Ｃｏｏｋｓｏｎ ＥｌｅｃｔｒｏｎｉｃｓのＳｐｅｃｉａｌｔｙ Ｃｏａｔｉｎｇ Ｓｙｓｔｅｍｓ部門から入手可能なものなどのパリレン（登録商標）ポリマー、二酸化シリコン（ＳｉＯ2）、酸化アルミニウム（Ａｌ2Ｏ3）、ポリベンゾオキサゾール（ＰＢＯ）またはベンゾシクロブテン（ＢＣＢ）など不活性化の目的に適した有機高分子材料、あるいはこれらの任意の組合せのパルス堆積層（ＰＤＬ）、などの誘電体材料を含むことができる。絶縁層２４として使用できる他の誘電体材料は、オルト珪酸テトラエチル（ＴＥＯＳ）、スピン・オン・ガラス、熱酸化物、アルミニウムが多い酸化物を含むパルス堆積層、窒化シリコン、酸窒化シリコン、ガラス（すなわちボロホスホシリカートガラス（ＢＰＳＧ）、ホスホシリカートガラス、ボロシリカートガラス）、または当技術分野で周知の他の任意の適切な誘電体材料を含む。絶縁層２４を堆積させる方法は当業者には周知であり、絶縁層２４に使用される材料の種類に応じて異なりうる。
導電層２６を絶縁層２４の上に堆積させ、開口２０を取り囲むように半導体デバイス１０の第１の表面１２を覆って部分的に配置することができる。導電層２６は、たとえばニッケル（Ｎ）などの導電材料の少なくとも１つの層を含む。
一実施形態では、導電層２６はメッキ付着性被覆（ＰＡＣ）、または何らかの種類のシード層など別の層を含むことができ、この別の層は、絶縁層２４の上に配置されて導電層２６の堆積を増加させる。導電層２６を形成するために、たとえば、窒化チタン（ＴｉＮ）が絶縁層２４の上に化学気相成長（ＣＶＤ）技術を使用して配置されて、たとえば無電解メッキまたは電解メッキなどのメッキ処理による後続のシード層の堆積用のＰＡＣとして働くことができる。
導電層２６を形成するために使用できる他の導電材料は、それだけには限らないが、チタン（Ｔｉ）、多結晶シリコン、パラジウム（Ｐｄ）、スズ（Ｓｎ）、タンタル（Ｔａ）、タングステン（Ｗ）、コバルト（Ｃｏ）、銅（Ｃｕ）、銀（Ａｇ）、アルミニウム（Ａｌ）、イリジウム、金（Ａｕ）、モリブデン（Ｍｏ）、白金（Ｐｔ）、ニッケル−リン（ＮｉＰ）、パラジウム−リン（Ｐｄ−Ｐ）、コバルト−リン（Ｃｏ−Ｐ）、Ｃｏ−Ｗ−Ｐ合金、上記の金属のいずれかの他の合金、導電性ポリマーまたはポリマー中に混入された導電材料（すなわち導電性エポキシまたは導電体入りエポキシ）、ならびにこれらの任意の混合物を含む。
導電層２６の種々の層を堆積させるために使用できる他の堆積プロセスは、有機金属化学気相成長（ＭＯＣＶＤ）、物理気相成長（ＰＶＤ）、プラズマ促進化学気相成長（ＰＥＣＶＤ）、真空蒸着、およびスパッタリングを含む。種々の層の材料、または導電層２６に使用される材料の種類および厚さと、導電層２６の層を堆積させるために使用される堆積プロセスとは、たとえばＴＷＩを形成するために使用される所望の材料の電気的要件および種類、ならびにＴＷＩの意図された用途に応じて異なることが当業者には理解されよう。
次に図２を参照すると、第２の絶縁層２８が半導体デバイス１０の第１の表面１２、および開口２０の内部表面を覆って配置されている。一実施形態では、第２の絶縁層２８はパリレン（登録商標）ポリマーを含むことができるが、他の実施形態では、第２の絶縁層２８は、図１の絶縁層２４に関して本明細書で論じたものなど別の誘電体材料を含むことができる。したがって第２の絶縁層２８は、開口２０の内部表面を共形で被覆するはんだ付け不可の層を形成し、その結果、ＴＷＩ構造を形成する従来技術と同様に、フラックス洗浄、熱はんだ処理、およびガス抜きが必要とされない。
第２の絶縁層２８の、半導体デバイス１０の導電層２６および第１の表面１２の上にある部分は、たとえば反応性イオン（乾式）エッチングによるスペーサ・エッチングなどの処理で除去される。この結果、図３に示される半導体デバイス１０の構造が得られる。他の実施形態では、第２の絶縁層２８のその部分は、それだけには限らないが、化学的機械的平坦化（ＣＭＰ）、機械的剥離法、湿式または乾式エッチングを伴う適切なフォトレジストのマスキングおよびパターニング、あるいは他の周知のプロセスを含む他のプロセスを使用して除去することができる。一実施形態では、第２の絶縁層２８はパリレン（登録商標）ポリマーを含み、第２の絶縁層２８をマスキングし、パターニングし、エッチングして第２の絶縁層２８の所望の部分を除去し、図３に示されたように、本明細書で相互接続パッド２９と呼ばれる導電層２６の上部を露出させる。
次に図４を参照すると、半導体デバイスは、後続の工程処置、および結果として得られるフィーチャを説明する際の便宜上、図１〜３の向きから水平線のまわりに反転させて示されている。半導体デバイス１０は、基板１６の一部分を半導体デバイス１０の第２の表面１４から除去することによって薄くされ、その結果、新たに画定された第２の表面１４’が得られる。半導体デバイス１０を薄くすると、最初は開口２０の表面に沿って形成された絶縁層２４が、半導体デバイス１０の第２の表面１４’を部分的に貫通して延びるように露出する。基板１６は、任意の適切なプロセスを使用して薄くすることができ、この
プロセスは、それだけには限らないが、ＣＭＰまたは従来の背面研磨などの摩耗技術、基板１６を選択的にエッチングする化学薬品の使用、あるいは、たとえば基板１６を除去するための湿式または乾式エッチングが後に続くパターン化フォトレジストなど、第２の表面１４（図１〜３）の適切なマスキング、パターニング、およびエッチングを含むことができる。
プロセスは、それだけには限らないが、ＣＭＰまたは従来の背面研磨などの摩耗技術、基板１６を選択的にエッチングする化学薬品の使用、あるいは、たとえば基板１６を除去するための湿式または乾式エッチングが後に続くパターン化フォトレジストなど、第２の表面１４（図１〜３）の適切なマスキング、パターニング、およびエッチングを含むことができる。
次に図５を参照すると、第３の絶縁層３０が半導体デバイス１０の第２の表面１４の上、および絶縁層２４の露出部分の上に堆積されている。一実施形態では、第３の絶縁層３０は、パリレン（登録商標）ポリマー、ピラリン・ポリマー（ＰＩ−２６１１ポリマーとしても知られ、デュポンから入手可能）、ポリベンゾオキサゾール（ＰＢＯ）、ベンゾシクロブテン（ＢＣＢ）、絶縁性エポキシ、ＬＳＯのＰＤＬ、二酸化シリコン（ＳｉＯ2）、酸化アルミニウム（Ａｌ2Ｏ3）、あるいは本明細書で図１に関して示した絶縁層２４を形成するために使用される材料のうちのいずれか１つなどのポリマーを含む。
図６に示されるように、第３の絶縁層３０の一部分が除去され、絶縁層２４の小部分が再び露出する。第３の絶縁層３０の、絶縁層２４の上にある部分を除去するために使用されるプロセスは、第３の絶縁層３０として使用される材料の種類に適している。たとえば、パリレン（登録商標）ポリマーまたはピラリン・ポリマーが第３の絶縁層３０として使用される一実施形態では、第３の絶縁層３０を除去するためのプロセスは、第３の絶縁層３０の上にフォトレジストをマスキングしパターニングすること、および第３の絶縁層３０の露出部分を貫通して乾式エッチングすること、次いでフォトレジストを剥離することを含むことができる。
別の実施形態で、絶縁性エポキシが使用される場合には、エポキシ・パターンを形作るためにレジストを使用し、エポキシを塗布し、次いでレジストを除去することができ、それによって第２の表面１４’が覆われ、絶縁層２４が露出したままとなる。
別の実施形態で、ＰＢＯが第３の絶縁層３０として使用される場合には、ＰＢＯを選択的に露出させ、光現像し、焼き付けて、突出する絶縁層２４を露出しておくことができる。
さらに別の実施形態では、光造形プロセス（すなわち科学技術振興機構（ＪＳＴ）のものなど）を使用して第２の表面１４’の上に第３の絶縁層３０を選択的に設け、突出する絶縁層２４を露出しておくことができる。別の実施形態では、Ｏｂｊｅｔ ＧｅｏｍｅｔｒｉｅｓのＰｏｌｙＪｅｔ（登録商標）技術を使用してポリマーを第３の絶縁層３０の上のパターン内に分散させ、絶縁層２４を露出しておくことができる。別の実施形態で、ＬＳＯまたはＰＤＬが第３の絶縁層３０として使用される場合には、ＣＭＰを使用して第３の絶縁層３０の一部分を除去し、突出する絶縁層２４を露出させることができる。もちろん他の技術、またはこのような技術の様々な組合せもまた、当業者には理解されるように、第３の絶縁層３０の一部分を選択的に除去するために使用することができる。
次に図７を参照すると、絶縁層２４の突出部分が除去され、それによってその下にある導電層２６の一部分が露出している。この部分は相互接続パッド３１と呼ばれることがある。絶縁層２４の突出部分は、絶縁層２４に使用される材料の種類に応じた適切な任意のプロセスを使用して除去することができる。たとえば、絶縁層２４の突出部分は、機械的摩耗または研磨、ＣＭＰ、絶縁層２４をエッチング除去するために絶縁層２４に対して選択的なエッチング液を使用することなどによって機械的に除去することができ、あるいは適切な光造形プロセスを使用することもできる。導電層２６の一部分が露出すると、相互接続パッド２９と３１が互いに電気的に連絡し、さらにそれらが半導体デバイス１０のボンド・パッド１８と電気的に接続するＴＷＩ構造体が形成される。前に論じたようにボン
ド・パッド１８は、基板１６の中または上に形成された電気回路と電気的に連絡することができる。他の実施形態では、結果として得られたＴＷＩ構造体が基板に付随するどの回路にも接続されずに、基板１６の両側に配置された様々な外部電気部品の電気的相互接続を行うだけのこともある。
ド・パッド１８は、基板１６の中または上に形成された電気回路と電気的に連絡することができる。他の実施形態では、結果として得られたＴＷＩ構造体が基板に付随するどの回路にも接続されずに、基板１６の両側に配置された様々な外部電気部品の電気的相互接続を行うだけのこともある。
本発明のいくつかの実施形態では、第３の絶縁層３０の除去、および絶縁層２４の別様の突出部分の除去は、同一の処置中に実施できることに注意されたい。しかし、その下にある導電層２６を形成する材料によっては、別々の処置で第３の絶縁層３０の一部分を除去し、導電層の相互接続パッド３１を露出させることが望ましいこともある。たとえば、導電層２６がニッケルで形成され、第３の絶縁層３０の一部分を除去するためにＣＭＰプロセスが使用される場合、このようなプロセスでは、ニッケル相互接続パッド３１の上が均一な表面にならないことがある。したがって、図６および図７に関して説明したように、相互接続パッド３１を露出させるには別個の処置が望ましいことがある。
次に図８を参照すると、一実施形態では、導電層２６の露出部分（すなわち相互接続パッド３１）は金属キャップ３２など、導電材料の１つまたは複数の層を含むことができる。金属キャップ３２は、たとえばニッケル（Ｎｉ）、金（Ａｕ）、それらの組合せ、または本明細書で導電層２６に関して前述したものを含めて、導電層２６に適合した他の任意の導電材料を含むことができる。たとえば、金属キャップ３２は、それに使用される導電材料の種類によりメッキ処理または他の適切なプロセスを用いて堆積させることができる。
さらに別の実施形態では、開口２０を導電性充填材料で充填することができる。たとえば開口２０は、スズ（Ｓｎ）、銀（Ａｇ）、銅（Ｃｕ）、本明細書で前述した導電層２６に使用できる材料のうちの１つ、それらの任意の組合せ、あるいはバイアを充填するために使用される、または当業者に周知の固体導電バイアを形成するために使用される他の材料で充填することができる。他の充填材料は、金属粉末、金属または合金粉末、はんだ（たとえば、Ｐｂ／ＳｎまたはＡｇ／Ｓｎ）、流動性の導電性光ポリマー、熱可塑性の導電性樹脂、あるいは樹脂被覆の粒子状金属材料を含む。加えて、開口２０を導電材料で充填するために種々のプロセス、たとえばウェーブはんだ技術、真空はんだリフロー技術、あるいは、はんだボールを開口２０内に堆積するためのドイツのＰａｃ Ｔｅｃｈ ＧｍｂＨ ｏｆ Ｎａｕｅｎから入手可能なレーザ球を使用する技術、を使用することができる。
開口２０が導電性充填材料で充填される実施形態では、充填材料が導電層２６と電気的に接続するように、絶縁層２４の一部分３４が適切なプロセスを使用して除去される。さらに充填材料は、たとえば、本明細書で相互接続パッド２９と定義されている導電層２６の一部分と接触するように構成することもできる。
導電性充填材が使用される場合、基板は、充填材が基板の第２の表面１４’を貫通して露出できる程度まで薄くすることができるが、第２の表面１４’に相互接続パッド３１を形成する導電層２６が存在するので、そうしたことは不要であることにもさらに注意されたい。
表１は、本開示の発明により生成された様々なウェハ貫通相互接続部（ＴＷＩ）について得られたデータを列記している。一実施形態では、様々なＴＷＩの絶縁層２４はＰＤＬを含み、導電層２６は、示された断面厚さのＴａまたはＷのＰＡＣ、Ｃｕのシード層、およびＮｉのライナーを含む。
図１〜８に関して本明細書で説明した方法を使用して、種々の半導体デバイス内にＴＷＩを形成することができる。このＴＷＩは、直径が約１５μｍ以上、長さが１５０μｍ以上など従来の寸法を有するだけでなく、将来の半導体デバイスのさらなる小型化に適用できるより小さなＴＷＩを含むことができる。もちろん、より小さな直径のＴＷＩをより薄い基板内に形成することができ、ＴＷＩの所望のアスペクト比は、基板材料に適合したエッチング化学薬品を選択することによって実現することができる。基板が薄くなるにつれその物理的強度や、集積回路が基板材料中に延在する深さなどの他の考慮すべき事項が、本発明自体の方法ではなく、本発明により形成できるＴＷＩの深さおよび幅の重要な要素になりうる。半導体デバイスはさらに、再配線層を用いて構成することができ、この再配線層は導線と、任意選択ではんだバンプ、導電性エポキシ、または導電体入りエポキシなど、再配線層の上に形成された関連する個別外部導電要素とを含み、これら個別外部導電要素は、半導体デバイスの一方の表面に配置または形成し、導線でＴＷＩと電気的に相互接続し、あるいは当業者に周知の技術によって導電層２６または金属キャップ３２の上でＴＷＩ上に直接配置することができる。
本発明により生成されるＴＷＩはまた、必要に応じて、後から集積回路に接続して使用することもできる。たとえば高レベル・パッケージ・システムが、本発明の方法を用いて生成されたＴＷＩを有する半導体デバイスを含むことができる。たとえば、第１の半導体デバイスおよび第２の半導体デバイスを有するＰＣ基板を、本発明のＴＷＩ構造を利用して積層構成の形で配置することができる。
上述の半導体デバイス１０、あるいは本発明の１つまたは複数のＴＷＩ構造体を組み込む他の構成要素は、コンピュータ環境において利用できることにもさらに注意されたい。たとえば、図９を参照すると、半導体デバイスを計算システム１００内に組み込むことができ、この計算システムは、たとえばメモリ・デバイス１０２（様々なランダム・アクセス・メモリ・デバイス、フラッシュ・メモリ、または他の種類のメモリ・デバイスのいずれかを含んでよい）と、メモリ・デバイス１０２と動作可能に結合された中央演算処理ユニットまたは他の論理デバイスなどのプロセッサ・デバイス１０４とを含むことができる。メモリ・デバイス１０２とプロセッサ・デバイスのどちらも、本発明によるＴＷＩ構造体を用いて構成することができる。プロセッサ・デバイス１０４はまた、１つまたは複数
の適切な入力デバイス１０６（たとえばマウス、キーボード、ハード・ドライブ、マイクロホンなど）、および１つまたは複数の出力デバイス１０８（たとえばモニタ、プリンタ、スピーカなど）と結合することもできる。
の適切な入力デバイス１０６（たとえばマウス、キーボード、ハード・ドライブ、マイクロホンなど）、および１つまたは複数の出力デバイス１０８（たとえばモニタ、プリンタ、スピーカなど）と結合することもできる。
以上の説明は多くの細目を含むが、これらは本発明の範囲を限定するものとして解釈すべきではなく、単に特定の例示的実施形態を提供するものである。同様に、本発明の精神または範囲から逸脱しない、本発明の他の実施形態を考案することができる。したがって、本発明の範囲は、以上の説明によってではなく、添付の特許請求の範囲、およびその法的等価物によってのみ示され限定される。特許請求の範囲の趣旨および範囲に入る、本明細書で開示された本発明に対するすべての追加、削除および修正は、本発明に包含される。
図面では、本発明の様々な特徴の非限定的な実施形態を示すが、様々な要素は必ずしも原寸に比例しない。
本発明の特定の態様による、ウェハ貫通相互接続構造体の形成を含む製造の種々の段階における半導体デバイスの断面図である。
本発明の特定の態様による、ウェハ貫通相互接続構造体の形成を含む製造の種々の段階における半導体デバイスの断面図である。
本発明の特定の態様による、ウェハ貫通相互接続構造体の形成を含む製造の種々の段階における半導体デバイスの断面図である。
本発明の特定の態様による、ウェハ貫通相互接続構造体の形成を含む製造の種々の段階における半導体デバイスの断面図である。
本発明の特定の態様による、ウェハ貫通相互接続構造体の形成を含む製造の種々の段階における半導体デバイスの断面図である。
本発明の特定の態様による、ウェハ貫通相互接続構造体の形成を含む製造の種々の段階における半導体デバイスの断面図である。
本発明の特定の態様による、ウェハ貫通相互接続構造体の形成を含む製造の種々の段階における半導体デバイスの断面図である。
本発明の特定の態様による、ウェハ貫通相互接続構造体の形成を含む製造の種々の段階における半導体デバイスの断面図である。
本発明により構成された半導体デバイスを含む計算システムを示す概略図である。
Claims (29)
- 基板の第１の表面に、当該第１の表面上のボンド・パッドに近接した盲開口を形成するステップと、
前記ボンド・パッドの上面に、当該上面に接続され前記開口の内部表面まで延びるカラー形導電層を形成するステップと、
前記開口の前記内部表面に、前記カラー形導電層に隣接して第１の誘電体層を堆積させるステップと、
前記開口内の前記第１の誘電体層の上、および前記カラー形導電層の一部分の上に、当該カラー形導電層に接続され前記基板の前記第１の表面に対して平行な平面上で終わる導電層を堆積させることによって、前記開口に隣接した相互接続パッドを形成するステップと、
前記導電層の上に第２の誘電体層を堆積させるステップと、
前記基板の反対側の第２の表面を貫通させて前記導電層の一部分を露出させるステップとを含む、ウェハ貫通相互接続部を形成する方法。 - 前記導電層の一部分を露出させるステップの前に、前記基板の反対側の前記第２の表面を貫通させて前記第１の誘電体層の一部分を露出させるステップをさらに含む、請求項１に記載の方法。
- 前記基板の反対側の前記第２の表面の上、および前記露出させた第１の誘電体層の上に第３の誘電体層を配置するステップとをさらに含む、請求項２に記載の方法。
- 前記基板の前記第２の表面を貫通させて前記第１の誘電体層の一部分を露出させるステップが、前記基板の一部分を除去するステップを含む、請求項２に記載の方法。
- 前記基板の反対側の前記第２の表面を貫通させて前記導電層を露出させるステップがさらに、前記第３の誘電体層の一部分、および前記第１の誘電体層の一部分を除去するステップを含む、請求項２に記載の方法。
- 前記基板の前記第１の表面に前記開口を形成するステップが、前記基板の前記第１の表面上の前記ボンド・パッドを貫通させて前記開口を形成するステップを含む、請求項１に記載の方法。
- 前記導電層の上に前記第２の誘電体層を堆積させるステップが、前記基板の第１の表面、および前記導電層を含む前記開口の内部表面の上に前記第２の誘電体層を堆積させるステップを含み、前記方法がさらに、前記基板の少なくとも前記第１の表面から前記第２の誘電体層を除去し、前記開口の内部表面の上に前記第２の誘電体層を残すステップを含む、請求項１に記載の方法。
- 前記基板の反対側の前記第２の表面を貫通させて露出させた前記導電層の一部分の上に導電材料を配置するステップをさらに含む、請求項１に記載の方法。
- 前記基板の反対側の前記第２の表面を貫通させて前記導電層の一部分を露出させる前記ステップの前に、前記開口を充填材料で充填するステップをさらに含む、請求項１に記載の方法。
- 前記導電層を堆積させるステップが、前記第１の誘電体層の上に金属の少なくとも１つの層を堆積させるステップを含む、請求項１に記載の方法。
- 基板内にウェハ貫通相互接続部を形成する方法であって、
前記基板の第１の表面に、ボンド・パッドに近接した盲開口を形成するステップと、
前記ボンド・パッドの上面に、前記開口の内部表面まで延びるカラー形導電層を形成するステップと、
前記開口の前記内部表面に第１の誘電体層を堆積させるステップと、
前記第１の誘電体層の上に導電層を堆積させることによって、前記カラー形導電層を介して前記ボンド・パッドと電気的に接触する相互接続パッドを形成するステップと、
前記基板の前記第１の表面の上、および前記導電層の上に第２の誘電体層を堆積させるステップと、
前記第２の誘電体層が前記開口内の前記導電層の少なくとも一部分の上に残るように、前記基板の第１の表面から前記第２の誘電体層を除去するステップと、
前記基板の第２の表面を貫通させて前記第１の誘電体層の一部分を露出させるステップと、
前記基板の反対側の前記第２の表面の上、および前記第１の誘電体層の前記露出させた部分の上に第３の誘電体層を配置するステップと、
前記第３の誘電体層の一部分を除去して、前記第３の誘電体層の残りの部分を貫通させて前記第１の誘電体層の一部分を露出させるステップと、
前記第１の誘電体層の前記露出させた部分を除去し、前記基板の反対側の前記第２の表面、および前記第３の誘電体層の前記残りの部分を貫通させて前記導電層の一部分を露出させるステップとを含む、方法。 - 第１の表面、および反対側の第２の表面を有する基板と、
前記基板の前記第１の表面上のボンド・パッドと、
前記ボンド・パッドに近接し、前記第１の表面から反対側の前記第２の表面まで延びるウェハ貫通相互接続構造体とを含む半導体デバイスであって、前記ウェハ貫通相互接続構造体が、
前記第１の表面から反対側の前記第２の表面まで延びる盲開口と、
前記ボンド・パッドの上面から前記ウェハ貫通相互接続構造体の内部表面に向かって延びるカラー形導電層と、
前記カラー形導電層の上面で始まり、前記基板の前記第１の表面から前記基板の反対側の前記第２の表面まで前記盲開口の内部に延びる導電材料とを含み、前記導電材料の第１の部分が前記基板の前記第１の表面に露出し、前記導電材料の第２の部分が前記基板の反対側の前記第２の面に露出し、前記ウェハ貫通相互接続構造体がさらに、
前記導電材料と前記基板の間に配置され、前記基板の反対側の前記第２の表面から前記導電材料の前記第１の部分まで延びる第１の誘電体材料と、
前記盲開口の内部の前記導電材料の内周面上に配置される第２の誘電体材料とを含む、半導体デバイス。 - 前記基板の反対側の前記第２の表面の少なくとも一部分を覆う誘電体層をさらに含む、請求項１２に記載の半導体デバイス。
- 反対側の前記第２の表面の少なくとも一部分を覆う前記誘電体層が、パリレン（登録商標）ポリマー、ピラリン・ポリマー、ＰＢＯ、ＢＣＢ、誘電体エポキシ、低シラン酸化物、二酸化シリコン、および酸化アルミニウムのうちの少なくとも１つを含む、請求項１３に記載の半導体デバイス。
- 前記導電材料の前記第２の部分上に配置された第２の導電材料をさらに含む、請求項１２に記載の半導体デバイス。
- 前記第２の導電材料が、ニッケル、窒化チタン、チタン、多結晶シリコン、パラジウム、スズ、タンタル、タングステン、コバルト、銅、銀、アルミニウム、イリジウム、金、モリブデン、白金、ニッケル−リン、パラジウム−リン、コバルト−リン、およびこれらの任意の組合せからなる群から選択された材料を含む、請求項１５に記載の半導体デバイス。
- 前記第２の誘電体材料の前記表面によって画定される前記盲開口内に配置された充填材料をさらに含む、請求項１２に記載の半導体デバイス。
- 導電性の前記充填材料が、ニッケル、窒化チタン、チタン、多結晶シリコン、パラジウム、スズ、鉛、タンタル、タングステン、コバルト、銅、銀、アルミニウム、イリジウム、金、モリブデン、白金、ニッケル−リン、パラジウム−リン、コバルト−リン、およびこれらの任意の組合せからなる群から選択された材料を含む、請求項１７に記載の半導体デバイス。
- 前記導電材料が、ニッケル、窒化チタン、チタン、多結晶シリコン、パラジウム、スズ、タンタル、タングステン、コバルト、銅、銀、アルミニウム、イリジウム、金、モリブデン、白金、ニッケル−リン、パラジウム−リン、コバルト−リン、導電性ポリマー、およびこれらの任意の組合せからなる群から選択された材料を含む、請求項１２に記載の半導体デバイス。
- 前記第１の誘電体材料が、低シラン酸化物、パリレン（登録商標）ポリマー、ＰＢＯ、ＢＣＢ、二酸化シリコン、酸化アルミニウム、オルト珪酸テトラエチル、スピン・オン・ガラス、熱酸化物、アルミニウムが多い酸化物、窒化シリコン、酸窒化シリコン、ホスホシリカートガラス、ボロシリカートガラス、ボロホスホシリカートガラス、およびこれらの任意の組合せからなる群から選択された材料を含む、請求項１２に記載の半導体デバイス。
- 前記第２の誘電体材料が、低シラン酸化物、パリレン（登録商標）ポリマー、ＰＢＯ、ＢＣＢ、二酸化シリコン、酸化アルミニウム、オルト珪酸テトラエチル、スピン・オン・ガラス、熱酸化物、アルミニウムが多い酸化物、窒化シリコン、酸窒化シリコン、ホスホシリカートガラス、ボロシリカートガラス、ボロホスホシリカートガラス、およびこれらの任意の組合せからなる群から選択された材料を含む、請求項１２に記載の半導体デバイス。
- 前記基板が、シリコン、砒化ガリウム、リン化インジウム、多結晶シリコン、シリコン・オン・インシュレータ、シリコン・オン・セラミック、シリコン・オン・ガラス、シリコン・オン・サファイア、ポリマー、およびこれらの任意の組合せからなる群から選択された材料を含む、請求項１２に記載の半導体デバイス。
- 前記ウェハ貫通相互接続構造体が１５０μｍ以上の基板貫通長を有する、請求項１２に記載の半導体デバイス。
- 前記ウェハ貫通相互接続構造体が１５μｍ以上の断面幅を有する、請求項１２に記載の半導体デバイス。
- 前記充填材料が前記導電材料と電気的に接続する、請求項１７に記載の半導体デバイス。
- 前記開口に導電性充填材料を充填して、前記開口内に露出される前記導電層に電気的に接続する前に、前記開口内の前記第２の誘電体層の一部分を除去して、前記導電層を露出させるステップをさらに含む、請求項１に記載の方法。
- 前記開口に導電性充填材料を充填して、前記開口内に露出される前記導電層に電気的に接続する前に、前記開口内の前記第２の誘電体層の一部分を除去して、前記導電層を露出させるステップをさらに含む、請求項１１に記載の方法。
- 前記充填材料は導電性で、前記開口内の前記導電層と電気的に接続されている、請求項１７に記載の半導体デバイス。
- 前記充填材料は導電性で、前記基板の反対側の第２の表面から露出している、請求項１７に記載の半導体デバイス。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US11/198,338 | 2005-08-05 | ||
| US11/198,338 US7429529B2 (en) | 2005-08-05 | 2005-08-05 | Methods of forming through-wafer interconnects and structures resulting therefrom |
| PCT/US2006/030167 WO2007019199A1 (en) | 2005-08-05 | 2006-08-02 | Methods of forming through-wafer interconnects and structures resulting therefrom |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2009503906A JP2009503906A (ja) | 2009-01-29 |
| JP5136856B2 true JP5136856B2 (ja) | 2013-02-06 |
Family
ID=37232314
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008525170A Active JP5136856B2 (ja) | 2005-08-05 | 2006-08-02 | ウェハ貫通相互接続部を形成する方法およびそれから得られる構造体 |
Country Status (8)
| Country | Link |
|---|---|
| US (2) | US7429529B2 (ja) |
| EP (1) | EP1920460B1 (ja) |
| JP (1) | JP5136856B2 (ja) |
| KR (1) | KR100954003B1 (ja) |
| CN (1) | CN101238572B (ja) |
| SG (1) | SG149885A1 (ja) |
| TW (1) | TWI320198B (ja) |
| WO (1) | WO2007019199A1 (ja) |
Families Citing this family (77)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7091124B2 (en) * | 2003-11-13 | 2006-08-15 | Micron Technology, Inc. | Methods for forming vias in microelectronic devices, and methods for packaging microelectronic devices |
| US8084866B2 (en) | 2003-12-10 | 2011-12-27 | Micron Technology, Inc. | Microelectronic devices and methods for filling vias in microelectronic devices |
| US20050247894A1 (en) | 2004-05-05 | 2005-11-10 | Watkins Charles M | Systems and methods for forming apertures in microfeature workpieces |
| US7232754B2 (en) | 2004-06-29 | 2007-06-19 | Micron Technology, Inc. | Microelectronic devices and methods for forming interconnects in microelectronic devices |
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| JP6286169B2 (ja) * | 2013-09-26 | 2018-02-28 | 新光電気工業株式会社 | 配線基板及びその製造方法 |
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| KR100830581B1 (ko) | 2006-11-06 | 2008-05-22 | 삼성전자주식회사 | 관통전극을 구비한 반도체 소자 및 그 형성방법 |
-
2005
- 2005-08-05 US US11/198,338 patent/US7429529B2/en active Active
-
2006
- 2006-08-02 KR KR1020087003458A patent/KR100954003B1/ko active IP Right Grant
- 2006-08-02 WO PCT/US2006/030167 patent/WO2007019199A1/en active Application Filing
- 2006-08-02 JP JP2008525170A patent/JP5136856B2/ja active Active
- 2006-08-02 EP EP06789238.0A patent/EP1920460B1/en active Active
- 2006-08-02 SG SG200900621-4A patent/SG149885A1/en unknown
- 2006-08-02 CN CN2006800292075A patent/CN101238572B/zh active Active
- 2006-08-04 TW TW095128607A patent/TWI320198B/zh active
-
2008
- 2008-08-06 US US12/186,913 patent/US7880307B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| US20080308910A1 (en) | 2008-12-18 |
| SG149885A1 (en) | 2009-02-27 |
| KR100954003B1 (ko) | 2010-04-20 |
| JP2009503906A (ja) | 2009-01-29 |
| US7880307B2 (en) | 2011-02-01 |
| CN101238572A (zh) | 2008-08-06 |
| US7429529B2 (en) | 2008-09-30 |
| EP1920460B1 (en) | 2016-02-17 |
| TWI320198B (en) | 2010-02-01 |
| WO2007019199A1 (en) | 2007-02-15 |
| CN101238572B (zh) | 2010-12-08 |
| EP1920460A1 (en) | 2008-05-14 |
| KR20080031407A (ko) | 2008-04-08 |
| US20070032061A1 (en) | 2007-02-08 |
| TW200741829A (en) | 2007-11-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110722 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110927 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20111226 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20111226 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20120116 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20120124 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20120124 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20120207 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20120227 Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120227 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120605 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120903 Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20120903 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20121002 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20121031 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 5136856 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20151122 Year of fee payment: 3 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |