CN112151444B - 晶圆的匹配设计方法、晶圆键合结构以及芯片键合结构 - Google Patents

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Abstract

本发明提供的晶圆的匹配设计方法、晶圆键合结构以及芯片键合结构中，所述第一晶圆包括单元阵列，所述单元阵列包括至少两个第一芯片；所述第二晶圆包括第二芯片，一个所述第二芯片至少覆盖一个所述单元阵列；所述第二芯片与其覆盖所述单元阵列内的所述第一芯片性能匹配；所述第一晶圆上设置有第一对准标记，所述第二晶圆上设置有第二对准标记，所述第一对准标记和所述第二对准标记对应。本发明实现了两片或以上的晶圆中对应芯片的形状或面积差别较大的晶圆的匹配设计与键合。第一芯片和第二芯片的面积得到有效利用，第一芯片和第二芯片在面积和性能上更佳匹配；缩短新产品研发周期，也大大提升了产品设计多样性的自由度。

Description

晶圆的匹配设计方法、晶圆键合结构以及芯片键合结构
技术领域
本发明属于集成电路制造技术领域，具体涉及一种晶圆的匹配设计方法。
背景技术
在高度集成化的半导体发展的趋势下，芯片的集成是半导体技术的主要发展方向，基于3D-IC技术的晶圆级键合能够实现更低成本、更快速及更高密度的目标。
在传统的3D-IC技术中，进行键合的上下两晶圆的芯片或曝光单元通常被要求是一一对应的。考虑到键合芯片的生产成本和良率，通常相对应的上晶圆的芯片与下晶圆的芯片二者的尺寸要求一致(例如面积差别在10％以内)，当二者的面积差别较大时，会造成晶圆有效面积很大程度上的浪费。
当前两片或以上晶圆一一对应实现键合时，多晶圆之间对应芯片的面积形状是相互制约的。这种制约不仅导致3D-IC技术向低功耗，高性能等方向的发展受阻，也造成晶圆有效面积的浪费。
而且，通常情况下需要键合的两晶圆在运算速度和存储容量等方面很难完全匹配，因此在设计过程中，必须对晶圆性能和芯片面积进行折中处理，这种折中会导致键合后晶圆性能或面积的损失。
发明内容
本发明的目的在于提供一种晶圆的匹配设计方法、晶圆键合结构以及芯片键合结构，实现两片或以上的晶圆中对应芯片的形状或面积差别较大的晶圆的匹配设计与键合。
本发明提供一种晶圆的匹配设计方法，包括：
提供第一晶圆，所述第一晶圆包括单元阵列，所述单元阵列包括至少两个第一芯片；
提供第二晶圆，所述第二晶圆包括第二芯片，一个所述第二芯片至少覆盖一个所述单元阵列；所述第二芯片与其覆盖所述单元阵列内的所述第一芯片性能匹配；
所述第一晶圆上设置有第一对准标记，所述第二晶圆上设置有第二对准标记，所述第一对准标记和所述第二对准标记对应。
进一步的，所述第一晶圆包括若干相同的第一曝光单元，所述第一曝光单元中包括至少一个所述单元阵列；所述第二晶圆包括若干相同的第二曝光单元，所述第二曝光单元包括至少一个所述第二芯片。
进一步的，所述第一对准标记包括第一套刻标记和第一键合标记；所述第二对准标记包括第二套刻标记和第二键合标记；至少有两个所述第二键合标记与两个所述第一键合标记对应。
进一步的，所述第一曝光单元与所述第二曝光单元大小相同。
进一步的，每个所述第二曝光单元中的所述第二套刻标记与其覆盖的所述第一曝光单元中的第一套刻标记对应。
进一步的，所述第一曝光单元与所述第二曝光单元大小不同。
进一步的，所述第二套刻标记与部分所述第一套刻标记周期性或间隔性的对应。
进一步的，第奇数个所述第二曝光单元和其覆盖的所述第一晶圆的区域中，所述第二套刻标记与部分所述第一套刻标记对应。
进一步的，第偶数个所述第二曝光单元和其覆盖的所述第一晶圆的区域中，所述第二套刻标记与部分所述第一套刻标记对应。
进一步的，一个所述第二芯片和其覆盖的所述单元阵列键合后构成键合单元。
进一步的，在所述键合单元中，所述第二芯片与所述单元阵列通过位于所述第二芯片的键合面上的金属层与位于所述单元阵列的键合面上的金属层键合实现电连接，或者通过在所述第二芯片与所述单元阵列内形成厚度方向的硅通孔，在所述硅通孔中填充互连层实现电连接。
进一步的，在一个所述第二曝光单元中，一个所述第二芯片覆盖所述第一芯片的数量为N，N为大于等于2的整数。
进一步的，所述第二芯片为控制芯片，所述第一芯片为存储芯片。
进一步的，所述第二芯片上设置有测试块。
进一步的，还包括：
提供第三晶圆，所述第三晶圆包括第三芯片，所述第一晶圆、所述第二晶圆和所述第三晶圆依次键合；一个所述第二芯片至少覆盖一个所述第三芯片，所述第三芯片与所述第二芯片和/或所述第一芯片性能匹配；
所述第三晶圆上设置有第三对准标记，所述第三对准标记和所述第二对准标记对应。
进一步的，还包括：
提供第三晶圆，所述第三晶圆包括第三芯片，所述第二晶圆、所述第一晶圆和所述第三晶圆依次键合；一个所述第一芯片至少覆盖一个所述第三芯片，所述第三芯片与所述第一芯片和/或所述第二芯片性能匹配；
所述第三晶圆上设置有第三对准标记，所述第三对准标记和所述第一对准标记对应。
本发明还提供一种晶圆键合结构，包括：
第一晶圆，所述第一晶圆包括单元阵列，所述单元阵列包括至少两个第一芯片；
第二晶圆，所述第二晶圆包括第二芯片，一个所述第二芯片至少覆盖一个所述单元阵列；所述第二芯片与其覆盖所述单元阵列内的所述第一芯片性能匹配；
所述第一晶圆上设置有第一对准标记，所述第二晶圆上设置有第二对准标记，所述第一对准标记和所述第二对准标记对应；
所述第二晶圆与所述第一晶圆键合。
本发明还提供一种芯片键合结构，包括：
单元阵列，一个所述单元阵列包括至少两个第一芯片；
第二芯片，一个所述第二芯片至少覆盖一个所述单元阵列；
所述一个第二芯片与其覆盖所述单元阵列内的所述第一芯片性能匹配；
所述一个第二芯片与其覆盖的所述单元阵列键合。
与现有技术相比，本发明具有如下有益效果：
本发明提供的晶圆的匹配设计方法、晶圆键合结构以及芯片键合结构中，所述第一晶圆包括单元阵列，所述单元阵列包括至少两个第一芯片；所述第二晶圆包括第二芯片，一个所述第二芯片至少覆盖一个所述单元阵列；所述第二芯片与其覆盖所述单元阵列内的所述第一芯片性能匹配；
所述第一晶圆上设置有第一对准标记，所述第二晶圆上设置有第二对准标记，所述第一对准标记和所述第二对准标记对应。本发明实现了两片或以上的晶圆中对应芯片的形状或面积差别较大的晶圆的匹配设计与键合。第一芯片和第二芯片的面积得到有效利用，第一芯片和第二芯片在面积和性能上更佳匹配；缩短新产品研发周期，也大大提升了产品设计多样性的自由度。
进一步的，所述第二芯片为控制芯片，所述第一芯片为存储芯片。一个控制芯片与若干(≥2个)存储芯片匹配设计，实现在控制芯片的运算速度和存储芯片的存储容量方面的匹配，存算一体，提升了存储容量。
附图说明
图1为本发明实施例的一种晶圆的匹配设计方法示意图；
图2为本发明第一实施例中第一晶圆的第一曝光单元示意图；
图3为本发明第一实施例中第二晶圆的第二曝光单元示意图；
图4为本发明第一实施例中第一晶圆和第二晶圆对准后的示意图。
图5为本发明第二实施例中第一晶圆的第一曝光单元示意图；
图6为本发明第二实施例中第二晶圆的第二曝光单元示意图；
图7为本发明第二实施例中第一晶圆和第二晶圆对准后的示意图；
图8为图7的局部放大示意图；
图9为图6的局部放大示意图；
图10为本发明实施例的第一种三个晶圆匹配示意图；
图11为本发明实施例的第二种三个晶圆匹配示意图。
其中，附图标记如下：
10-第一晶圆曝光单元；11-单元阵列；11a-第一芯片；12-第一键合标记；13-第一套刻标记；
20-第二晶圆曝光单元；21-第二芯片；22-第二键合标记；23-第二套刻标记；
30a-第一晶圆第一曝光单元；30b-第一晶圆第二曝光单元；30c-第一晶圆第三曝光单元；31-单元阵列；31a-第一芯片；32-第一键合标记；33-第一套刻标记；
40a-第二晶圆第一曝光单元；40b-第二晶圆第二曝光单元；40c-第二晶圆第三曝光单元；40d-第二晶圆第四曝光单元；41-第二芯片；42-第二键合标记；43-第二套刻标记；44-测试块；
51-单元阵列；51a-第一芯片；61-第二芯片；71-第三芯片；
52-单元阵列；52a-第一芯片；62-第二芯片；72-第三芯片。
具体实施方式
基于上述研究，本发明实施例提供了一种晶圆的匹配设计方法、晶圆键合结构以及芯片键合结构。以下结合附图和具体实施例对本发明进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需要说明的是，附图均采用非常简化的形式且使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
本发明实施例提供了一种晶圆的匹配设计方法，如图1所示，包括：
提供第一晶圆，所述第一晶圆包括单元阵列，所述单元阵列包括至少两个第一芯片；
提供第二晶圆，所述第二晶圆包括第二芯片，一个所述第二芯片至少覆盖一个所述单元阵列；所述第二芯片与其覆盖所述单元阵列内的所述第一芯片性能匹配；
所述第一晶圆上设置有第一对准标记，所述第二晶圆上设置有第二对准标记，所述第一对准标记和所述第二对准标记对应。
所述第二芯片与其覆盖的所述单元阵列内的所述第一芯片性能匹配。示例性的，一种匹配情况：所述第二芯片可与其覆盖的每个第一芯片性能匹配，一个所述第二芯片覆盖范围内的每个第一芯片均可与第二芯片电连接且性能匹配，类似于一个所述第二芯片与其覆盖的第一芯片建立一对多的并行关系；其中，一个所述第二芯片覆盖的各个第一芯片之间可以性能上相互独立且不建立电连接关系；一个所述第二芯片覆盖的各个第一芯片之间也可以性能上相互关联且建立电连接关系，根据实际需要配置。
另一种匹配情况：所述第二芯片仅与其覆盖的其中一个第一芯片性能匹配且电连接，一个所述第二芯片覆盖范围内的各个第一芯片之间性能上相互关联且电连接，即一个所述第二芯片覆盖范围内的各个第一芯片之间已完成性能的整合，最后仅通过其中的一个第一芯片与所述第二芯片性能匹配且电连接，类似于一个所述第二芯片与其覆盖的第一芯片建立串行关系。
在其他匹配情况中，所述第二芯片也可与其覆盖的部分数量的(大于一个且小于全部)的第一芯片性能匹配且电连接，根据实际需要配置。
下面结合图2至图4介绍本发明第一实施例两晶圆的曝光单元大小相同的情况。图2为第一实施例中第一晶圆的第一曝光单元示意图；图3为第一实施例中第二晶圆的第二曝光单元示意图；图4为第一实施例中第一晶圆和第二晶圆对准后的示意图。
如图2所示，提供第一晶圆，所述第一晶圆包括若干相同的第一曝光单元10，所述第一曝光单元10中包括至少一个单元阵列11，所述单元阵列11包括至少两个第一芯片11a。
如图2至图4所示，提供第二晶圆，所述第二晶圆包括若干相同的第二曝光单元20，所述第二曝光单元20包括至少一个第二芯片21；一个所述第二芯片21至少覆盖一个所述单元阵列11。所述第一曝光单元10和所述第二曝光单元20大小相同。一个所述第二芯片21覆盖所述第一芯片11a的数量为N，N为大于等于2的整数。示例性的，N可取2、3、4、8、16、24、36、40和48中的任意一个，N可根据实际需要配置更多，具体数量不做限制。
所述第一晶圆上设置有第一对准标记，所述第一对准标记包括第一套刻标记13和第一键合标记12；所述第二晶圆上设置有第二对准标记，所述第二对准标记包括第二套刻标记23和第二键合标记22；至少有两个所述第二键合标记22与两个所述第一键合标记12对应；所述第一套刻标记13和所述第二套刻标记23对应。示例性的，第一套刻标记13分布在所述第一曝光单元10的四个角附近的划片带上，第一套刻标记13例如为4个，环形分布。第二套刻标记23分布在所述第二曝光单元20的四个角附近的划片带上，第二套刻标记23例如为4个，环形分布。
通过第一套刻标记13和第二套刻标记23实现第一晶圆和第二晶圆的套刻对准。第一套刻标记13的形状例如为方形或十字形。第二套刻标记23与第一套刻标记13的形成对应。第一套刻标记13和第二套刻标记23均可为在各自晶圆的介质层中通过刻蚀形成的介质层图案，也可均为在金属层中形成的金属图案。通过所述第二键合标记22与所述第一键合标记12实现所述第一晶圆和所述第二晶圆的对准与键合，在此过程中，一个所述第二芯片21与其覆盖的两个以上的所述第一芯片11a实现对准键合，构成一个键合单元。在所述第二晶圆上相邻的所述第二芯片21之间设置有划片区域，第二套刻标记23和第二键合标记22分布在第二晶圆的划片区域上。对键合后的第一晶圆和所述第二晶圆划片，划片后单个所述键合单元(器件)的尺寸近似等于所述第二芯片的尺寸。
较佳的，所述第一晶圆上任意相邻两行的第一芯片11a的间距相等，所述第一晶圆上任意相邻两列的第一芯片11a的间距相等。在其他实施例中，所述第一晶圆上任意相邻两行的第一芯片11a的间距也可不相等，根据实际需要配置。所述第一晶圆上任意相邻两列的第一芯片11a的间距也可不相等，根据实际需要配置。
所述第二芯片21与其覆盖的两个以上的所述第一芯片11a在芯片性能上匹配。示例性的，所述第二芯片21为控制芯片，所述第一芯片11a为存储芯片；一个控制芯片与若干(≥2个)存储芯片匹配设计，实现在控制芯片的运算速度和存储芯片的存储容量方面的匹配，存算一体，若干(≥2个)存储芯片提升了存储容量以及存储的读取和返回能力，突破“存储墙”的限制，实现高容量、大带宽。解决存储芯片面对急剧攀升的数据量和计算量时，计算和存储成为芯片面临的两座大山，大规模的数据计算会造成存储的读取和返回远跟不上芯片的频率，产生严重的延迟，影响芯片整体性能的提升。
本实施例中，第一芯片11a尺寸较小，第二芯片21尺寸较大。第一芯片11a可设计成为标准单元芯片，对第二芯片21的尺寸根据实际需要做匹配设计，所述第二芯片21与其覆盖的两个以上的所述第一芯片11a进行键合，提高单个所述键合单元(器件)中第一芯片11a的数量，不再受制于芯片一一对应的局限。第一芯片11a设置为标准单元芯片不用再次设计，仅匹配设计第二芯片即可，可以极大缩短新产品研发周期，也大大提升了产品设计多样性的自由度。
下面结合图5至图9介绍本发明第二实施例两晶圆的曝光单元大小不相同的情况。图5为第二实施例中第一晶圆的第一曝光单元示意图；图6为第二实施例中第二晶圆的第二曝光单元示意图；图7为第二实施例中第一晶圆和第二晶圆对准后的示意图；图8为图7的局部放大示意图；图9为图6的局部放大示意图。
如图5所示，提供第一晶圆，所述第一晶圆包括若干相同的第一曝光单元，例如第一个第一曝光单元30a、第二个第一曝光单元30b和第三个第一曝光单元30c。所述第一曝光单元中包括至少一个单元阵列31，所述单元阵列31包括至少两个第一芯片31a。较佳的，所述第一晶圆上任意相邻两行的第一芯片31a的间距相等，所述第一晶圆上任意相邻两列的第一芯片31a的间距相等。在其他实施例中，所述第一晶圆上任意相邻两行的第一芯片31a的间距也可不相等，根据实际需要配置。所述第一晶圆上任意相邻两列的第一芯片31a的间距也可不相等，根据实际需要配置。
如图6至图8所示，提供第二晶圆，所述第二晶圆包括若干相同的第二曝光单元，例如第一个第二曝光单元40a、第二个第二曝光单元40b、第三个第二曝光单元40c和第四个第二曝光单元40d。所述第二曝光单元包括至少一个第二芯片41；一个所述第二芯片41至少覆盖一个所述单元阵列31。
所述第一曝光单元和所述第二曝光单元大小不相同。一个所述第二芯片41与其覆盖的两个以上的所述第一芯片31a对准键合，构成一个键合单元。所述第一晶圆和所述第二晶圆对准构成多个键合单元。每个键合单元中的一个所述第二芯片41均与其覆盖的两个以上的所述第一芯片31a对准且性能匹配。一个所述第二芯片41覆盖所述第一芯片31a的数量为N，N为大于等于2的整数。示例性的，N可取2、3、4、8、16、24、36、40和48中的任意一个，N可根据实际需要配置更多，具体数量不做限制。
所述第一晶圆上设置有第一对准标记，所述第一对准标记包括第一套刻标记33和第一键合标记32；所述第二晶圆上设置有第二对准标记，所述第二对准标记包括第二套刻标记43和第二键合标记42；第二晶圆上至少有两个所述第二键合标记42与第一晶圆上两个所述第一键合标记32对应。
所述第二套刻标记43与部分第一套刻标记33周期性或间隔性的对应。第奇数个第二曝光单元和其覆盖的第一晶圆的区域中，所述第二套刻标记与部分第一套刻标记对应的情况下，第偶数个第二曝光单元和其覆盖的第一晶圆的区域中，所述第二套刻标记与部分第一套刻标记可以不对应，也可以对应。同理，第偶数个所述第二曝光单元和其覆盖的所述第一晶圆的区域中，所述第二套刻标记与部分所述第一套刻标记对应的情况下，第奇数个第二曝光单元和其覆盖的第一晶圆的区域中，所述第二套刻标记与部分第一套刻标记可以不对应，也可以对应。
如图7至图9中，例如第一个第二曝光单元40a和其覆盖的第一晶圆的区域中，所述第二套刻标记43与部分第一套刻标记33对应。第三个第二曝光单元40c和其覆盖的第一晶圆的区域中，所述第二套刻标记43与部分第一套刻标记33对应。第二个第二曝光单元40b和其覆盖的第一晶圆的区域中，所述第二套刻标记与部分第一套刻标记不对应。
应当理解，本实施例中虽然部分第二曝光单元(例如40b和40d)和其覆盖的第一晶圆的区域中，所述第二套刻标记与部分第一套刻标记不对应，但是每个第二曝光单元(例如40a、40b、40c和40d)中的第二芯片41和其覆盖的第一晶圆的区域中的若干第一芯片31a均是对应设置的，不影响各自芯片的功能。第一晶圆和第二晶圆为满足各自芯片的实际需要，各自的曝光单元的大小不同，设计时两晶圆相互迁就与匹配，所述第二套刻标记43(例如40a和40c中)与部分第一套刻标记33周期性或间隔性的对应即可，既满足第一晶圆和第二晶圆各自版图设计需求，又达到第一晶圆和第二晶圆可以套刻对准的目的。
示例性的，第一套刻标记33分布在所述第一曝光单元的四个角附近的划片带上，第一套刻标记33例如为4个，环形分布。第一曝光单元包括单元阵列31行数为3行，列数为2列。一个第二曝光单元覆盖3列单元阵列31。第一个第二曝光单元40a覆盖第一个第一曝光单元30a和一半第二个第一曝光单元30b。
第一个第二曝光单元40a上，对应第一曝光单元30a中的第一套刻标记33的位置设置第二套刻标记43，第二套刻标记43例如为4个，环形分布。第奇数个第二曝光单元和其覆盖的第一晶圆的区域中，环形分布的所述第二套刻标记43与向环形中心方向缩进的环形分布的第一套刻标记33对应，以实现第一晶圆和第二晶圆的套刻对准。
所述第二套刻标记43与部分第一套刻标记33周期性或间隔性的对应。在第二晶圆上，预留(占位)第二套刻标记43的位置，在其余位置设计第二芯片的内部结构。
所述第二晶圆中，第二芯片41上还可设置分布测试块44，测试块44分布在对应第一晶圆上单元阵列31之间的区域。测试块44可以用来做工艺过程的监控。
所述第二芯片41与其覆盖的两个以上的所述第一芯片31a在芯片性能上匹配。示例性的，所述第二芯片41为控制芯片，所述第一芯片31a为存储芯片；一个控制芯片与若干(≥2个)存储芯片匹配设计，实现在控制芯片的运算速度和存储芯片的存储容量方面的匹配，存算一体，若干(≥2个)存储芯片提升了存储容量以及存储的读取和返回能力，突破“存储墙”的限制，实现高容量、大带宽。
本实施例中，第一晶圆和第二晶圆为满足各自芯片的实际需要，各自的曝光单元的大小不同，第一芯片31a尺寸较小，第二芯片41尺寸较大。第一芯片31a可设计成为标准单元芯片，对第二芯片41的尺寸根据实际需要做匹配设计，所述第二芯片41与其覆盖的两个以上的所述第一芯片31a进行键合，提高单个所述键合单元(器件)中第一芯片31a的数量，不再受制于芯片一一对应且尺寸一致的局限。而且第一芯片11a设置为标准单元芯片不用再次设计，仅匹配设计第二芯片即可，可以极大缩短新产品研发周期，降低设计成本，提高新产品更新换代频率，也大大提升了产品设计多样性的自由度。
本发明第一实施例和第二实施例中，采用晶圆级键合第一晶圆和第二晶圆时，第二晶圆上至少有两个所述第二键合标记与第一晶圆上两个所述第一键合标记对应，即可达到晶圆级键合对准。采用芯片级键合时，划片后的一个第二芯片与其覆盖的若干第一芯片键合时，则每个所述第二芯片上均设置第二键合标记，第二芯片覆盖的若干第一芯片区域均设置第一键合标记。
本发明第一实施例和第二实施例中，在单个所述键合单元(器件)中，所述第二芯片与所述单元阵列之间的电连接包括两种方式，第一种：位于所述第二芯片键合面上的金属层与位于所述单元阵列键合面上的金属层，通过金属对金属、介质层对介质层的混合键合实现所述第二芯片与所述单元阵列之间的电连接。第二种：通过在所述第二芯片与所述单元阵列内形成厚度方向的TSV(硅通孔)，在所述TSV中填充互连层实现电连接。
本发明第一实施例和第二实施例中，若第一芯片(较小芯片)为已验证成熟的合格芯片，可以第一芯片作为标准单元芯片，采用本实施例的方法设计第二芯片(较大芯片)与第一芯片匹配。反之，若第二芯片(较大芯片)为已验证成熟的合格芯片，采用本实施例的方法设计第一芯片与第二芯片匹配。若二者没有先后，均为初始新设计，则采用本实施例的方法互相匹配设计第一芯片和第二芯片。
本发明还适用于多片(大于等于3片)晶圆的匹配设计与键合。后续加入的晶圆与第一晶圆中的第一芯片匹配或与第二晶圆中的第二芯片匹配。以三片晶圆匹配设计为例，图10为本发明实施例的第一种三个晶圆匹配示意图；如图10所示，晶圆的匹配设计方法，包括：
提供第一晶圆，所述第一晶圆包括单元阵列51，所述单元阵列51包括至少两个第一芯片51a。
提供第二晶圆，所述第二晶圆包括第二芯片61，一个所述第二芯片61至少覆盖一个所述单元阵列51；所述第二芯片61与其覆盖所述单元阵列51内的所述第一芯片51a性能匹配。
提供第三晶圆，所述第三晶圆包括第三芯片71，所述第一晶圆、所述第二晶圆和所述第三晶圆依次键合；一个所述第二芯片61至少覆盖一个所述第三芯片71，所述第三芯片71与所述第二芯片61和/或所述第一芯片51a性能匹配。
所述第一晶圆上设置有第一对准标记，所述第二晶圆上设置有第二对准标记，所述第一对准标记和所述第二对准标记对应。所述第三晶圆上设置有第三对准标记，所述第三对准标记和所述第二对准标记对应。
本实施例中第三晶圆和第二晶圆相邻键合，在一个所述第二芯片61覆盖的区域内，一个所述第二芯片61的一面与多个第一芯片51a键合，一个所述第二芯片61的另一面与多个第三芯片71键合，实现一对多的自由设计。后续还可加入更多晶圆，相邻两片晶圆(例如第三晶圆与第二晶圆、第四晶圆与第三晶圆)的匹配设计，例如关于曝光单元、对准标记里面的套刻标记和键合标记等的匹配设计均可参照前述详细介绍的第一晶圆与第二晶圆的匹配设计，在此不再赘述。本实施例中，多片晶圆的键合提高了键合后(整合后)芯片的性能，不必受制于不同功能芯片间大小不一的匹配问题，实现多片晶圆间芯片与芯片的自由匹配，大大提高了设计空间。
以三片晶圆匹配设计为例，图11为本发明实施例的第二种三个晶圆匹配示意图；如图11所示，晶圆的匹配设计方法，包括：
提供第一晶圆，所述第一晶圆包括单元阵列52，所述单元阵列52包括至少两个第一芯片52a。
提供第二晶圆，所述第二晶圆包括第二芯片62，一个所述第二芯片62至少覆盖一个所述单元阵列52；所述第二芯片62与其覆盖所述单元阵列52内的所述第一芯片52a性能匹配。
提供第三晶圆，所述第三晶圆包括第三芯片72，所述第二晶圆、所述第一晶圆和所述第三晶圆依次键合；一个所述第一芯片52a至少覆盖一个所述第三芯片72，所述第三芯片72与所述第一芯片52a和/或所述第二芯片62性能匹配。
所述第一晶圆上设置有第一对准标记，所述第二晶圆上设置有第二对准标记，所述第一对准标记和所述第二对准标记对应。所述第三晶圆上设置有第三对准标记，所述第三对准标记和所述第一对准标记对应。
所述第二晶圆、所述第一晶圆和所述第三晶圆依次键合后，例如以第二芯片62为划片单位，划片后形成单个键合单元(器件)，在单个键合单元(器件)中，第二芯片62、第一芯片52a和第三芯片72三者的电连接包括两种方式，第一种：位于所述第一芯片52a一侧键合面上的金属层与位于第二芯片62键合面上的金属层，通过金属对金属、介质层对介质层的混合键合实现所述第一芯片52a与第二芯片62之间的电连接；位于所述第一芯片52a另一侧键合面上的金属层与位于第三芯片72键合面上的金属层，通过金属对金属、介质层对介质层的混合键合实现所述第一芯片52a与第三芯片72之间的电连接。第二种：在芯片的厚度方向形成TSV(硅通孔)，并在所述TSV中填充互连层实现电连接。
本实施例中第三晶圆和第一晶圆相邻键合，在一个所述第二芯片62覆盖的区域内，例如图中两个第一芯片52a对应九个第三芯片72，实现第一芯片52a与第三芯片72多对多的设计。后续还可加入更多晶圆，相邻两片晶圆(例如第三晶圆与第一晶圆、第四晶圆与第三晶圆)的匹配设计，例如关于曝光单元、对准标记里面的套刻标记和键合标记等的匹配设计均可参照前述详细介绍的第一晶圆与第二晶圆的匹配设计，在此不再赘述。本实施例中，多片晶圆的键合提高了键合后(整合后)芯片的性能，不必受制于不同功能芯片间大小不一的匹配问题，实现多片晶圆间芯片与芯片的自由匹配，大大提高了设计空间。
本发明还提供一种晶圆键合结构，包括：
第一晶圆，所述第一晶圆包括单元阵列，所述单元阵列包括至少两个第一芯片；
第二晶圆，所述第二晶圆包括第二芯片，一个所述第二芯片至少覆盖一个所述单元阵列；所述第二芯片与其覆盖所述单元阵列内的所述第一芯片性能匹配；
所述第一晶圆上设置有第一对准标记，所述第二晶圆上设置有第二对准标记，所述第一对准标记和所述第二对准标记对应；
所述第二晶圆与所述第一晶圆键合。
具体的，可利用键合界面薄膜的分子间化学力(例如金属对金属和介质层对介质层的混合键合)将第二晶圆与第一晶圆进行键合，提高了晶圆整合能力，将不同功能的晶圆(如射频芯片、存储芯片、控制芯片、图像芯片等)匹配设计与键合，在性能、功能和尺寸上，可提供极大的优势。
所述第一晶圆包括若干相同的第一曝光单元，所述第一曝光单元中包括至少一个所述单元阵列；所述第二晶圆包括若干相同的第二曝光单元，所述第二曝光单元包括至少一个所述第二芯片。所述第一曝光单元与所述第二曝光单元大小可相同，也可不同。所述第二芯片例如为控制芯片，所述第一芯片例如为存储芯片。
本发明还提供一种芯片键合结构，包括：
单元阵列，一个所述单元阵列包括至少两个第一芯片；
第二芯片；一个所述第二芯片至少覆盖一个所述单元阵列；
所述一个第二芯片与其覆盖所述单元阵列内的所述第一芯片性能匹配；
所述一个第二芯片与其覆盖的所述单元阵列键合。
示例性的，所述第二芯片为控制芯片，所述第一芯片为存储芯片。
综上所述，本发明提供的晶圆的匹配设计方法、晶圆键合结构以及芯片键合结构中，所述第一晶圆包括单元阵列，所述单元阵列包括至少两个第一芯片；所述第二晶圆包括第二芯片，一个所述第二芯片至少覆盖一个所述单元阵列；所述第二芯片与其覆盖所述单元阵列内的所述第一芯片性能匹配；所述第一晶圆上设置有第一对准标记，所述第二晶圆上设置有第二对准标记，所述第一对准标记和所述第二对准标记对应。本发明实现了两片或以上的晶圆中对应芯片的形状或面积差别较大的晶圆的匹配设计与键合。第一芯片和第二芯片的面积得到有效利用，第一芯片和第二芯片在面积和性能上更佳匹配；缩短新产品研发周期，也大大提升了产品设计多样性的自由度。本发明不再受上下芯片尺寸要求一致的限制，从而使晶圆或芯片键合(堆叠)方案更灵活，提升键合后产品的良率，降低产品成本。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的器件而言，由于与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (12)

1.一种晶圆的匹配设计方法，其特征在于，包括：
提供第一晶圆，所述第一晶圆包括单元阵列，所述单元阵列包括至少两个第一芯片；
提供第二晶圆，所述第二晶圆包括第二芯片，一个所述第二芯片至少覆盖一个所述单元阵列；所述第二芯片与其覆盖所述单元阵列内的所述第一芯片性能匹配；
所述第一晶圆上设置有第一对准标记，所述第二晶圆上设置有第二对准标记，所述第一对准标记和所述第二对准标记对应；
其中，所述第一晶圆包括若干相同的第一曝光单元，所述第一曝光单元中包括至少一个所述单元阵列；所述第二晶圆包括若干相同的第二曝光单元，所述第二曝光单元包括至少一个所述第二芯片；
所述第一对准标记包括第一套刻标记；所述第二对准标记包括第二套刻标记；所述第一曝光单元与所述第二曝光单元大小不同；所述第二套刻标记与部分所述第一套刻标记周期性或间隔性的对应。
2.如权利要求1所述的晶圆的匹配设计方法，其特征在于，所述第一对准标记还包括第一键合标记；所述第二对准标记还包括第二键合标记；至少有两个所述第二键合标记与两个所述第一键合标记对应。
3.如权利要求1所述的晶圆的匹配设计方法，其特征在于，第奇数个所述第二曝光单元和其覆盖的所述第一晶圆的区域中，所述第二套刻标记与部分所述第一套刻标记对应。
4.如权利要求1所述的晶圆的匹配设计方法，其特征在于，第偶数个所述第二曝光单元和其覆盖的所述第一晶圆的区域中，所述第二套刻标记与部分所述第一套刻标记对应。
5.如权利要求1至4任意一项所述的晶圆的匹配设计方法，其特征在于，一个所述第二芯片和其覆盖的所述单元阵列键合后构成键合单元。
6.如权利要求5所述的晶圆的匹配设计方法，其特征在于，在所述键合单元中，所述第二芯片与所述单元阵列通过位于所述第二芯片的键合面上的金属层与位于所述单元阵列的键合面上的金属层键合实现电连接，或者通过在所述第二芯片与所述单元阵列内形成厚度方向的硅通孔，在所述硅通孔中填充互连层实现电连接。
7.如权利要求1至4任意一项所述的晶圆的匹配设计方法，其特征在于，在一个所述第二曝光单元中，一个所述第二芯片覆盖所述第一芯片的数量为N，N为大于等于2的整数。
8.如权利要求1至4任意一项所述的晶圆的匹配设计方法，其特征在于，所述第二芯片为控制芯片，所述第一芯片为存储芯片。
9.如权利要求1至4任意一项所述的晶圆的匹配设计方法，其特征在于，所述第二芯片上设置有测试块。
10.如权利要求1至4任意一项所述的晶圆的匹配设计方法，其特征在于，还包括：
提供第三晶圆，所述第三晶圆包括第三芯片，所述第一晶圆、所述第二晶圆和所述第三晶圆依次键合；一个所述第二芯片至少覆盖一个所述第三芯片，所述第三芯片与所述第二芯片和/或所述第一芯片性能匹配；
所述第三晶圆上设置有第三对准标记，所述第三对准标记和所述第二对准标记对应。
11.如权利要求1至4任意一项所述的晶圆的匹配设计方法，其特征在于，还包括：
提供第三晶圆，所述第三晶圆包括第三芯片，所述第二晶圆、所述第一晶圆和所述第三晶圆依次键合；一个所述第一芯片至少覆盖一个所述第三芯片，所述第三芯片与所述第一芯片和/或所述第二芯片性能匹配；
所述第三晶圆上设置有第三对准标记，所述第三对准标记和所述第一对准标记对应。
12.一种晶圆键合结构，包括：
第一晶圆，所述第一晶圆包括单元阵列，所述单元阵列包括至少两个第一芯片；
第二晶圆，所述第二晶圆包括第二芯片，一个所述第二芯片至少覆盖一个所述单元阵列；所述第二芯片与其覆盖所述单元阵列内的所述第一芯片性能匹配；
所述第一晶圆上设置有第一对准标记，所述第二晶圆上设置有第二对准标记，所述第一对准标记和所述第二对准标记对应；
所述第二晶圆与所述第一晶圆键合；
其中，所述第一晶圆包括若干相同的第一曝光单元，所述第一曝光单元中包括至少一个所述单元阵列；所述第二晶圆包括若干相同的第二曝光单元，所述第二曝光单元包括至少一个所述第二芯片；
所述第一对准标记包括第一套刻标记；所述第二对准标记包括第二套刻标记；所述第一曝光单元与所述第二曝光单元大小不同；所述第二套刻标记与部分所述第一套刻标记周期性或间隔性的对应。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113725175B (zh) * 2021-08-30 2024-04-16 武汉新芯集成电路制造有限公司 集成电路芯片及制作方法、半导体装置
CN113990790B (zh) * 2021-12-24 2022-03-18 湖北三维半导体集成创新中心有限责任公司 键合系统和键合方法
CN114678282B (zh) * 2022-05-27 2022-08-02 湖北三维半导体集成创新中心有限责任公司 一种键合补偿方法及装置、芯片再布线方法、键合结构
CN118019355A (zh) * 2022-11-09 2024-05-10 华为技术有限公司 多晶圆堆叠结构和制备方法
CN116682743B (zh) * 2023-05-15 2024-01-23 珠海妙存科技有限公司 一种内存芯片封装方法、内存芯片以及集成电路系统
CN117457650B (zh) * 2023-12-21 2024-04-05 合肥晶合集成电路股份有限公司 一种半导体集成器件及其制造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110299318A (zh) * 2019-07-01 2019-10-01 武汉新芯集成电路制造有限公司 晶圆对准方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001274073A (ja) * 2000-03-28 2001-10-05 Toshiba Corp 重ね合わせ露光方法及び露光システム
US8786054B2 (en) * 2009-11-16 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Structure for integrated circuit alignment
US8970043B2 (en) * 2011-02-01 2015-03-03 Maxim Integrated Products, Inc. Bonded stacked wafers and methods of electroplating bonded stacked wafers
CN104216234B (zh) * 2013-06-05 2016-05-25 中芯国际集成电路制造(上海)有限公司 光刻系统光源对称性的检测方法
CN104249992B (zh) * 2013-06-28 2016-08-10 上海华虹宏力半导体制造有限公司 晶片与晶片之间的对准方法
CN103985648B (zh) * 2014-05-23 2017-01-04 格科微电子（上海）有限公司 半导体的晶圆级封装方法和半导体封装件
US9893058B2 (en) * 2015-09-17 2018-02-13 Semiconductor Components Industries, Llc Method of manufacturing a semiconductor device having reduced on-state resistance and structure
US9978625B2 (en) * 2016-06-01 2018-05-22 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor method and associated apparatus
CN109411449B (zh) * 2018-11-21 2020-04-10 武汉新芯集成电路制造有限公司 晶圆组件及晶圆对准方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110299318A (zh) * 2019-07-01 2019-10-01 武汉新芯集成电路制造有限公司 晶圆对准方法

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