CN117457650B - 一种半导体集成器件及其制造方法 - Google Patents

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Abstract

本发明提供了一种半导体集成器件及其制造方法，其中半导体集成器件包括：第一类型器件，第一类型器件的器件密度大于密集度阈值；第二类型器件，第二类型器件的器件密度小于等于密集度阈值；多个功能区，根据功能区中的器件关键尺寸，功能区位于第一类型器件上或第二类型器件上；以及键合层，设置在第一类型器件上和第二类型器件上，且第一类型器件和第二类型器件通过键合层连接。本发明提供了一种半导体集成器件及其制造方法，能够提升集成电路元器件的制造良率和制造效率。

Description

一种半导体集成器件及其制造方法
技术领域
本发明涉及集成电路制造技术领域，特别涉及一种半导体集成器件及其制造方法。
背景技术
现行大规模集成电路处理能力越来越强。随着集成电路规模的扩大和处理能力的增强，虽然芯片的关键尺寸在缩小，芯片面积仍旧有增大的趋势。并且，对于图形处理器（Graphics Processing Unit，GPU）和中央处理器（Central Processing Unit，CPU），芯片的核心处理部分会增加。尤其是缓存容量的增加，导致芯片的加工难度增大，芯片的负载效应明显，因此产品的良率很难提升。
发明内容
本发明的目的在于提供一种半导体集成器件及其制造方法，能够提升集成电路元器件的制造良率和制造效率。
为解决上述技术问题，本发明是通过以下技术方案实现的：
本发明提供了一种半导体集成器件，包括：
第一类型器件，所述第一类型器件的器件密度大于密集度阈值；
第二类型器件，所述第二类型器件的器件密度小于等于所述密集度阈值；
多个功能区，根据所述功能区中的器件关键尺寸，所述功能区位于所述第一类型器件上或所述第二类型器件上；以及
键合层，设置在所述第一类型器件上和所述第二类型器件上，且所述第一类型器件和所述第二类型器件通过所述键合层连接。
在本发明一实施例中，所述半导体集成器件包括连接柱，所述连接柱的一端与第一类型器件的集成电路布线电性连接，另一端与所述第二类型器件的集成电路布线电性连接。
本发明提供了一种半导体集成器件的制造方法，包括以下步骤：
获取半导体集成器件的集成电路设计图，并在所述集成电路设计图中定位和划分出多个功能区；
根据所述功能区的关键尺寸，将所述半导体集成器件划分为第一类型器件和第二类型器件；
提供第一基板和第二基板，并在所述第一基板上形成所述第一类型器件，在所述第二基板上形成所述第二类型器件；
对准并键合所述第一基板和所述第二基板，形成融合基板；以及
在所述融合基板上设置连接结构，所述连接结构连接所述第一类型器件和所述第二类型器件，形成所述半导体集成器件。
在本发明一实施例中，划分获得所述第一类型器件和所述第二类型器件的步骤包括根据半导体负载效应的边界尺寸，设置对照图形，其中所述对照图形包括第一关键尺寸和第二关键尺寸，所述第一关键尺寸为相邻特征的间距尺寸，所述第二关键尺寸为特征尺寸。
在本发明一实施例中，划分获得所述第一类型器件和所述第二类型器件的步骤包括：
将所述功能区划分为多个第一单元区域；
获取所述第一单元区域的特征关键尺寸，并对比特征关键尺寸和所述第一关键尺寸，或对比所述特征关键尺寸与所述第二关键尺寸；
当所述特征关键尺寸小于等于所述第一关键尺寸或所述第二关键尺寸，将第一单元区域划分至第一类型器件中；以及
当所述特征关键尺寸大于所述第一关键尺寸或所述第二关键尺寸，将第一单元区域划分至第二类型器件中。
在本发明一实施例中，划分获得所述第一类型器件和所述第二类型器件的步骤包括：
在划分完所述第一单元区域后，对比所述第一单元区域的器件密度和密集度阈值；
当所述第一单元区域位于所述第一类型器件中，且所述第一单元区域的器件密度小于等于所述密集度阈值，重新划分所述第一单元区域；以及
当所述第一单元区域位于所述第一类型器件中，且所述第一单元区域的器件密度大于所述密集度阈值，则保留所述第一单元区域的划分；
当所述第一单元区域位于所述第二类型器件中，且所述第一单元区域的器件密度大于所述密集度阈值，重新划分所述第一单元区域；以及
当所述第一单元区域位于所述第二类型器件中，且所述第一单元区域的器件密度小于等于所述密集度阈值，则保留所述第一单元区域的划分。在本发明一实施例中，重新划分所述第一单元区域的步骤包括：
将所述第一单元区域划分为多个第二单元区域；
根据所述第二单元区域的特征关键尺寸，将所述第二单元区域划分至所述第一类型器件或所述第二类型器件。
在本发明一实施例中，在形成所述第一类型器件和所述第二类型器件前，在所述第一类型器件和所述第二类型器件中规划对准标记和所述连接结构的区域。
在本发明一实施例中，所述第一类型器件和所述第二类型器件的面积相等，且形状相同。
在本发明一实施例中，在键合所述第一类型器件和所述第二类型器件前，形成键合层于所述第一类型器件上和所述第二类型器件上。
如上所述，本发明提供了一种半导体集成器件及其制造方法，其意想不到的技术效果在于，能够形成高效率且高良率地形成半导体集成器件。根据本发明提供的半导体集成器件及其制造方法，可有效抵抗负载效应所造成的制程误差，降低形成半导体器件结构时，以及形成每层互连金属层时出现损伤的可能性。并且，根据本发明提供的半导体集成器件，在任意类型的制程中都能够统一且有效地调整制程参数，提升了制程效率，且降低了缺陷密度，从而提升了制程良率。
当然，实施本发明的任一产品并不一定需要同时达到以上所述的所有优点。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为半导体集成器件的层级截面结构示意图。
图2为本发明一实施例中半导体集成电路的结构示意图。
图3为本发明一实施例中半导体集成器件在晶圆上的分布示意图。
图4为本发明一实施例中半导体集成器件的制造流程图。
图5为本发明一实施例中步骤S10和步骤S20的流程图。
图6为本发明一实施例中半导体集成器件的俯视结构示意图。
图7为本发明一实施例中对照图形的结构示意图。
图8为负载效应的效果示意图。
图9为本发明一实施例中第一单元区域和第二单元区域的分布示意图。
图10为本发明一实施例中处理核心模块的器件划分示意图。
图11为本发明一实施例中接口模块的器件划分示意图。
图12为本发明一实施例中三级缓存模块的器件划分示意图。
图13为本发明一实施例中一级缓存模块和二级缓存模块的划分示意图。
图14为本发明一实施例中第一类型器件和第二类型器件的截面结构示意图。
图15为本发明一实施例中融合基板的截面结构示意图。
图16为本发明另一实施例中融合基板的截面结构示意图。
图17为本发明一实施例中连接柱的截面结构示意图。
图18为本发明另一实施例中连接柱的截面结构示意图。
图19为本发明一实施例中介质结构的截面示意图。
图20为本发明另一实施例中介质结构的截面示意图。
图中：100、半导体集成器件；101、基板；102、半导体集成电路；103、第一单元区域；104、第二单元区域；111、第一基板；112、第二基板；113、融合基板；1131、第一类键合层；1132、第二类键合层；1133、金属结构；1134、连接柱；114、介质结构；1141、连接线；130、外延层；131、器件结构；132、导电栓塞；133、介质层；134、金属布线；135、连接端；200、多级缓存；201、一级缓存模块；201a、一级第一缓存功能区；201b、一级第二缓存功能区；202、二级缓存模块；202a、二级第一缓存功能区；202b、二级第二缓存功能区；203、三级缓存模块；203a、三级第一缓存功能区；203b、三级第二缓存功能区；300、时序电路模块；400、处理核心模块；400a、第一处理核心功能区；400b、第二处理核心功能区；500、接口模块；500a、第一接口功能区；500b、第二接口功能区；10、晶圆；11、切割道；12、对准缺口；700、测试模块；800、布线桥区；900、对照图形；C1、第一关键尺寸；C2、第二关键尺寸。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
请参阅图1和图2所示，在大规模集成电路器件中，例如图形处理器和中央处理器中，集成电路处理能力的提升，导致器件缓存容量也随之提升。如图1所示本发明提供的半导体集成器件100包括基板101和半导体集成电路102。其中根据功能划分，半导体集成电路102包括多级缓存200、时序电路模块300、处理核心模块400和接口模块500。在本实施例中，处理核心模块400为半导体集成器件100的核心功能区域，用于实现数据计算、数据处理和模块控制等多种功能，本发明对处理核心模块400的具体布线设计不做限定。在本实施例中，时序电路模块300用于提供时钟信号（Clock，CLK），从而实现对多级缓存200、接口模块500和处理核心模块400的协调控制。接口模块500用于进行数据传输，例如进行数据或指令的输入和输出。其中，处理核心模块400和时序电路模块300、接口模块500以及多级缓存200电性连接。时序电路模块300与接口模块500，以及多级缓存200电性连接。接口模块500和多级缓存200电性连接。在本实施例中，处理核心模块400、时序电路模块300和接口模块500中涉及的数据，都存储或暂存在多级缓存200中，因此要求多级缓存200能够适应大容量、高响应速度的数据处理要求，多级缓存200的容量难以避免要被扩大。
请参阅图2所示，在本发明一实施例中，多级缓存200包括一级缓存模块201、二级缓存模块202和三级缓存模块203。一级缓存模块201可以作为中央处理器的第一层高速缓存，用于数据缓存和指令缓存。在本实施例中，一级缓存模块201的缓存容量为例如32KB~256KB，以避免内置的一级缓存模块201的管芯面积过大，导致芯片面积过大。二级缓存模块202可以作为中央处理器的第二层高速缓存，在本实施例中，二级缓存模块202为内置缓存，二级缓存模块202与半导体集成器件100的主频一致。三级缓存模块203可以是外置缓存，也可以是内置缓存。在本发明提供的半导体集成器件100中，三级缓存模块203为内置缓存。其中三级缓存模块203可以在一级缓存模块201和二级缓存模块202的基础上进一步提升半导体集成器件100的数据处理能力，从而提升半导体集成器件100的工作性能。
请参阅图1至图3所示，在本发明一实施例中，半导体集成器件100可以是芯片，且在本发明提供的半导体集成器件的制造方法中，多个半导体集成器件100可以在同一晶圆10上进行加工和成型。其中晶圆10多为圆形，如图3所示，晶圆10上设置多个半导体集成器件100。本实施例中，可以将多个同一系列的半导体集成器件100在同一晶圆10上进行加工。晶圆10上设置切割道11和对准缺口12。在本实施例中，在晶圆10上，半导体集成器件100呈线性阵列分布，其中切割道11设置在半导体集成器件100的相邻排列之间。在半导体集成器件100完成后，根据切割道11切割晶圆10，从而分割出多个半导体集成器件100。对准缺口12为晶圆10进厂时形成的缺口，用于在晶圆10安装到机台上时，调整晶圆10的方向，对准晶圆10。在本实施例中，半导体集成器件100为同一系列的芯片产品。在本发明的其他实施例中，半导体集成器件100也可以是不同系列的芯片产品。
请参阅图1至图4所示，本发明提供了一种半导体集成器件的制造方法，所述制造方法用于形成具有大规模电路结构的集成器件。基于多种类型的半导体器件，在半导体器件上形成互连金属层，能够将半导体器件电性连接。其中集成电路设计对半导体器件和互连金属层进行结构设计和连接设计，从而获得不同功能的半导体集成器件100。在本发明中，所述半导体集成器件的制造方法包括步骤S10至步骤S50。
步骤S10、获取半导体集成器件的集成电路设计图，并定位和划分半导体集成器件的功能区。
步骤S20、根据功能区的特征关键尺寸，将半导体集成器件划分为第一类型器件和第二类型器件。
步骤S30、提供第一基板和第二基板，在第一基板上形成第一类型器件，在第二基板上形成第二类型器件。
步骤S40、对准并键合第一基板和第二基板，形成融合基板。
步骤S50、在融合基板上设置连接结构，其中连接结构连接第一类型器件和第二类型器件。
请参阅图1至图5所示，在本发明一实施例中，在步骤S10中，集成电路设计图是半导体集成器件100的设计图。在本实施例中，集成电路设计图可以对应不同的产品，例如对应存储控制器、存储芯片和控制芯片等等。其中集成电路设计图包括多个半导体器件和设置在半导体器件上的电路布线。其中半导体器件可以是场效应管（Field EffectTransistor，FET）、金属-氧化物半导体场效应晶体管（Metal-Oxide-SemiconductorField-Effect Transistor，MOSFET）、互补金属氧化物半导体（Complementary MetalOxide Semiconductor，CMOS）、绝缘栅双极型晶体管（Insulated Gate BipolarTransistor，IGBT）、高速恢复二极管（Fast Recovery Diode，FRD）、高速高效整流二极管（Figh Efficiency Diode，HED）、定压二极管、高频二极管、发光二极管（Light-EmittingDiode，LED）、栅极光闭晶闸管（Gate Turn off Thyristor，GTO）、光触发晶闸管（LightTriggered Thyristor，LTT）、晶闸管（Thyristor）、电荷耦合器（Charge Coupled Device，CCD图像传感器）、数字信号处理器件（Digital Signal processor，DSP）、光继电器（PhotoRelay）或微处理器（Micro Processor）等半导体器件中的一种或几种。并且，集成电路设计图还包括半导体器件之间的连接关系和半导体器件的具体尺寸等等。在本实施例中，步骤S10包括步骤S11和步骤S12。
步骤S11、输入半导体集成器件的集成电路设计图。
步骤S12、根据集成电路的不同功能，在集成电路设计图上划分出多个功能区。
请参阅图2、图4至图6所示，在本发明一实施例中，在步骤S11中，输入半导体集成器件100的集成电路设计图。其中集成电路设计图显示的是半导体集成器件100的完整集成电路结构。在步骤S12中，根据集成电路的不同功能在集成电路设计图上形成多种功能区。具体的，根据集成电路的存储功能、传输功能和数据处理功能，以及时序控制功能对集成电路设计图进行划分。需要说明的是，集成电路设计图涉及的功能众多，尤其是对于高复杂性的产品，例如中央处理器。集成电路设计图中的部分区域还可以用于计算、图像处理和数据分析等等，在本实施例中将产品除存储、数据传输和时序控制外的功能定义为产品的核心功能。在本发明的其他实施例中，也可以根据具体的产品要求，定义出新的功能区，例如专门定义图像处理功能区和传感功能区等等。在本实施例中，将对应存储功能的集成器件功能区划分为一级缓存模块201、二级缓存模块202和三级缓存模块203。将对应核心功能的集成器件功能区划分为处理核心模块400。将对应数据传输功能的集成器件功能区划分为接口模块500。将对应时序控制功能的集成器件功能区划分为时序电路模块300。
请参阅图2至图6所示，在本发明一实施例中，在步骤S12中，在集成电路设计图中设置测试模块700。在制造形成半导体集成器件100的同时，在晶圆10上也同步形成测试模块700。当半导体集成器件100完成制造后，通过测试模块700对半导体集成器件100进行电性测试，从而确认半导体集成器件100是否能出厂。因此在步骤S12中，在划分功能区时，预先规划出部分区域用于设置测试模块700。且如图6所示，相邻功能区电性连接，当功能区间的电性连接区域具有较为复杂的布线，可以在集成电路设计图上再划分出布线桥区800。在步骤S12后，接着执行步骤S20。其中步骤S20包括步骤S21至步骤S26。
步骤S21、设置对照图形。
步骤S22、将功能区划分为多个单元区域，并依次获取单元区域的特征关键尺寸。
步骤S23、判断单元区域的特征关键尺寸是否大于对照图形的尺寸。
步骤S24、当单元区域的特征关键尺寸小于等于对照图形的尺寸，将单元区域划分至第一类型器件中。
步骤S25、当单元区域的特征关键尺寸大于对照图形的尺寸，将单元区域划分至第二类型器件中。
步骤S26、判断功能区中的单元区域是否全部完成划分。
步骤S27、调整第一类型器件中和第二类型器件中的单元区域分布。
步骤S28、设计连接结构，其中连接结构用于连接第一类型器件和第二类型器件。
请参阅图5至图7所示，在本发明一实施例中，在步骤S21中，对照图形900包括第一关键尺寸C1和第二关键尺寸C2。其中第一关键尺寸C1为相邻特征的间距尺寸，可用于衡量如沟槽宽度、金属层的布线间距和蚀刻窗口宽度等信息。第二关键尺寸C2为特征宽度尺寸，可用于衡量如栅极宽度、金属层的布线宽度和沉积窗口宽度等信息。本发明不限定对照图形900形状。在本实施例中，对照图形900包括多个条状图案，其中条状图案的宽度对应第二关键尺寸C2，相邻条状图案的间距对应第一关键尺寸C1。如图7所示，对照图形900包括例如2个条状图案，以精简对照图形900。在本发明的其他实施例中，对照图形900的数量也可以是3个、4个和5个等等，本发明对此不做限定。在本实施例中，第一关键尺寸C1和第二关键尺寸C2根据负载效应（loading effect）的边界尺寸设置。其中当同一制程区域的半导体器件尺寸、半导体器件密度不同时，在沉积物质时，半导体器件密度较大的区域相较于密度较小的区域，易出现提前封口。在蚀刻物质时，半导体器件密度较小的区域相较于密度较大的区域，更易出现过度蚀刻。
请参阅图7和图8所示，在本发明一实施例中，在步骤S21中，根据负载效应边界，设置第一关键尺寸C1和第二关键尺寸C2。如图8所示，以栅极结构a、栅极结构b和栅极结构c的间距为例说明第一关键尺寸C1和第二关键尺寸C2。其中栅极结构a和栅极结构b的间距为B1，栅极结构b和栅极结构c的间距为B2。在负载效应的作用下，在栅极结构b和栅极结构c间的沉积层是平整且符合预设厚度的。而在栅极结构a和栅极结构b间的沉积层会出现提前封口，因此厚度过大。若是要在当前的半导体结构上进行蚀刻操作，栅极结构a和栅极结构b间的蚀刻窗口宽度过小，蚀刻速度会慢于栅极结构b和栅极结构c间的蚀刻窗口，因此当栅极结构a和栅极结构b间的蚀刻窗口完成蚀刻操作，栅极结构b和栅极结构c极大可能已出现过度蚀刻的现象。在本实施例中，通过多次实验以及风险量产，获得第一关键尺寸C1。当半导体结构的关键尺寸小于等于第一关键尺寸C1时，负载效应影响大。当半导体结构的关键尺寸大于第一关键尺寸C1时，负载效应对制程良率不会形成较大影响。其中在金氧半场效晶体管（Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET）的应用中，第一关键尺寸C1为例如20nm~25nm。在鳍式场效应晶体管（Fin Field-Effect Transistor，FINFET）的应用中，第一关键尺寸C1为例如10nm~14nm。在静态随机存取存储器（StaticRandom-Access Memory，SRAM）的应用中，第一关键尺寸C1可以与芯片的关键尺寸相同。其中第二关键尺寸C2对应特征尺寸，例如特征宽度和特征长度，以及特征的角度等等。在本实施例中，相同区域面积内，出现的特征数量越多，区域的器件密度也会越大。当区域内的器件数量恒定，区域面积恒定，那么特征尺寸越大，负载效应也会越强。因此在设置单元区域的情况下，也可以通过比较特征数量和第二关键尺寸C2，以快速区分不同的单元区域。需要说明的是，本发明提供的半导体结构应用于55nm及以下的半导体产品，能够极大程度地缓解负载效应。
请参阅图2、图5至图9所示，在本发明一实施例中，在步骤S22中，将功能区划分为多个第一单元区域103。其中根据功能区的类型不同，可以调整第一单元区域103的面积。在本实施例中，对于接口模块500和处理核心模块400，由于器件相对集中，可以扩大第一单元区域103的面积。对于时序电路模块300和多级缓存200，可以缩小第一单元区域103的面积，提升第一单元区域103的个数。在本实施例中，第一单元区域103的数量越多，关键尺寸的测量越精细，越能将负载效应差别大的区域区分开。其中第一单元区域103包括至少1个特征尺寸。在本实施例中，在同一个功能区中，多个第一单元区域103的面积可以相等，以便于后续进行密集度的衡量。在本发明另一实施例中，为提升单元区域的划分效率，以兼顾双重衡量标准的准确性和效率，也可以根据集成电路设计，在功能区中形成多个面积不相等的第一单元区域103。且具体的，多个第一单元区域103的面积可以直接按照梯度分布，以提升划分效率。在本发明又一实施例中，可以根据区域密集度设置第一单元区域103的面积和数量。具体的，可以在密集度大的区域增加第一单元区域103的数量，并降低第一单元区域103的面积。例如功能区的平均器件密集度为a，则在器件密集度大于a的部分区域，降低第一单元区域103的面积，增加第一单元区域103的数量。在密集度小于a的部分区域，增大第一单元区域103的面积，降低第一单元103的数量。且在本发明又一实施例中，可以将功能区的密度划分为多个区间，每个区间内设置多个第一单元区域103，且多个第一单元区域103的面积相等。本发明不限定密度的区间数量，可以是例如0~a和a~2a等两个区间，也可以是例如0~a/2、a/2~a、a~3a/2和3a/2~2a等四个区间，诸如此类。由于集成电路设计为规则布线设计，因此预先根据器件密集度预设第一单元区域103的分布，可以提升区域划分的效率。且在批量生产中，对于同一系列的产品，对后续功能区增减特征的操作都能实现快速匹配，在兼顾制程良率的同时，提升工艺效率。
请参阅图2、图5至图9所示，在本发明一实施例中，如图9所示，功能区例如被划分为12个区域，依次获取每个第一单元区域103的特征关键尺寸。具体的，每个第一单元区域103的特征关键尺寸可以是相邻栅极结构的间距、沟道宽度、沟槽宽度、布线宽度和相邻布线的间距等等。如图9所示，可以按照箭头顺序依次获取每个第一单元区域103的特征关键尺寸。在步骤S23中，判断第一单元区域103的特征关键尺寸是否大于对照图形900的尺寸，具体的，判断第一单元区域103的特征关键尺寸是否大于第一关键尺寸C1或第二关键尺寸C2。在本实施例中，当第一单元区域103的特征关键尺寸小于等于对照图形900的尺寸，执行步骤S24，将第一单元区域103划分至第一类型器件。当第一单元区域103的关键尺寸大于对照图形900的尺寸，执行步骤S24，将第一单元区域103划分至第二类型器件。其中第一类型器件和第二类型器件在不同的晶圆10上形成。
请参阅图2和图3、图7，以及图10至图13所示，在本发明一实施例中，在步骤S26中，在划分完一个第一单元区域103后，接着划分下一个第一单元区域103，直到功能区中的第一单元区域103被完全划分清楚。接着执行步骤S27。在步骤S27中，在每个功能区中划分出第一类型器件和第二类型器件后，对于部分第一单元区域103，大部分关键尺寸均小于等于对照图形900的尺寸，而小部分关键尺寸大于对照图形900的尺寸。在步骤S27中，为进一步细分负载效应的边界，设置密集度阈值。密集度阈值可用于衡量图形的密集度，且具体可以体现为单位面积内的图形数量。在第一类型器件中，将密集度小于等于密集度阈值的第一单元区域103划分为多个第二单元区域104，其中多个第二单元区域104的面积相等。并重复步骤S23和步骤S27，直到第一类型器件的器件密集度大于密集度阈值。在第二类型器件中，将密集度大于密集度阈值的第一单元区域103划分为多个第二单元区域104，其中多个第二单元区域104的面积相等，并重复步骤S23至步骤S27，直到第二类型器件的密集度小于等于密集度阈值。其中，密集度越大，则图案分布越密集。密集度越小，则图案分布越疏松。在本实施例中，限制划分轮数为例如1轮，在划分完第一单元区域和第二单元区域104后，获得第一类型器件和第二类型器件的特征分布情况，即可以结束划分阶段，以提升方法的实施效率。在本发明的其他实施例中，也可以限制划分轮数为2轮或多轮，以尽可能细分不同的工艺区域。需要说明的是，根据半导体产品的关键尺寸，可以限制区域划分的轮数上限，以避免出现过小的区域划分。
请参阅图2和图3、图7，以及图9至图13所示，在本发明一实施例中，在步骤S28中，设计第一类型器件和第二类型器件的连接结构。在步骤S21至步骤S27中，将完整的功能区划分为至少2个器件区域，为保证功能区的功能不被改变，因此在完成功能区的划分后，在集成电路设计人员的辅助下，可以设计新的电路连接结构。在本实施例中，第一类型器件上和第二类型器件上设置多个器件连接点，用于设置硅通孔（Through Silicon Via，TSV）或栓塞结构，以便于后续连接第一类型器件和第二类型器件，将原本处于同一晶圆层级的功能区拆分为多个晶圆层级的功能区。其中当功能区的结构形成在同一晶圆10上或是同一基板101上，则认为功能区的结构处于同一晶圆层级。当功能区的结构形成在不同晶圆10或不同基板101上，则认为功能区的结构处于多个晶圆层级中。因此为便于在步骤S28中，简化第一类型器件和第二类型器件的连接结构，在步骤S27中，在根据密集度阈值划分第二单元区域104后，再调整第一单元区域103和第二单元区域104，使被划分至第一类型器件或第二类型器件的单元区域连续。
请参阅图2和图3、图7，以及图9至图13所示，在本发明一实施例中，通过将功能区细分为多个第一单元区域103，能够最大程度地区分开负载效应的边界。其中，分界线m用于区分第一类型器件和第二类型器件。如图10所示，根据关键尺寸是否大于对照图形900的尺寸，将处理核心模块400分为第一处理核心功能区400a和第二处理核心功能区400b。其中分界线m为多段线，以尽可能地细分处理核心模块400。如图11所示，对于接口模块500，分界线m为直线，并将接口模块500区分为第一接口功能区500a和第二接口功能区500b。如图13所示，对于一级缓存模块201，分界线m为多段线，并将一级缓存模块201区分为一级第一缓存功能区201a和为一级第二缓存功能区201b。对于二级缓存模块202，分界线m为多段线，并将二级缓存模块202区分为二级第一缓存功能区202a和为二级第二缓存功能区202b。在本实施例中，一级缓存模块201和二级缓存模块202相邻且相连接，一级第二缓存功能区201b和二级第二缓存功能区202b连接。如图12所示，对于三级缓存模块203，分界线m有多条且为直线，分界线m将三级缓存模块203划分为多个三级第一缓存功能区203a和多个三级第二缓存功能区203b。
请参阅图2和图3、图7，以及图9至图13所示，在本发明一实施例中，在步骤S20中，形成第一类型器件和第二类型器件的布局图的步骤中，在第一类型器件和第二类型器件中分别定义出对准标记、厚度量测焊盘区、光刻关键尺寸测量图形、晶圆接受测试（WaferAcceptance Tes，WAT）的功能区，以在第一类型器件和第二类型器件的加工过程中，以及加工完成后，测量第一类型器件和第二类型器件的制造是否合格。因此，在布局图中预先设置出多个用于加工合格测试的测试区或测试图形特征。
请参阅图2至图4，以及图14所示，在本发明一实施例中，在步骤S20中，形成了第一类型器件和第二类型器件的布局图，以及第一类型器件和第二类型器件之间的连接结构设计图。接着执行步骤S30，分别形成第一类型器件和第二类型器件。在步骤S30中，提供第一基板111和第二基板112。其中，第一类型器件形成于第一基板111上，第二类型器件形成于第二基板112上。本发明不限定第一类型器件和第二类型器件的具体结构。如图14所示，半导体集成器件100包括半导体结构，其中第一基板111和第二基板112上的半导体结构具有不同布局和尺寸，本发明对此并不限定。其中，在形成第一类型器件和第二类型器件的步骤中，使第一类型器件和第二类型器件的区域面积相同，边界形状也相同，以便于后续进行键合。且在密集度阈值范围内，为使第一类型器件和第二类型器件的区域面积相同，边界形状也相同，可以在第一类型器件和第二类型器件之间调换部分特征。
请参阅图2至图4，以及图14所示，在本发明一实施例中，第一基板111和第二基板112为晶圆10。或是在晶圆10上形成半导体结构后，获得第一基板111和第二基板112。其中，第一基板111和第二基板112上设置外延层130。在本实施例中，半导体结构包括浅槽隔离结构，浅槽隔离结构在外延层130中隔离出多个阱区。其中，对阱区注入多种掺杂离子，可以形成源极区和漏极区。在本实施例中，接着在阱区上形成栅极结构，栅极结构与源极区和漏极区共同构成器件结构131。接着在器件结构131上形成导电栓塞132。其中导电栓塞132连接于源极区、漏极区和栅极结构。接着形成互连金属层于导电栓塞132上。在本实施例中，互连金属层包括介质层133和多层金属布线134。在形成互连金属层时，在导电栓塞132上形成第一层介质层133，并在第一层介质层133上形成第一层金属布线134。接着在第一层金属布线134和第一层介质层133上形成第二层介质层133，并在第二层介质层133上形成第二层金属布线134。以此类推，形成多层介质层133和多层金属布线134。在本实施例中，外延层130中设置连接端135。其中在形成器件结构131、导电栓塞132和互连金属层的同时，形成连接端135。其中连接端135包括多层金属布线134，且连接端135的金属布线134与互连金属层的金属布线134电性连接。
请参阅图2至图4，以及图14所示，在本发明一实施例中，对于第一类型器件，器件密度较高，因此在形成第一类型器件的过程中，可以提升蚀刻气体的通入量，降低气相沉积的沉积时间。对于第二类型器件，器件密度较低，因此在形成第二类型器件的过程中，可以降低蚀刻气体的通入量，提升气相沉积的沉积时间。由于第一类型器件和第二类型器件中影响负载效应的关键尺寸统一，因此可以根据关键尺寸调整制程参数，使第一基板111或第二基板112上每个区域的制程条件一致，从而提升制程良率和制程效率。
请参阅图2至图4，以及图14至图16所示，在本发明一实施例中，在步骤S40中，对准第一基板111和第二基板112，并键合第一基板111和第二基板112，形成融合基板113。在融合基板113中，第一基板111和第二基板112的连接处形成第一类键合层1131或第二类键合层1132。在对准第一基板111和第二基板112的步骤中，可以通过卡爪抓取第一基板111和第二基板112。其中第一基板111和第二基板112分别对应不同的卡爪，例如对应上卡爪和下卡爪。通过对准上卡爪和下卡爪的位置，可以确认第一基板111和第二基板112是否对准。在本实施例中，在形成第一基板111和第二基板112的每个半导体层时，都会同步形成对准标记，通过对准标记可以获取半导体层的套准容差。在本实施例中，形成第一类型器件和第二类型器件的步骤可以分别在不同的晶圆10上进行，因此在对准第一基板111和第二基板112时，可以直接对准晶圆10。其中，在套准容差的允许范围内，对准第一基板111和第二基板112的对准标记，以及不同晶圆10上的切割道11。
请参阅图2至图4，以及图14、图16和图17所示，在本发明一实施例中，在步骤S40中，第一类键合层1131为非金属介质，且具体可以是氧化硅（SiO2）或氮化硅（Si3N4）。在本实施例中，在形成第一类型器件和第二类型器件后，通过气相沉积在第一类型器件和第二类型器件上沉积氧化硅（SiO2）或氮化硅（Si3N4）从而形成第一类键合层1131。其中，第一类键合层1131设置在互连金属层上。在本实施例中，键合（bonding）第一类型器件和第二类型器件的第一类键合层1131，从而连接第一类型器件和第二类型器件，形成融合基板113。在步骤S50中，在融合基板113中形成连接柱1134。在本实施例中，连接柱1134的一端连接于第一类型器件的连接端135，另一端穿过第一类键合层1131与第二基板112连接。
请参阅图2至图4，以及图14、图15和图18所示，在本发明另一实施例中，在步骤S40中，形成第一类键合层1131后，在第一类键合层1131上形成金属结构1133。具体的，可以在第一类键合层1131上形成沟槽，接着通过金属材料填充沟槽，形成金属结构1133，并形成第二类键合层1132。第二类键合层1132包括非金属介质和金属结构1133。其中，金属结构1133与金属布线134连接，且第一类型器件和第二类型器件的金属结构1133相互连接。在本实施例中，键合第一类型器件和第二类型器件的第二类键合层1132，形成融合基板113。在步骤S50中，在融合基板113中形成连接柱1134。在本实施例中，连接柱1134的一端与第二类型器件的金属结构1133连接，另一端连接于第二基板112。
请参阅图2至图4，以及图14至图20所示，在本发明一实施例中，在步骤S50后，去除第一基板111或第二基板112，露出外延层130，以便于封装或是在融合基板113的基础上继续制作更多层级结构。例如，去除第一基板111后，打磨外延层130，并在外延层130上继续形成新的互连金属层。例如，去除第二基板112后，在外延层130上形成介质结构114，并在介质结构114中设置连接线1141，其中连接线1141与连接柱1134连接。根据设计人员的要求，可以在本发明提供的融合基板113的基础上继续制造，本发明对后续的半导体结构不作限定。
本发明提供了一种半导体集成器件及其制造方法，其中半导体集成器件包括：第一类型器件、第二类型器件、多个功能区和键合层。其中第一类型器件的器件密度大于密集度阈值，第二类型器件的器件密度小于等于密集度阈值。在本实施例中，根据所述功能区中的器件关键尺寸，所述功能区位于所述第一类型器件上或所述第二类型器件上。键合层设置在第一类型器件上和第二类型器件上，且第一类型器件和第二类型器件通过键合层连接。本发明意想不到的技术效果在于，本发明能够形成高效率且高良率地形成半导体集成器件。根据本发明提供的半导体集成器件及其制造方法，可有效抵抗负载效应所造成的制程误差，降低形成半导体器件结构时，以及形成每层互连金属层时出现损伤的可能性。并且，根据本发明提供的半导体集成器件，在任意类型的制程中都能够统一且有效地调整制程参数，提升了制程效率，且降低了缺陷密度，从而提升了制程良率。
以上公开的本发明实施例只是用于帮助阐述本发明。实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施方式。显然，根据本说明书的内容，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地理解和利用本发明。本发明仅受权利要求书及其全部范围和等效物的限制。

Claims (8)

1.一种半导体集成器件的制造方法，其特征在于，包括以下步骤：
获取半导体集成器件的集成电路设计图，并在所述集成电路设计图中定位和划分出多个功能区；
根据所述功能区的关键尺寸，将所述半导体集成器件划分为第一类型器件和第二类型器件；
提供第一基板和第二基板，并在所述第一基板上形成所述第一类型器件，在所述第二基板上形成所述第二类型器件；
对准并键合所述第一基板和所述第二基板，形成融合基板；以及
在所述融合基板上设置连接结构，所述连接结构连接所述第一类型器件和所述第二类型器件，形成所述半导体集成器件；
其中，划分获得所述第一类型器件和所述第二类型器件的步骤包括：
根据半导体负载效应的边界尺寸，设置对照图形，其中所述对照图形包括第一关键尺寸和第二关键尺寸，所述第一关键尺寸为相邻特征的间距尺寸，所述第二关键尺寸为特征尺寸；
将所述功能区划分为多个第一单元区域；
获取所述第一单元区域的特征关键尺寸，并对比特征关键尺寸和所述第一关键尺寸，或对比所述特征关键尺寸与所述第二关键尺寸；
当所述特征关键尺寸小于等于所述第一关键尺寸或所述第二关键尺寸，将第一单元区域划分至第一类型器件中；以及
当所述特征关键尺寸大于所述第一关键尺寸或所述第二关键尺寸，将第一单元区域划分至第二类型器件中。
2.根据权利要求1所述的一种半导体集成器件的制造方法，其特征在于，划分获得所述第一类型器件和所述第二类型器件的步骤包括：
在划分完所述第一单元区域后，对比所述第一单元区域的器件密度和密集度阈值；
当所述第一单元区域位于所述第一类型器件中，且所述第一单元区域的器件密度小于等于所述密集度阈值，重新划分所述第一单元区域；
当所述第一单元区域位于所述第一类型器件中，且所述第一单元区域的器件密度大于所述密集度阈值，则保留所述第一单元区域的划分；
当所述第一单元区域位于所述第二类型器件中，且所述第一单元区域的器件密度大于所述密集度阈值，重新划分所述第一单元区域；以及
当所述第一单元区域位于所述第二类型器件中，且所述第一单元区域的器件密度小于等于所述密集度阈值，则保留所述第一单元区域的划分。
3.根据权利要求2所述的一种半导体集成器件的制造方法，其特征在于，重新划分所述第一单元区域的步骤包括：
将所述第一单元区域划分为多个第二单元区域；
根据所述第二单元区域的特征关键尺寸，将所述第二单元区域划分至所述第一类型器件或所述第二类型器件。
4.根据权利要求1所述的一种半导体集成器件的制造方法，其特征在于，在形成所述第一类型器件和所述第二类型器件前，在所述第一类型器件和所述第二类型器件中规划对准标记和所述连接结构的区域。
5.根据权利要求1所述的一种半导体集成器件的制造方法，其特征在于，所述第一类型器件和所述第二类型器件的面积相等，且形状相同。
6.根据权利要求1所述的一种半导体集成器件的制造方法，其特征在于，在键合所述第一类型器件和所述第二类型器件前，形成键合层于所述第一类型器件上和所述第二类型器件上。
7.一种半导体集成器件，基于如权利要求1-6任一所述的一种半导体集成器件的制造方法，其特征在于，包括：
第一类型器件，所述第一类型器件的器件密度大于密集度阈值；
第二类型器件，所述第二类型器件的器件密度小于等于所述密集度阈值；
多个功能区，根据所述功能区中的器件关键尺寸，所述功能区位于所述第一类型器件上或所述第二类型器件上；以及
键合层，设置在所述第一类型器件上和所述第二类型器件上，且所述第一类型器件和所述第二类型器件通过所述键合层连接。
8.根据权利要求7所述的一种半导体集成器件，其特征在于，所述半导体集成器件包括连接柱，所述连接柱的一端与第一类型器件的集成电路布线电性连接，另一端与所述第二类型器件的集成电路布线电性连接。
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