KR100396636B1 - 반도체 집적회로 내에 전계 효과 트랜지스터를 제조하기위한 방법 및 전계 효과 트랜지스터를 포함하는 반도체집적회로 - Google Patents

반도체 집적회로 내에 전계 효과 트랜지스터를 제조하기위한 방법 및 전계 효과 트랜지스터를 포함하는 반도체집적회로 Download PDF

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Abstract

본 발명은 반도체 집적회로 내에 전계 효과 트랜지스터를 제조하기 위한 방법 및 전계 효과 트랜지스터를 포함하는 반도체 집적회로에 관한 것이다. 본 발명에 따라, 소오스 영역(S)과 드레인 영역(D) 사이에서 각각 연장되는 적어도 2개의 게이트 영역(G1, G2)은 기판(SUB)의 두께 방향으로 볼 때 서로 중첩되어 배치됨으로써, 지금까지 통상적으로 반도체 집적회로 내에서 전계 효과 트랜지스터가 차지하던 큰 공간이 줄어든다.

Description

반도체 집적회로 내에 전계 효과 트랜지스터를 제조하기 위한 방법 및 전계 효과 트랜지스터를 포함하는 반도체 집적회로 {METHOD FOR PRODUCING FIELD EFFECT TRANSISTORS IN INTEGRATED SEMICONDUCTOR CIRCUITS AND SEMICONDUCTOR CIRCUIT WITH SUCH A FIELD EFFECT TRANSISTOR}
본 발명은 반도체 집적회로 내에 전계 효과 트랜지스터, 특히 MOS 트랜지스터를 제조하기 위한 방법에 관한 것이며, 상기 방법에 의해 제 1 도전형의 서로 이격 배치된 소오스 영역 및 드레인 영역이 반대 도전형의 반도체 기판 내에 제조되고, 서로 이격 배치된 소오스 영역과 드레인 영역 사이에 다수의 스트립형 게이트 영역이 제조되며, 그리고 전계 효과 트랜지스터에 속한 각각의 게이트 영역이 아래로 나란히 접속된다. 이와 마찬가지로, 본 발명은 반도체 집적회로 내에 제공되고 기판 내 또는 기판 위의 소오스 영역과 드레인 영역 사이에서 연장되는 2개의 게이트 영역을 갖는 전계 효과 트랜지스터에 관한 것이며, 상기 게이트 영역은 전기 접속에 의해 위아래로 접속된다. 또한 본 발명은 상기와 같은 적어도 하나의 전계 효과 트랜지스터를 갖는 반도체 집적회로에 관한 것이다.
반도체 집적회로 내의 드라이버 트랜지스터에서는 매우 자주 MOS 전계 효과 트랜지스터가 사용된다. 지금까지 상기와 같은 큰 전계 효과 트랜지스터, 다시 말해 고전력 전계 효과 트랜지스터는, 다수의 평행한 게이트 스트립이 핑거 형태로 기판 내/기판 위에서 소오스 영역과 드레인 영역 사이에 배치되도록 제조되어왔다.
여기서, 상기와 같은 고전력 전계 효과 트랜지스터의 길이는 예컨대 50㎛의 폭의 거의 10배인 500㎛이다.
반도체 집적회로의 고집적 과정에서 드라이버 트랜지스터의 표면이 너무 크면 수용될 수 없기 때문에, 상기와 같은 드라이버 트랜지스터가 차지하는 공간을 줄이는 방법이 요구된다.
본 발명의 목적은 반도체 집적회로 내에 큰 전계 효과 트랜지스터, 즉 고전력 전계 효과 트랜지스터가 차지하는 공간을 줄이는데 있다.
도 1a 내지 1e는 반도체 집적회로의 한 섹션의 횡단면으로 본, 본 발명에 따른 전계 효과 트랜지스터의 제조를 위한 프로세스 단계에 대한 개략도.
도 2는 평행한 2개의 스트립형 게이트를 갖는, 지금까지 통상적이었던 반도체 집적회로 내에 제공된 전계 효과 트랜지스터를 갖는 기판 영역의 개략적인 평면도.
도 3은 도 2에 도시된 종래의 전계 효과 트랜지스터의 개략적인 횡단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
D: 드레인 영역 FET: 전계 효과 트랜지스터
G: 게이트 영역 S: 소오스 영역
Si: 반도체 재료 SUB: 반도체 기판
상기 목적은 청구항에 따라 달성된다.
상기 목적은 본 발명에 따라, 반도체 집적회로 내의 전계 효과 트랜지스터, 특히 MOS 트랜지스터의 제조 방법이 제공됨으로써 달성되며, 상기 방법은 전계 효과 트랜지스터에 속한 다수의 게이트 영역이 두께 방향으로 볼 때 기판 내에 또는 기판 위에 층을 지어 위아래로 배치되는 것을 특징으로 한다. 즉, 3차원상으로 볼 때 트랜지스터 대신 반도체 집적회로의 주 표면의 평면상에서 연장될 수 있다는 것이다. 위아래로 배치된 게이트 영역 사이에는 각각 하나의 반도체 층, 특히 하나의 실리콘층이 제공되고, 그리고 게이트 영역의 한 측면에 있는 소오스 영역 및 다른 측면에 있는 드레인 영역이 위아래로 놓인 모든 게이트 영역에 공통으로 제공된다. 상기와 같은 제조 방법은 개별적으로 공지된 프로세스 단계에 의해 실행될 수 있다. 우선 전계 효과 트랜지스터를 정하는 기판 섹션 내의 소오스 영역과 관련 드레인 영역 사이에 기판의 주 표면으로부터 한 섹션이 에칭된다. 이어서, 기판의 에칭된 섹션 내에 제 1 게이트 영역이 제조됨으로써, 2개의 관련 소오스 영역과 드레인 영역 사이에 상기 제 1 게이트 영역이 놓이게 된다. 이어서, 에칭된 기판 섹션 내의 제 1 게이트 영역은 반도체 재료, 예컨대 실리콘에 의해 커버된다. 최종적으로, 제 1 게이트 영역의 상부, 다시 말해 반도체 재료에 의해 커버된 영역 위에 제 2 게이트 영역이 형성된다. 단지 2개의 게이트 영역이 아니라, 2개 이상의게이트 영역이 이러한 방식으로 위아래로 배치될 수 있다는 것은 당연한 일이다. 이를 위해, 관련 소오스 영역 및 드레인 영역의 깊이, 그리고 상기 소오스 영역과 드레인 영역 사이의 에칭 깊이는 기판의 두께 방향에 상응하여 더 커져야만 한다. 이어서, 관련 게이트 영역은 서로 전도 접속된다.
바람직하게 상기와 같이 제조된 전계 효과 트랜지스터는 MOS 트랜지스터이며, 트랜지스터를 정하는 기판 영역은 p 도핑된 실리콘 기판 영역이며, 드레인 영역 및 소오스 영역은 n형 실리콘으로 이루어진다.
위아래로 놓인 게이트 영역은 매우 간단한 방식으로 드레인 영역 및 소오스 영역으로부터 노출된 적어도 한 측면에서 양호한 전도성 재료에 접속된다.
본 발명에 따른 특징으로 볼 때, 본 발명에 따른 전계 효과 트랜지스터가 반도체 칩 상에 차지하는 공간이 줄어든다는 장점 이외에도 단지 하나의 소오스 영역 및 드레인 영역이 존재하기 때문에 전기 콘택이 생략된다는 장점을 가짐으로써, 관련 소오스 영역 또는 드레인 영역이 종래 기술에서 요구되었던 바와 같이 서로 접속될 필요가 없다.
본 발명에 따른 방법에 의해 구현된 전계 효과 트랜지스터가 반도체 집적회로 내에 차지하는 공간이 절약되면 될 수록, 더 많은 게이트 영역이 위아래로 배치된다.
하기에는 본 발명에 따른 제조 방법의 실시예 및 상기 방법에 의해 제조된 전계 효과 트랜지스터가 도면에 의해 설명된다.
도 1에 의해서 본 발명에 따른 제조 방법 및 상기 방법에 의해 제조된 본 발명에 따른 전계 효과 트랜지스터의 실시예가 기술되기 전에, 우선 도 2 및 3에 의해 지금까지 통상적으로 사용되었던 반도체 집적회로 내에 제공된 큰 전계 효과 트랜지스터에 대해 기술된다.
도 2에서 점선으로 도시된 p 전도성 기판 섹션(SUB) 내에 전계 효과 트랜지스터(FET)가 제공되며, 상기 도면에서 평행한 2개의 게이트(G1, G2)는 각각 제 1 소오스 영역(S1), 드레인 영역(D) 및 제 2 소오스 영역(S2) 사이에 놓여있다. 평행한 2개의 게이트(G1, G2)는 제 1 접속 라인(L1)에 의해, 예컨대 와이어 라인을 상응하는 콘택점에 본딩함으로써 서로 전기 접속된다. 이와 동일한 방식으로 2개의 소오스 영역(S1, S2)은 제 2 접속 라인(L2)에 의해 서로 전기 접속된다. 중간 드레인 영역에는 출력 라인(L3)이 접속된다. 상기와 같은 전계 효과 트랜지스터의 폭(w)은 기술상의 근거로 볼 때 50㎛ 이하이다.
도 2에 도시된 방식으로 큰 전계 효과 트랜지스터, 즉 2개 이상의 게이트를 갖는 고전력 전계 효과 트랜지스터가 제조될 수도 있다. 예컨대 평행한 10개의 게이트를 갖는 상기와 같은 전계 효과 트랜지스터는 예컨대 500㎛, 다시 말해 폭(w)의 10배에 달하는 길이(l)를 가질 수 있다.
도 3은 도 2의 평면도에 도시된 전계 효과 트랜지스터의 횡단면을 도시한다. 소오스 영역(S1, S2) 및 드레인 영역(D)은 p 전도성 기판(SUB) 내에 제공된 n 도핑된 반도체 영역을 형성한다. 게이트(G1, G2)는 소오스 영역(S1, S2)과 드레인 영역(D)의 사이에 각각 놓여있다. 이와 마찬가지로, 2개의 게이트(G1, G2) 사이, 그리고 2개의 소오스 영역(S1, S2) 사이의 전기 접속 라인(L1, L2)도 도 3에 도시된다. 게이트(G1, G2)에는 입력 신호(IN)가 공급되어, 드레인 영역(D)으로부터 출력 신호(AUS)가 송출될 수 있다.
지금부터 도 1에 의해, 반도체 집적회로 내에서 큰 전계 효과 트랜지스터가 차지하는 공간을 줄이도록 구성된, 본 발명에 따른 큰 전계 효과 트랜지스터의 제조 방법을 기술할 것이다. 본 발명의 근본 사상은 게이트 영역을 옆으로 놓이게 하는 것이 아니라, 기판(SUB)의 두께 방향으로 볼 때 위아래로 놓이게 하는 프로세스를 제공하는 것이다.
도 1a에 따르면, p 전도성 기판(SUB) 내에 우선 하나의 n 도핑된 소오스 영역(S) 및 n 도핑된 드레인 영역(D)이 형성된다. 하기에서 더욱 분명해지는 것과 같이, 소오스 영역(S)과 드레인 영역(D) 간의 간격은 전체 전계 효과 트랜지스터의 길이에 상응한다. 이어서, 도 1b에 따르면 S와 D 사이에 놓인 영역은 다수의 게이트 영역이 하나의 소오스 영역(S) 및 하나의 드레인 영역(D)을 공유하도록 위아래로 놓이게 되는 깊이까지 에칭된다. 이어서, 도 1c에 따르면 제 1 게이트 영역(G1)은 도 1b에 따른 에칭에 의해 완전히 에칭된 기판 영역 내로 삽입된다. 이어서, 도 1b에 따른 제 1 게이트 영역(G1)은 실리콘층(Si)에 의해 커버된다. 그리고 나서, 상기 실리콘 층(Si)에는 도 1e에 따라 제 2 게이트 영역(G2)이 소오스 영역(S)과 드레인 영역(D) 사이에, 다시 말해 제 1 게이트 영역(G1)의 바로 위에 놓이게 되도록 형성된다. 이어서, 서로 중첩된 2개의 게이트 영역(G1, G2)은 예컨대 관통 콘택팅(DU)에 의해 서로 전기 접속된다. 또한 관통 콘택팅에는 입력 신호(IN)를 공급하는 라인이 제공될 수 있다. 소오스 영역(S)에는 출력 라인(AUS)이 콘택되고, 드레인 영역(D)에는 접지 라인(GND)이 콘택될 수 있다.
도 1에 도시된 집적 회로 내의 큰 전계 효과 트랜지스터에 대한 본 발명에 따른 제조 방법이 단지 2개의 서로 중첩된 게이트 영역(G1, G2)을 말하는 것일지라도, 전문가에게는 2개 이상의 게이트 영역이 도 1c 내지 1e에 따른 단계의 반복에 의해, 그리고 도 1b에 따른 에칭의 상응하는 깊이에 의해 실현될 수 있다는 사실이 명확해진다.
전계 효과 트랜지스터의 다수의 게이트 영역이 서로 중첩되어 배치됨으로써 지금까지 통상적이었던 제조 방법과 비교해 볼 때 많은 공간(칩 표면)이 절약될 수 있고, 더 자세히 말하자면 더 많은 게이트 영역이 서로 중첩되어 배치될 수 있다.
위에 기술된 각각의 프로세스 단계는 반도체 집적회로 제조시 통상적인 방법에 의해 구현될 수 있다.
도 1에 도시된, 위에 기술된 방법에 의해 제조된 전계 효과 트랜지스터는 예컨대 지금까지 통상적이었던 직각형 전계 효과 트랜지스터와 같은 MOS 전계 효과 트랜지스터일 수 있다. 도 1e에 도시된, 게이트 영역(G1, G2)의 전기 접속을 제조하는 관통 콘택팅(DU) 대신에 다른 콘택팅 방법도 게이트 영역의 소오스 영역(S) 및 드레인 영역(D)으로부터 노출된 양 측면을 서로 접속시킬 수 있다.
본 발명에 의해 반도체 집적회로 내에 큰 전계 효과 트랜지스터, 즉 고전력 전계 효과 트랜지스터가 차지하는 공간이 줄어든다.

Claims (3)

  1. - 반대 도전형(p)의 반도체 기판(SUB) 내/위에 제 1 도전형(n)의 서로 이격 배치된 소오스 영역과 드레인 영역(S, D)을 제조하는 단계;
    - 서로에 대해 이격 배치된 소오스 영역과 드레인 영역(S, D) 사이에 각각 다수의 게이트 영역(G)을 제조하는 단계;
    - 전계 효과 트랜지스터에 속한 각각의 게이트 영역(G1, G2)을 위아래로 전기 접속하는 단계, 및
    - 전계 효과 트랜지스터에 속한 다수의 게이트 영역(G1, G2)이 두께 방향으로 볼 때 반도체 기판(SUB) 내에 또는 위에 층별로 위아래로 형성되고, 트랜지스터의 위아래로 배치된 게이트 영역(G1, G2) 사이에 반도체 층이 형성되며, 그리고 모든 중첩된 게이트 영역이 각각의 소오스 영역 및 드레인 영역을 공유하는 단계를 포함하는,
    집적 반도체 회로 내에 전계 효과 트랜지스터를 제조하기 위한 방법에 있어서,
    - 기판(SUB)의 주 표면의, 전계 효과 트랜지스터에 배치된 2개의 소오스 영역 및 드레인 영역(S, D) 사이에 기판 섹션이 에칭되는 단계;
    - 에칭된 기판 섹션(SUB) 내에 제 1 게이트 영역(G1)을 형성함으로써, 소오스 영역(S)과 드레인 영역(D) 사이에 제 1 게이트 영역(G1)이 놓이게 되는 단계;
    - 반도체 재료(Si)를 갖는 제 1 게이트 영역(G1)의 상부에 에칭된 기판 섹션이 채워지는 단계;
    - 채워진 반도체 재료(Si)의 중간층 아래에 제 1 게이트 영역(G1)의 상부에 적어도 하나의 게이트 영역(G2)이 제조되는 단계; 및
    - 드레인 영역과 소오스 영역(D, S)으로부터 노출된, 적어도 한 측면에 게이트 영역(G1, G2)이 전도성 재료와 양호하게 전기 접속되는 단계를 포함하는 것을 특징으로 하는 방법.
  2. 제 1항에 있어서,
    상기 전계 효과 트랜지스터를 포함하는 기판 섹션이 n 도핑된 실리콘 기판 섹션이고, 상기 드레인 영역 및 소오스 영역이 n형 실리콘을 가지며 상기 게이트 영역은 SiO2를 갖는 것을 특징으로 하는 방법.
  3. 제 1항 또는 2항에 있어서,
    상기 전계 효과 트랜지스터가 MOS 트랜지스터로 형성되는 것을 특징으로 하는 방법.
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