CN104134650A - 一种堆栈芯片系统 - Google Patents
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Abstract
本发明涉及一种堆栈芯片系统，包含：第一芯片；第二芯片；第一组硅穿孔(TSV)，连接该第一芯片与该第二芯片且包含至少一第一VSS硅穿孔、至少一第一VDD硅穿孔、复数第一讯号硅穿孔与至少一第一冗余硅穿孔；及第二组硅穿孔(TSV)，连接该第一芯片与该第二芯片且包含至少一第二VSS硅穿孔、至少一第二VDD硅穿孔、复数第二讯号硅穿孔与至少一第二冗余硅穿孔，其中该第一组硅穿孔的所有硅穿孔皆由用以选择该至少一第一冗余硅穿孔并绕道该第一组硅穿孔之剩余硅穿孔中的至少一硅穿孔的第一选择电路所耦合，且其中该至少一第一冗余硅穿孔与该至少一第二冗余硅穿孔系由用以允许此两硅穿孔互相替换的第二选择电路所耦合。
Description
技术领域
本发明涉及一种堆栈芯片系统，尤其涉及一种使用硅穿孔的堆栈芯片系统。
背景技术
为了节省宝贵的布局空间或是增加内联机的效率，可将多个集成电路(IC)芯片堆栈在一起成为一个IC封装结构。为了达到这个目的，可使用一种三维(3D)堆栈封装技术来将复数集成电路芯片封装在一起。此种三维(3D)堆栈封装技术广泛地使用到硅穿孔(TSV)。硅穿孔(TSV)是一种垂直导电通孔，其可以完全贯穿硅晶圆、硅板、任何材料所制成之基板或芯片。现今，3D集成电路(3D IC)被广用至许多的领域如内存堆栈、影像感测芯片等。
制造集成电路的单一芯片通常涉及数百道步骤，而单一步骤的失败或芯片上的微小粒子便会毁了整个芯片让其失效。将3-D集成电路(3D IC)技术应用至芯片上，因为增加了许多额外的步骤，可能失败的步骤变得更多了，情况只有雪上加霜而非更佳。因此，需要一种解决方案来增加芯片的容错裕度，藉此增加晶圆的良率。
发明内容
本发明涉及一种堆栈芯片系统，包含：第一芯片；第二芯片；第一组硅穿孔(TSV)，连接该第一芯片与该第二芯片且包含至少一第一VSS硅穿孔、至少一第一VDD硅穿孔、复数第一讯号硅穿孔与至少一第一冗余硅穿孔；及第二组硅穿孔(TSV)，连接该第一芯片与该第二芯片且包含至少一第二VSS硅穿孔、至少一第二VDD硅穿孔、复数第二讯号硅穿孔与至少一第二冗余硅穿孔，其中该第一组硅穿孔的所有硅穿孔皆由用以选择该至少一第一冗余硅穿孔并绕道该第一组硅穿孔之剩余硅穿孔中的至少一硅穿孔的第一选择电路所耦合，且其中该至少一第一冗余硅穿孔与该至少一第二冗余硅穿孔系由用以允许此两硅穿孔互相替换的第二选择电路所耦合。
附图说明
图1显示了根据本发明一实施例的操作在正常模式下的堆栈芯片系统的概图；
图2显示了根据本发明一实施例的操作在缺陷模式下的堆栈芯片系统的概图；
图3显示根据本发明一实施例的一组硅穿孔(TSV)的上视概图；
图4显示根据本发明一实施例的包含多组硅穿孔(TSV)的芯片的上视概图；
图5显示根据本发明另一实施例的堆栈芯片系统的概图。
具体实施方式
下面将详细地说明本发明的较佳实施例，举凡本中所述的组件、组件子部、结构、材料、配置等皆可不依说明的顺序或所属的实施例而任意搭配成新的实施例，这些实施例当属本发明之范畴。在阅读了本发明后，熟知这项技艺者当能在不脱离本发明之精神和范围内，对上述的组件、组件子部、结构、材料、配置等作些许更动与润饰，因此本发明之专利保护范围须视本权利要求书所附之权利要求所界定者为准，且这些更动与润饰当落在本发明的权利要求内。
本发明的实施例及图示众多，为了避免混淆，类似的组件以相同或相似的标号示之。图示意在传达本发明的概念及精神，故图中的所显示的距离、大小、比例、形状、连接关系….等皆为示意而非实况，所有能以相同方式达到相同功能或结果的距离、大小、比例、形状、连接关系….等皆可视为等效物而采用之。
图1显示了根据本发明一实施例之操作在正常模式下的堆栈芯片系统的概图。系统500包含堆栈在一起的芯片1与芯片2(或者可将其称为晶粒，若尚未自其晶圆分离)以及电耦合这两芯片的复数硅穿孔(TSV)。硅穿孔11、硅穿孔12、硅穿孔13…..硅穿孔1n与硅穿孔1R形成第一组硅穿孔，且其皆实体嵌于芯片1或芯片2之中。应注意，第一组硅穿孔会包含至少一个VSS硅穿孔(TSV11-TSV1n中的一者)、至少一VDD硅穿孔(TSV11-TSV1n中的另一者)、一些讯号硅穿孔(剩下的TSV11-TSV1n)以及至少一冗余硅穿孔(TSV1R)。VSS硅穿孔系用以将操作电压VSS(在大部分的情况下VSS为接地，但在某些情况下VSS为强度低于VDD之电位准)耦合至形成于芯片2中的集成电路(未显示)；VDD硅穿孔系用以将正操作电压VDD耦合至形成于芯片2的集成电路(未显示)；而讯号硅穿孔是用以将操作讯号如时脉讯号耦合至形成于芯片2的集成电路(未显示)。在图1中，芯片1为讯号输入端而芯片2为讯号输出端。然而，本发明并不限于此，只要芯片1与芯片2中的一者为讯号输入端而另一者为讯号输出端即可。
系统500亦包含芯片1中的复数多路复用器(多路复用器112、多路复用器113、多路复用器114…..多路复用器11n与多路复用器11R)、芯片2中的复数多路复用器(多路复用器211、多路复用器212、多路复用器213、多路复用器214…..多路复用器21n与多路复用器21R)、芯片1中的复数缓冲器(缓冲器111、缓冲器112、缓冲器113…..缓冲器11(n-1)与缓冲器11R)及芯片2中的复数缓冲器(缓冲器212、缓冲器213、缓冲器214…..缓冲器21n与缓冲器21R)。上述硅穿孔、多路复用器与缓冲器形成讯号路径并使输入讯号(输入111、输入112、输入113…..输入11n)越过芯片界面而分别成为输出讯号(输出211、输出212、输出213…..输出21n)。应注意，芯片1与芯片2中的多路复用器系受到内部或外部逻辑的控制，在本发明中为了不模糊焦点而将其省略。又，针对一符号后的两位数字(例如TSV11中TSV为符号而11为符号后的两位数字)，前一位数代表其群组而后一位数代表其在群组内的位置/顺序；后一位数从1开始。硅穿孔1n(TSV1n)代表此硅穿孔为第一组硅穿孔中的第n个硅穿孔；硅穿孔1R代表此硅穿孔为第一组硅穿孔中的冗余硅穿孔。针对名称后的三位数字(例如多路复用器113中的多路复用器为名称而113为名称后的三位数字)，第一位数代表其芯片、第二位数代表其群组而最后一位数代表其在群组内的位置/顺序；最后一位数从1开始。
仍参考图1，其显示当所有硅穿孔都是有效时讯号的路径(由粗虚线来表示路径)。输入讯号111会经过硅穿孔11与多路复用器211而成为输出211；输入112会经过多路复用器112、硅穿孔12与多路复用器212而成为输出212…..输入11n会经过多路复用器11n、硅穿孔1n与多路复用器21n而成为输出21n。在此情况下，并未使用到所有的缓冲器且未使用多路复用器11R、硅穿孔1R与多路复用器21R。
现在参考图2，其显示了根据本发明一实施例的操作在缺陷模式下之堆栈芯片系统的概图。在图2中，被大「X」所标注的硅穿孔12为无效(有缺陷而无法正常运作)的，因此无法使用硅穿孔12于芯片1与芯片2之间传递讯号。受而内部或外部逻辑所控制的多路复用器会产生新的讯号路径(由细虚线来表示新路径)以绕过无效的硅穿孔12、选择冗余硅穿孔1R并重新将输入讯号引导至其应该到达的输出位置。在此情况下输入111仍然会如正常操作模式经过硅穿孔11与多路复用器211，但所有其它的输入(输入112、输入113…..输入11n)都会被「偏移」至芯片1中的下一个多路复用器并经过下一个硅穿孔。例如，输入112会经过缓冲器112、多路复用器113、硅穿孔13、缓冲器213与多路复用器212而成分输出212；输入113会经过缓冲器113、多路复用器114、硅穿孔14、缓冲器214与多路复用器213而成分输出213…..输入11n会经过缓冲器11n、多路复用器11R、硅穿孔1R、缓冲器21R与多路复用器21n而成分输出212n。
现在请参考图3，其显示根据本发明一实施例之一组硅穿孔(TSV)的上视概图。第一组硅穿孔为多组硅穿孔中的一组。每一组硅穿孔可形成一数组(在图3中为3x3的数组)且冗余硅穿孔可被置于这些数组的中央。在此情况下，硅穿孔1i可以是硅穿孔11、硅穿孔12…..硅穿孔18中的一者且其可以是VSS硅穿孔、VDD硅穿孔或讯号硅穿孔。参考图1-3，这意味着n等于8。然而，本发明并不限于此，数组可以更大(具有更多的硅穿孔，如4x4、3x4…..)或更小(具有更少的硅穿孔，如2x2、2x3…..)，只要每一数组皆包含至少一VSS硅穿孔、至少一VDD硅穿孔、至少一讯号硅穿孔与至少一冗余硅穿孔。
现在参考图4，其显示根据本发明一实施例包含多组硅穿孔(TSV)的芯片的上视概图。如图4中所示，芯片1或芯片2可包含多组硅穿孔。虽然此些组硅穿孔皆具有相同的尺寸(所有群组皆为3x3数组，具有相同数目的硅穿孔)，但本发明并不限于此。这些组硅穿孔可具有不同的尺寸(即具有不同数目的硅穿孔)，只要其能够被布局于相同的芯片中但却不会违反设计规则或造成制造困难。
现在请参考图5，其显示根据本发明另一实施例的堆栈芯片系统的概图。图5中所示的系统600极类似于图1与2中所示的系统500。不同于系统500利用多路复用器与缓冲器来连接相同群组内的所有硅穿孔，系统600以类似的方式将来自不同群组之所有冗余硅穿孔(来自第一组的硅穿孔1R、来自第二组的硅穿孔2R、来自第三组的硅穿孔3R…..来自第m组的硅穿孔mR)连接在一起，使其能够彼此替换。
根据本发明，借着添加额外的冗余硅穿孔及将控制逻辑添加至堆栈芯片中的一者或两者，可改善堆栈芯片系统的良率。如此一来，当复数硅穿孔中的一者无效时，冗余硅穿孔可发挥其功效而使整个芯片仍能正常运作。
上述实施例仅是为了方便说明而举例，虽遭所属技术领域的技术人员任意进行修改，均不会脱离如权利要求书中所要保护的范围。
Claims (10)
1.一种堆栈芯片系统，包含:
第一芯片;
第二芯片;
第一组硅穿孔(TSV)，连接该第一芯片与该第二芯片且包含至少一第一VSS硅穿孔、至少一第一VDD硅穿孔、复数第一讯号硅穿孔与至少一第一冗余硅穿孔;及
第二组硅穿孔(TSV)，连接该第一芯片与该第二芯片且包含至少一第二VSS硅穿孔、至少一第二VDD硅穿孔、复数第二讯号硅穿孔与至少一第二冗余硅穿孔，
其中该第一组硅穿孔的所有硅穿孔皆由用以选择该至少一第一冗余硅穿孔并绕道该第一组硅穿孔之剩余硅穿孔中的至少一硅穿孔的第一选择电路所耦合，且
其中该至少一第一冗余硅穿孔与该至少一第二冗余硅穿孔系由用以允许此两硅穿孔互相替换的第二选择电路所耦合。
2.如权利要求1所述的堆栈芯片系统，其特征在于，该第一组硅穿孔形成第一数组且该第二组硅穿孔形成第二数组。
3.如权利要求2所述的堆栈芯片系统，其特征在于，该第一数组与该第二数组具有相同数量或不同数量的硅穿孔。
4.如权利要求1所述的堆栈芯片系统，其特征在于，该第一组硅穿孔之该剩余硅穿孔中的该至少一硅穿孔为无效的。
5.如权利要求1所述的堆栈芯片系统，其特征在于，该第一选择电路在该第一芯片中包含第一数量的2:1多路复用器并在该第二芯片中包含第二数量的2:1多路复用器，其中该第一数量不同于该第二数量。
6.如权利要求1所述的堆栈芯片系统，其特征在于，该第一选择电路在该第一芯片中更包含第一数量的缓冲器并在该第二芯片中包含第二数量的缓冲器，其中该第一数量系与该第二数量相同。
7.如权利要求1所述的堆栈芯片系统，其特征在于，该第一芯片与第二芯片中的一者为讯号输入端而该第一芯片与该第二芯片中的另一者为讯号输出端。
8.如权利要求1所述的堆栈芯片系统，更包含:
第三组硅穿孔(TSV)，连接该第一芯片与该第二芯片且包含至少一第三VSS硅穿孔、至少一第三VDD硅穿孔、复数第三讯号硅穿孔与至少一第三冗余硅穿孔，
其中该至少一第三冗余硅穿孔(TSV)也是借由用以允许被耦合这些硅穿孔互相替换的第二选择电路所耦合。
9.如权利要求8所述的堆栈芯片系统，其特征在于，该第二选择电路在该第一芯片中包含复数多晶器并在该第二芯片中包含复数多路复用器。
10.如权利要求8所述的堆栈芯片系统，其特征在于，该第二选择电路在该第一芯片中包含复数缓冲器并在该第二芯片中包含复数缓冲器。
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|---|---|---|---|
| CN201310158714.0A CN104134650A (zh) | 2013-05-02 | 2013-05-02 | 一种堆栈芯片系统 |
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| CN201310158714.0A Pending CN104134650A (zh) | 2013-05-02 | 2013-05-02 | 一种堆栈芯片系统 |
Country Status (1)
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|---|---|
| CN (1) | CN104134650A (zh) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107407702A (zh) * | 2015-03-05 | 2017-11-28 | 高通股份有限公司 | 用于检测三维(3d)集成电路(ic) (3dic)中的硅穿孔(tsv)裂纹的tsv裂纹传感器以及相关方法和系统 |
| CN110620097A (zh) * | 2018-06-20 | 2019-12-27 | 北京信息科技大学 | 一种3d芯片冗余硅通孔的容错结构和方法 |
| WO2020048319A1 (en) * | 2018-09-05 | 2020-03-12 | Changxin Memory Technologies, Inc. | Through-silicon via (tsv) test circuit, tsv test method and integrated circuits (ic) chip |
| US11114417B2 (en) | 2018-09-05 | 2021-09-07 | Changxin Memory Technologies, Inc. | Through-silicon via (TSV) test circuit, TSV test method and integrated circuits (IC) chip |
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2013
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Legal Events
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|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
| WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20141105 |